JPH02293931A - 制御装置 - Google Patents

制御装置

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JPH02293931A
JPH02293931A JP1114740A JP11474089A JPH02293931A JP H02293931 A JPH02293931 A JP H02293931A JP 1114740 A JP1114740 A JP 1114740A JP 11474089 A JP11474089 A JP 11474089A JP H02293931 A JPH02293931 A JP H02293931A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はコンピュータの命令実行に際し、マイクロプロ
グラム制御方式により演算装置の制御を行なう制御装置
に関するものである。
従来の技術 従来の制御装置としては、例えば特開昭６２−１４３１
３８号公報に示されている。第４図はこの特開昭６２−
１４３１３８号公報のマイクロプログラム制御装置のブ
ロック図を示すものであり、゜１０１は制御記憶である
。１０２、１０３および１０４は制御情報を無効化する
ためのゲート回路、１０５はデコーダ、１０６はレジス
タである。
以上のように構成された従来の装置においては、デコー
ダ１０５により指示されたゲート回路１０２、１０３、
１０４は、制御記憶１０１の出力の一部を無効化する。
この機能により、目的に応じて必要な機能だけを許可す
ることができ、制御記憶１０１上のマイクロプログラム
の削減を行える。
発明が解決しようとする課題 しかしながら上記のような構成ではマイクロ命令の修飾
が無効化に限定され、効率的に行なえない。このため、
ハードウェアおよびマイクロ命令の大幅な削減ができな
いという問題点を有していた。
本発明はかかる点に鑑み、マイクロ命令の修飾が効率的
に行なえ、同時にデータに依存した処理等をマイクロ命
令により柔軟に行え、これによりハードウェアおよびマ
イクロ命令の大幅な削減が行なえる制御装置を提供する
ことを目的とする。
課題を解決するための手段 本発明は定まった制御機能を有したり、レジスタ等のオ
ペランド指定機能を有したり、演算装置にデータとして
供給される複数のフィールドから構成されるマイクロ命
令を複数格納する制御記憶装置と、マイクロ命令の少な
くとも一部のフィールドを修飾するための情報を生成す
る修飾情報生成装置と、修飾情報生成装置への入力を保
持する入力レジスタと、制御記憶装置から出力される前
記マイクロ命令と修飾情報生成装置から出力される修飾
情報により修飾を行う制御情報修飾装置とを備えた制御
装置である。
この入力レジスタには、命令コード等の複数の入力を選
択する選択装置を接続することが効果的である。
さらにこの選択装置には、演算装置からのデータを入力
するためのデータバスを接続したり、割込み要因を保持
する割込み受付け装置を設け、この割込み受付け装置を
接続するとよい。
また、前記入力レジスタには、指示された特定のビット
を修飾するためのビット修飾装置を接続してもよい。
また、入力レジスタに接続され、入力レジスタの出力デ
ータを入力とし、単一もしくは複数のデータを保持し、
出力を入力レジスタに復帰するスタック装置を備えても
よい。
また、制御記憶装置にアドレスを供給する制御記憶アド
レス生成装置を設け、修飾情報生成装置の出力の一部を
前記制御記憶アドレス生成装置に接続してもよい。
さらに、修飾情報生成装置をＰＬＡ（プログラマブル●
ロジック●アレイ）により実現することが効果的である
。
作　　　用 本発明は前記した手段により、制御記憶装置から出力さ
れるマイクロ命令の一部または全部のフィールドを制御
情報修飾装置により無効化するだけでなく、修飾情報生
成装置から出力される修飾情報により修飾することがで
き、特に入力レジスタに保持された情報をもとに、マイ
クロ命令の処理の進行に従って修飾内容を変化させてい
くことができる。
命令コード等の複数の入力を選択する選択装置を備える
ことにより、命令コードのみならず、各種の情報をマイ
クロ命令の修飾のために用いることができ、マイクロ命
令の修飾の柔軟性をさらに増すことができる。演算結果
等のデータによって、命令の処理シーケンスが変化した
り、演算の種類が指定されたりする場合には、選択装置
の入力として演算装置からのデータを入力するためのデ
ータバスを接続し、このデータを用いて修飾情報生成装
置からマイクロ命令の修飾情報を生成する。
割込処理のための処理ルーチンでは、割込要因により処
理が変化するため、割込み要因を保持する割込み受付け
装置を設け、この割込み受付け装置を接続し、このデー
タを用いて修飾情報生成装置からマイクロ命令の修飾情
報を生成する。
また、前記入力レジスタには、指示された特定のビット
を修飾するためのビット修飾装置を接続することにより
、入力データを処理の進行に伴って逐次変化させながら
、修飾情報生成装置からマイクロ命令の修飾情報を生成
する。
また、スタック装置を備えることにより、修飾情報生成
装置への入力情報の待避や復帰を行うことができる。
制御記憶装置にアドレスを供給する制御記憶アドレス生
成装置に修飾情報生成装置の出力の一部を接続すること
により、制御記憶アドレス生成装置におけるアドレス生
成において、条件判断や多方向分岐を行なう場合に必要
となる情報を、修飾情報生成装置により柔軟に生成でき
る。
さらに、修飾情報生成装置では、命令コード中のフィー
ルド切り出しや、比較的単純な論理回路により実現でき
る機能を多数実現する必要があり、配線が複雑化するた
め、特にＬＳＩ化する場合、問題となる。このため、こ
の修飾情報生成装置をＰＬＡ（プログラマブル●ロジッ
クφアレイ）により実現することにより、ＬＳＩ化した
場合の面積の縮小に効果的である。
実施例 第１図は本発明の制御装置の構成を示すブロック図であ
る。第１図において１は複数のマイクロ命令を記憶する
制御記憶装置、２はマイクロ命令を修飾するための情報
を生成する修飾情報生成装置であり、ＰＬＡ（プログラ
マブル命ロジック●アレイ）を用いて実現している。３
は制御記憶装置１から出力されるマイクロ命令１４と修
飾情報生成装置２から出力される修飾情報１５により修
飾を行う制御情報修飾装置である。修飾情報生成装置２
への入力データは、複数の入力の中から選択装置４によ
り選択され、入力レジスタ５により保持する。６は制御
記憶アドレス生成装置、７はマクロ命令１６を解読する
デコーダ、８は修飾情報生成制御装置、９は制御情報修
飾制御装置、１０は入カレジスタ５の特定のビットを修
飾するビット修飾装置、１１は入カレジスタ５に保持さ
れたデータの退避および復帰を行うスタック装置、１２
は演算装置、１３は割込要因を保持する割込み受付け装
置である。
第２図は、制御情報修飾装置３のブロック図である。第
２図（ａ）は、マイクロ命令の内、制御情報として出力
する情報を修飾する部分を示す。
マイクロ命令１４のフィールドの内、演算装置１２で行
うべき演算を指定するオペレーシ１ンフィールド、２つ
のソースオペランドのフィールドおよびひとつのディス
トネーシロンオペランドのフィールドに対して修飾を行
う。修飾は、制御情報修飾制御装置９から出力される制
御情報１７に従って各フィールド毎に行い、マイクロ命
令１４への修飾情報１５の’　ＯＲ’操作、もしくは、
修飾の禁止がある。
第２図（ｂ）は、マイクロ命令の内、演算装置１２にデ
ータとして出力する情報を修飾する部分を示す。マイク
ロ命令１４および修飾情報１５のフィールドの内、デー
タとして用いるフィールドの選択を選択装置２６により
行う。選択は、制御情報修飾制御装置９から出力される
制御情報１７に従って行う。しかし、マイクロ命令は複
数のタイプを持ち、データとして用いるフィールドに違
いがあるため、マイクロ命令１４のタイプフィールドで
示されたデータの拡張操作をサイズ拡張装置２７で行っ
た後、データ２３として演算装置１２に出力する。
以上のように構成された本実施例について、以下その動
作を説明する。第３図は基本的な命令解読時の動作を説
明するタイミング図である。この例では、レジスターレ
ジスタ間演算命令で１クロックで実行できる命令ａと、
メモリーレジスタ間演算命令で２クロックで実行できる
命令ｂの２命令の動作を示す。
命令ａのマクロ命令は、クロックｔ１でフェッチされる
。クロックｔ２では、デコーダ７により解読され、制御
記憶装置１のエントリアドレス１８および修飾情報生成
制御装置８および制御情報修飾制御装置９のための制御
情報１９が出力される。クロックｔ３では、制御記憶ア
ドレス生成装置６はエントリアドレス１８の示すアドレ
スを出力し、このアドレスに従い制御記憶装置１はマイ
クロ命令１４を出力する。この場合、マイクロ命令１４
のオペレーションフィールドには、演算装置１２で目的
とするオペーシジンが出力されるが、２つのソースオペ
ランドのフィールドおよびディストネーシ日ンオペラン
ドのフィーノレドには、ＯＯ●●０′が出力されている
。また、選択装置４はマクロ命令１６を選択し、命令ａ
のマクロ命令を入力レジスタ５に設定する。修飾情報生
成制御装置８は制御情報１９に従って修飾情報生成装置
２を制御し、入力レジスタ５に設定された命令ａのマク
ロ命令から、マイクロ命令で必要となるレジスタ番号フ
ィールドを切り出し、修飾情報１５として出力する。こ
の場合、マクロ命令のソース側のレジスタ番号を切り出
し、修飾情報１５の一方のソースオペランドの修飾フィ
ールドに設定する。また、マクロ命令のディストネーシ
ロン側のレジスタ番号を切り出し、修飾情報１５の他方
のソースオペランドとディストネーションオペランドの
フィールドに設定する。制御情報修飾制御装置９は制御
情報１９に従って制御情報修飾装置３を制御する。この
場合、２つのソースオペランドのフィールドおよびディ
ストネーシロンオペランドのフィールドには、マイクロ
命令１４と修飾情報１５の各フィールドの゛ＯＲ’操作
を指示し、オペレーションフィールドに対しては、修飾
情報１５による修飾を禁止する。これにより、修飾済マ
イクロ命令１４は、オペランドフィールドに目的とする
レジスタ番号が設定される。クロックｔ４では、演算装
置１２は修飾済マイクロ命令１４に従い、命令実行を行
なう。
命令ｂの動作も、基本的には命令ａと同様であるが、メ
モリからのオペランドフェッチが必要である。このため
、メモリオペランドのフェッチのためのマイクロ命令と
、フェッチしたオペランドとレジスタ間での演算のため
のマイクロ命令の、２つのマイクロ命令を演算装置１２
へ出力する必要がある。マクロ命令は、クロックｔ２で
フェッチされる。クロックｔ３では、デコーダ７により
解読され、制御記憶装置１のエントリアドレス１８およ
び修飾情報生成制御装置８および制御情報修飾制御装置
９のための制御情報１９が出力される。クロックｔ４で
は、制御記憶アドレス生成装置６はエントリアドレス１
８が示すアドレスを出力し、このアドレスに従い制御記
憶装置１はマイクロ命令１４を出力する。この場合、マ
イクロ命令１４のオペレーシ式ンフィールドには、演算
装置１２でメモリオベランドのフェッチのためのオヘー
シ日ンカ出力サれ、ディストネーシロンオペランドのフ
ィールドには、テンポラリレジスタのレシスタ番号が出
力されている。また、次クロックもマイクロ命令を出力
する必要があるため、制御記憶アドレス生成装置６には
次マイクロ命令のアドレスを生成するための制御情報２
１を出力し、修飾情報生成制御装置８および制御情報修
飾制御装置９には次マイクロ命令の修飾情報を生成する
ための制御情報２２を出力する。選択装置４はマクロ命
令１６を選択し、命令ｂのマクロ命令を入力レジスタ５
に設定する。制御情報修飾制御装置９は制御情報１９に
従って制御情報修飾装置３を制御する。この場合、２つ
のソースオペランドのフィールド、ディストネーシロン
オペランドのフィールドおよびオペレーシ日ンフィール
ドに対しては、修飾情報１５による修飾を禁止する。こ
れにより、修飾済マイクロ命令１４は、修飾前のマイク
ロ命令１４と同じものが出力される。なお、これらの処
理と並行して、メモリオペランドのアドレス計算を行う
。クロックｔ５では、演算装置１２は修飾済マイクロ命
令１４に従い、メモリフヱッチを行なう。制御記憶アド
レス生成装置６はクロックｔ４で出力された次マイクロ
命令のアドレスを生成するための制御情報２１に従い次
マイクロ命令のアドレスを出力し、このアドレスに従い
制御記憶装置１は次のマイクロ命令１４を出力する。こ
の場合、マイクロ命令１４のオペレーションフィールド
には、演算装置１２で目的とするオペーションが出力さ
れるが、一方のソースオペランドのフィーノレドには、
テンポラリレジスタのレジスタ番号が出力されているが
、他方のソースオペランドのフィールドおよびディスト
ネーシｅンオペランドのフィールドには、′００φ●Ｏ
Ｉが出力されている。また、入力レジスタ５は命令ｂの
マクロ命令の保持を続ける。修飾情報生成制゜御装置８
はクロックｔ４で出力された次のマイクロ命令の修飾情
報１５を生成するための制御情報２２に従って修飾情報
生成装置２を制御し、入力レジスタ５に保持された命令
ｂのマクロ命令から、マイクロ命令で必要となるレジス
タ番号フィールドを切り出し、修飾情報１５として出力
する。この場合、マクロ命令のディストネーション側の
レジスタ番号を切り出し、修飾情報１５の一方のソース
オペランドとディストネーシ式冫オペランドのフィール
ドに設定する。制御情報修飾制御装置９はクロツクｔ４
で出力された次マイクロ命令の修飾情報を生成するため
の制御情報２２に従って制御情報修飾装ｃ３を制御する
。この場合、一方のソースオペランドのフィールドおよ
びディストネーシロンオペランドのフィールドには、マ
イクロ命令１４と修飾情報１５の各フィールドの１０Ｒ
′操作を指示し、制御記憶装置１によりテンポラリレジ
スタのレジスタ番号が出力されたもう一方のソースオペ
ランドのフィールドおよびオペレーシロンフィールドに
対しては、修飾情報１５による修飾を禁止する。これに
より、修飾済マイクロ命令１４は、オペランドフィール
ドに目的とするレジスタ番号が設定される。クロックｔ
８では、演算装置１２は修飾済マイクロ命令１４に従い
、命令実行を行なう。
マクロ命令が複数の命令コードに別れている場合、順に
マクロ命令の命令コードを入力レジスタ５に入力しなが
ら、命令の処理を進行させて行く。
しかし、以前の命令コードを必要とする場合があり、こ
のような場合にスタック装置１１により以前の命令コー
ドを退避および復帰が行える。これは、マイクロ命令の
サブルーチンと連動して用いると、より柔軟性が高まる
。
また、複数のレジスクの退避や復帰を行う命令が、対象
となるレジスタをビット列として表現している場合は、
処理の進行に従って目的とするレジスタ番号を変化させ
ていかなければならない。
このような場合、制御情報生成装置２により、入力レジ
スタ５に設定されたビット列の内のひとつのレジスタ番
号を修飾情報１５として出力するようにし、同時に、入
力レジスタ５に保持されたビット列の内、出力したレジ
スタに相当するビットを、ビット修飾装置１０で修飾す
ることにより、マイクロプログラムの高速化およに簡単
化を実現できる。
選択装置４は、演算装置１２のデータバス２４に接続さ
れている。これは、ビットフィールド等の高機能な命令
において、演算がマクロ命令中ではなく、演算装置１２
内の汎用レジスタ等に指定されている場合に有効である
。この場合、指定された演算内容を、演算装置１２から
選択装置４を介して入力レジスタ５に設定し、修飾情報
生成装置２では、修飾情報１５のオペレーシロンフィー
ルドに目的とする演算を設定する。制御情報修飾装置３
は、オペレーションフィールドに対してマイクロ命令１
４と修飾情報１５の各フィールドの゛ＯＲ゛操作を行う
。
また、演算結果やメモリ上のデータに依存して、命令の
処理シーケンスが変化する場合には、目的のデータを、
演算装置１２から選択装置４を介して入力レジスタ５に
設定し、修飾情報生成装！２では、制御記憶アドレス生
成装置６に対して処理シーケンスを変化させるための判
定条件や多方向分岐のためのオフセット等の分岐情報２
５を出力する。これにより、演算装置１２を用いて逐次
的に判定および分岐を繰返し行って処理シーケンスを変
化させていたマイクロプログラムの高速化および柔軟性
の向上が図れる。
この時、再び、入力レジスタ５の以前のデータを必要と
する場合があるため、目的のデータの入力レジスタ５へ
の設定と同時に、以前のデータをスタック装置１１に退
避することができる。
このように、修飾情報制御装置２は、規則的な構造を持
つＰＬＡを用いて実現が容易であり、また、制御情報修
飾装置３も簡単な構造で規則的な構造あるため、特にＬ
ＳＩ化した場合の面積は小さく、実用的効果は大きい。
また、選択装置４は、割込要因を保持した割込み受付け
装置１３に接続されている。これは、割込み受付け時の
処理において、割込み要因の多重゜受付け時の対応、割
込み要因に対応した処理シーケンスの変化および読みこ
むべき割込みベクトルのアドレスの変化等への対応に有
効である。この場合、まず、受付けた割込要因を、割込
み受付け装置１３から選択装置４を介して入力レジスタ
５に設定する。割込み要因の多重受付け時には、修飾情
報生成装置２では、制御記憶アドレス生成装置６に対し
て処理シーケンスを変化させるための判定条件や多方向
分岐のためのオフセットを設定する。これにより、割込
み処理のための複雑なハ一ドウェアを削減および割込み
処理シーケンスの柔軟性の向上が図れる。
なお、本実施例では、修飾制御装置３の制御は、制御記
憶装置１から出力される制御情報２２により行っていた
が、この制御情報は、修飾情報生成装置２や、別に設け
た装置から出力してもよい。
また、制御のタイミングも、本実施例では、次クロツク
としているが、同一クロックとしてもよい。
なお、本実施例では、データバス２４を演算装置１２の
入力側のバスから出力しているが、出力側のバスから出
力してもよい。
なお、選択装置４は、演算装置１２のデータバス２４に
接続され、制御情報修飾装置３は、演算装置１２にデー
タ２３を出力できるため、修飾情報生成装置２を演算装
置としても用いることができる。修飾情報生成装置２を
ＰＬＡで実現しているため、配線が複雑化する、プライ
オリティエンコーダや、ビットリバース装置等を効果的
に実現できる。
発明の効果 以上説明したように、本発明によれば、制御記憶装置か
ら出力されるマイクロ命令の一部または全部のフィール
ドを制御情報修飾装置により無効化するだけでなく、修
飾情報生成装置から出力される修飾情報により修飾する
ことができ、特に入力レジスタに保持された情報をもと
に、マイクロ命令の処理の進行に従って修飾内容を変化
させていくことができる。このため、マイクロ命令の修
飾の柔軟性が増し、マイクロ命令の共通化やステップ数
の圧縮等によりマイクロ命令の削減を行なうことができ
る。
また、命令コード等の複数の入力を選択する選択装置を
備えることにより、命令コードのみならず、各種の情報
をマイクロ命令の修飾のために用いることができる。こ
のため、従来は、マイクロ命令により演算装置を用いて
逐次的に判定および分岐を繰返し行なって処理していた
複雑な処理を、マイクロ命令の修飾により柔軟で高速に
実現することができる。
また、選択装置の入力として演算装置からのデ一夕を入
力するためのデータバスを接続することにより、演算結
果等のデータによって命令の処理シーケンスが変化した
り、演算の種類が指定されたりする場合には、マイクロ
命令の修飾により、特に柔軟で高速に実現することがで
きる。
また、割込み要因を保持する割込み受付け装置を設け、
選択装置の入力としてこの割込み受付け装置を接続する
ことにより、割込処理の多くの部分、特に多重受付け時
の対応を、マイクロプログラムで効率良く記述できるた
め、割込専用の複雑な回路を削減することができる。
また、入力レジスタに、指示された特定のビットを修飾
するためのビット修飾装置を接続することにより、入力
データを処理の進行に伴って逐次変化させながら、修飾
情報生成装置からマイクロ命令の修飾情報を生成するこ
とができる。これは、複数のレジスタの待避や復帰を行
なう命令が、対象となるレジスタをビット列として表現
している場合等に効果がある。
また、スタック装置を備えることにより、修飾情報生成
装置への入力情報の待避や復帰を行うことができる。こ
れにより、マイクロプログラムでのサブルーチンへの対
応や、一時的に別のデータを入力レジスタへ設定したい
場合などに、もとの入力レジスタの内容を処理の進行に
従って待避および復帰ができ、マイクロプログラム作成
の柔軟性が向上する。
制御記憶装置にアドレスを供給する制御記憶アドレス生
成装置に修飾情報生成装置の出力の一部を接続すること
により、制御記憶アドレス生成装゜置におけるアドレス
生成において、条件判断や多方向分岐を行なう場合に必
要となる情報を、修飾情報生成装置により柔軟に生成で
き、命令コードやデータ等に依存した処理をマイクロ命
令の修飾により柔軟で高速に実現することができる。
さらに、修飾情報生成装置では、命令コード中のフィー
ルド切り出しや、比較的単純な論理回路により実現でき
る機能を多数実現する必要があり、配線が複雑化するた
め、特にＬＳＩ化する場合、問題となる。このため、こ
の修飾情報生成装置をＰＬＡ（プログラマブル●ロジッ
ク●アレイ）により実現することにより、ＬＳＩ化した
場合の面積の縮小に効果的である。
【図面の簡単な説明】
第１図は本発明の一実施例における制御装置の構成を示
すブロック図、第２図は、同実施例における制御情報修
飾装置のブロック図、第３図は同実施例の基本的な命令
解読時の動作を説明するタイミング図、第４図は従来の
制御装置のを示すブロック図である。 １・・・制御記憶装置、２・・・修飾情報生成装置、３
・・・制御情報修飾装置、４・・・選択装置、５・・・
入力レジスタ、８・・・制御記憶アドレス生成装置、８
・・・修飾情報生成制御装置、９・・・制御情報修飾制
御装置、１０・・・ビット修飾装置、１１・・・スタッ
ク装置、１３・・・割込み受付け装置。 代理人の氏名　弁理士　粟野重孝　ほか１名第１図 ９・・・制御情報修飾制御装置 第４図

Claims (8)

    【特許請求の範囲】
  1. （１）演算装置にデータとして供給される複数のフィー
    ルドから構成されるマイクロ命令を複数格納する制御記
    憶装置と、マイクロ命令の少なくとも一部を修飾するた
    めの情報を生成する修飾情報生成装置と、前記修飾情報
    生成装置への入力を保持する入力レジスタと、前記制御
    記憶装置から出力されるマイクロ命令と前記修飾情報生
    成装置から出力される修飾情報により前記マイクロ命令
    の修飾を行う制御情報修飾装置とを備えたことを特徴と
    する制御装置。
  2. （２）入力レジスタに接続され、命令コード等の複数の
    入力を選択する選択装置を備えたことを特徴とする請求
    項１記載の制御装置。
  3. （３）選択装置に演算装置からのデータ入力のためのデ
    ータバスを接続したことを特徴とする請求項２記載の制
    御装置。
  4. （４）割込み要因を保持する割込み受付け装置を設け、
    選択装置に前記割込み受付け装置を接続したことを特徴
    とする請求項２記載の制御装置。
  5. （５）入力レジスタに接続され、前記入力レジスタの指
    示された特定のビットを修飾するためのビット修飾装置
    を備えたことを特徴とする請求項１記載の制御装置。
  6. （６）入力レジスタに接続され、前記入力レジスタの出
    力データを入力とし、単一もしくは複数のデータを保持
    し、出力を前記入力レジスタに復帰するスタック装置を
    備えたことを特徴とする請求項１記載の制御装置。
  7. （７）制御記憶装置にアドレスを供給する制御記憶アド
    レス生成装置を設け、請求項１記載の修飾情報生成装置
    の出力の一部を前記制御記憶アドレス生成装置に接続し
    たことを特徴とする請求項１記載の制御装置。
  8. （８）修飾情報生成装置はプログラマブル・ロジック・
    アレイであることを特徴とする請求項１記載の制御装置
    。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0498067A2 (en) * 1991-02-08 1992-08-12 International Business Machines Corporation Microcode generation for a scalable compound instruction set machine
US5862370A (en) * 1995-09-27 1999-01-19 Vlsi Technology, Inc. Data processor system with instruction substitution filter for deimplementing instructions
US5958046A (en) * 1996-11-26 1999-09-28 Texas Instruments Incorporated Microprocessor with reduced microcode space requirements due to improved branch target microaddress circuits, systems, and methods
US5887159A (en) * 1996-12-11 1999-03-23 Digital Equipment Corporation Dynamically determining instruction hint fields
US7181484B2 (en) 2001-02-21 2007-02-20 Mips Technologies, Inc. Extended-precision accumulation of multiplier output
US7599981B2 (en) 2001-02-21 2009-10-06 Mips Technologies, Inc. Binary polynomial multiplier
US7711763B2 (en) 2001-02-21 2010-05-04 Mips Technologies, Inc. Microprocessor instructions for performing polynomial arithmetic operations
US7162621B2 (en) * 2001-02-21 2007-01-09 Mips Technologies, Inc. Virtual instruction expansion based on template and parameter selector information specifying sign-extension or concentration

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58129658A (ja) * 1982-01-29 1983-08-02 Nec Corp マイクロプログラム制御装置
JPS58200349A (ja) * 1982-05-14 1983-11-21 Nec Corp マイクロプログラム制御装置
JPS61134840A (ja) * 1984-12-05 1986-06-21 ハネウエル・インコーポレーテツド マイクロプログラム　プロセツサの制御装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2555963C2 (de) * 1975-12-12 1982-10-28 Ibm Deutschland Gmbh, 7000 Stuttgart Einrichtung zur Funktionsmodifizierung
JPS57105036A (en) * 1980-12-23 1982-06-30 Panafacom Ltd Register means access system
US4419726A (en) * 1981-01-16 1983-12-06 Sperry Corporation Instruction decoding in data processing apparatus
US4467417A (en) * 1981-09-16 1984-08-21 Honeywell Information Systems Inc. Flexible logic transfer and instruction decoding system
JPS5957346A (ja) * 1982-09-27 1984-04-02 Nec Corp デ−タ処理装置
US4984151A (en) * 1985-03-01 1991-01-08 Advanced Micro Devices, Inc. Flexible, next-address generation microprogram sequencer
JPS62143138A (ja) * 1985-12-17 1987-06-26 Nec Corp マイクロプログラム制御装置
JP2695157B2 (ja) * 1986-12-29 1997-12-24 松下電器産業株式会社 可変パイプラインプロセッサ
US5155819A (en) * 1987-11-03 1992-10-13 Lsi Logic Corporation Flexible ASIC microcomputer permitting the modular modification of dedicated functions and macroinstructions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58129658A (ja) * 1982-01-29 1983-08-02 Nec Corp マイクロプログラム制御装置
JPS58200349A (ja) * 1982-05-14 1983-11-21 Nec Corp マイクロプログラム制御装置
JPS61134840A (ja) * 1984-12-05 1986-06-21 ハネウエル・インコーポレーテツド マイクロプログラム　プロセツサの制御装置

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