JP2001075804A - 拡張命令を処理する並列プロセッサ - Google Patents
拡張命令を処理する並列プロセッサInfo
- Publication number
- JP2001075804A JP2001075804A JP2000191604A JP2000191604A JP2001075804A JP 2001075804 A JP2001075804 A JP 2001075804A JP 2000191604 A JP2000191604 A JP 2000191604A JP 2000191604 A JP2000191604 A JP 2000191604A JP 2001075804 A JP2001075804 A JP 2001075804A
- Authority
- JP
- Japan
- Prior art keywords
- operation mode
- instruction
- processing unit
- unit
- arithmetic processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 10
- 238000011112 process operation Methods 0.000 claims 1
- 238000004148 unit process Methods 0.000 claims 1
- 230000001105 regulatory effect Effects 0.000 abstract 1
- 238000010977 unit operation Methods 0.000 description 23
- 238000010586 diagram Methods 0.000 description 17
- 230000008859 change Effects 0.000 description 11
- 239000000284 extract Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30189—Instruction operation extension or modification according to execution mode, e.g. mode flag
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/321—Program or instruction counter, e.g. incrementing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3853—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution of compound instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】
【課題】 単一のオペレーションを処理する際の拡張命
令の利用効率を高める並列プロセッサを提供する。 【解決手段】 並列にコプロセッサを稼働させるか否か
を示す動作モードを動作モードレジスタ１１５１に保持
し、単一オペレーションモードでは、命令レジスタ１１
３は整数処理ユニット命令をデコード部１１４に渡し
て、実行部で整数処理ユニット命令を実行させると共
に、データ処理ユニット１２の動作を規定する命令に埋
め込むことなく、ノーオペレーション命令をデータ処理
ユニットに生成出力して、データ処理ユニット１２を処
理停止状態にする。一方並列処理動作モードでは、デー
タ処理ユニット命令をデータ処理ユニット１２に出力し
てデータ処理を行わせる。
令の利用効率を高める並列プロセッサを提供する。 【解決手段】 並列にコプロセッサを稼働させるか否か
を示す動作モードを動作モードレジスタ１１５１に保持
し、単一オペレーションモードでは、命令レジスタ１１
３は整数処理ユニット命令をデコード部１１４に渡し
て、実行部で整数処理ユニット命令を実行させると共
に、データ処理ユニット１２の動作を規定する命令に埋
め込むことなく、ノーオペレーション命令をデータ処理
ユニットに生成出力して、データ処理ユニット１２を処
理停止状態にする。一方並列処理動作モードでは、デー
タ処理ユニット命令をデータ処理ユニット１２に出力し
てデータ処理を行わせる。
Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサ装置お
よびこのプロセッサ装置を搭載するコンピュータシステ
ムに関する。特に、複数のオペレーションを一サイクル
で処理することができる、複数のプロセッサを具備する
並列プロセッサにおいて、コプロセッサを並列に動作さ
せない単一のオペレーションの処理モードの際の命令に
ついての命令利用効率を向上させるための技術に関す
る。
よびこのプロセッサ装置を搭載するコンピュータシステ
ムに関する。特に、複数のオペレーションを一サイクル
で処理することができる、複数のプロセッサを具備する
並列プロセッサにおいて、コプロセッサを並列に動作さ
せない単一のオペレーションの処理モードの際の命令に
ついての命令利用効率を向上させるための技術に関す
る。
【０００２】
【従来の技術】従来より、複数のオペレーション命令を
一クロックサイクルで処理するマルチプル・パラレルプ
ロセッサが実用化されている。図１は、このマルチプル
・パラレル・プロセッサの概略構成を示すブロック図で
ある。プロセッサ装置２０は、メモリからのデータ転
送、実行フローの制御を主に行う整数処理ユニット１
と、拡張命令で規定されるデータ処理を主に行う、１ま
たは複数のデータ処理ユニット２から成る。整数処理ユ
ニット１は、主に加算・減算命令、分岐命令、データメ
モリに対するロード命令、データの読み出し／書き込み
命令の処理などを行ない、一方データ処理ユニット２
は、例えばＳＩＭＤ(Single Instruction streamMultip
le Data stream)命令などの拡張命令で規定される演算
などのデータ処理を、整数処理ユニット１と並列に行
う。
一クロックサイクルで処理するマルチプル・パラレルプ
ロセッサが実用化されている。図１は、このマルチプル
・パラレル・プロセッサの概略構成を示すブロック図で
ある。プロセッサ装置２０は、メモリからのデータ転
送、実行フローの制御を主に行う整数処理ユニット１
と、拡張命令で規定されるデータ処理を主に行う、１ま
たは複数のデータ処理ユニット２から成る。整数処理ユ
ニット１は、主に加算・減算命令、分岐命令、データメ
モリに対するロード命令、データの読み出し／書き込み
命令の処理などを行ない、一方データ処理ユニット２
は、例えばＳＩＭＤ(Single Instruction streamMultip
le Data stream)命令などの拡張命令で規定される演算
などのデータ処理を、整数処理ユニット１と並列に行
う。
【０００３】整数処理ユニット１とデータ処理ユニット
２とを同時に稼働させることにより、一クロックサイク
ルで２個以上のオペレーション命令を同時並列的に実行
することができる。
２とを同時に稼働させることにより、一クロックサイク
ルで２個以上のオペレーション命令を同時並列的に実行
することができる。
【０００４】このプロセッサ装置２０を動作させる命令
フォーマットは、例えば図２に示すように、整数処理ユ
ニット１の動作を規定する命令部７１と、データ処理ユ
ニット２の動作を規定する命令部７２とから成る。これ
ら命令７１，７２は、例えば、それぞれ３２ビットの命
令からなる。
フォーマットは、例えば図２に示すように、整数処理ユ
ニット１の動作を規定する命令部７１と、データ処理ユ
ニット２の動作を規定する命令部７２とから成る。これ
ら命令７１，７２は、例えば、それぞれ３２ビットの命
令からなる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
マルチプル・パラレル・プロセッサ装置２０には、以下
の問題点があった。すなわち、上記のようなプロセッサ
装置２０に実行させるべきプログラムの命令列中には、
拡張命令であっても整数処理ユニット１のみを動作させ
る単一オペレーション処理を規定する命令が多く含まれ
ている。このような単一オペレーション処理に対応する
命令フォーマットについて、従来のプロセッサ２０装置
においては、図２に示す命令フォーマット中のデータ処
理ユニット２の動作を規定する部分７２には、何も動作
をさせないという命令（ノーオペレーション命令：NOP
命令）を埋め込む必要があった。これにより、特に拡張
命令の場合の命令の利用効率が悪くなり、命令を格納す
る命令メモリの容量を大きくしてしまうという不具合が
生じていた。
マルチプル・パラレル・プロセッサ装置２０には、以下
の問題点があった。すなわち、上記のようなプロセッサ
装置２０に実行させるべきプログラムの命令列中には、
拡張命令であっても整数処理ユニット１のみを動作させ
る単一オペレーション処理を規定する命令が多く含まれ
ている。このような単一オペレーション処理に対応する
命令フォーマットについて、従来のプロセッサ２０装置
においては、図２に示す命令フォーマット中のデータ処
理ユニット２の動作を規定する部分７２には、何も動作
をさせないという命令（ノーオペレーション命令：NOP
命令）を埋め込む必要があった。これにより、特に拡張
命令の場合の命令の利用効率が悪くなり、命令を格納す
る命令メモリの容量を大きくしてしまうという不具合が
生じていた。
【０００６】本発明は、従来技術における、マルチプル
・パラレル・プロセッサにおいて、単一のオペレーショ
ンを処理する際の拡張命令の利用効率が非効率的であ
り、命令を格納する命令メモリの容量が増大していたと
いう問題点を解決するためになされたものである。
・パラレル・プロセッサにおいて、単一のオペレーショ
ンを処理する際の拡張命令の利用効率が非効率的であ
り、命令を格納する命令メモリの容量が増大していたと
いう問題点を解決するためになされたものである。
【０００７】そして、その目的とするところは、一サイ
クルで複数のオペレーションを処理可能なマルチプル・
パラレル・プロセッサにおいて、単一のオペレーション
を処理する動作モードの際には、他のデータ処理ユニッ
ト（コプロセッサ）の動作を停止する制御信号を生成
し、該他のデータ処理ユニットに送出することにより、
命令メモリの使用効率を向上させることによって、拡張
命令の利用効率を高めた並列プロセッサを提供する点に
ある。
クルで複数のオペレーションを処理可能なマルチプル・
パラレル・プロセッサにおいて、単一のオペレーション
を処理する動作モードの際には、他のデータ処理ユニッ
ト（コプロセッサ）の動作を停止する制御信号を生成
し、該他のデータ処理ユニットに送出することにより、
命令メモリの使用効率を向上させることによって、拡張
命令の利用効率を高めた並列プロセッサを提供する点に
ある。
【０００８】
【課題を解決するための手段】本発明の第１の特徴は、
複数の演算命令を一クロックサイクル内で並列に処理す
る並列プロセッサであって、第１の演算処理ユニット
と、少なくとも１以上の第２の演算処理ユニットとを具
備し、前記第１の演算処理ユニットは、前記第２の演算
ユニットに演算命令を並列に処理させるか否かを示すと
ともに、前記第１の演算処理ユニットのみを動作させる
第１の動作モードと、前記第１の演算処理ユニットを動
作させるとともに前記第２の演算処理ユニットを動作さ
せる第２の動作モードを持つ動作モードを保持する動作
モード保持部と、前記動作モードに基づいて、前記動作
モードが第１の動作モードの場合には、前記第１の演算
処理ユニットに、該第１の演算処理ユニットの動作を規
定する命令列を供給するとともに、前記第２の演算処理
ユニットに、該第２の演算処理ユニットの処理を停止す
る制御信号を生成および供給する制御部と、入力されデ
コードされた命令に基づいて、前記動作モードを切り替
える命令実行部を含み、前記制御部は、前記第１の動作
モードの命令については、命令メモリに保持される命令
列に前記第２の演算処理ユニットの動作を規定する命令
を埋め込むことなく、前記第２の演算処理ユニットを動
作させないことを特徴とする並列プロセッサを提供する
点にある。
複数の演算命令を一クロックサイクル内で並列に処理す
る並列プロセッサであって、第１の演算処理ユニット
と、少なくとも１以上の第２の演算処理ユニットとを具
備し、前記第１の演算処理ユニットは、前記第２の演算
ユニットに演算命令を並列に処理させるか否かを示すと
ともに、前記第１の演算処理ユニットのみを動作させる
第１の動作モードと、前記第１の演算処理ユニットを動
作させるとともに前記第２の演算処理ユニットを動作さ
せる第２の動作モードを持つ動作モードを保持する動作
モード保持部と、前記動作モードに基づいて、前記動作
モードが第１の動作モードの場合には、前記第１の演算
処理ユニットに、該第１の演算処理ユニットの動作を規
定する命令列を供給するとともに、前記第２の演算処理
ユニットに、該第２の演算処理ユニットの処理を停止す
る制御信号を生成および供給する制御部と、入力されデ
コードされた命令に基づいて、前記動作モードを切り替
える命令実行部を含み、前記制御部は、前記第１の動作
モードの命令については、命令メモリに保持される命令
列に前記第２の演算処理ユニットの動作を規定する命令
を埋め込むことなく、前記第２の演算処理ユニットを動
作させないことを特徴とする並列プロセッサを提供する
点にある。
【０００９】本発明の第２の特徴は、前記制御部は、前
記動作モードが前記第２の動作モードの場合には、前記
第１の演算処理ユニットに該第１の演算処理ユニットの
動作を規定する命令列を供給するとともに、前記第２の
演算処理ユニットに該第２の演算処理ユニットの動作を
規定する命令列を供給する点にある。
記動作モードが前記第２の動作モードの場合には、前記
第１の演算処理ユニットに該第１の演算処理ユニットの
動作を規定する命令列を供給するとともに、前記第２の
演算処理ユニットに該第２の演算処理ユニットの動作を
規定する命令列を供給する点にある。
【００１０】本発明の第３の特徴は、前記制御信号は、
ノーオペレーション命令である点にある。
ノーオペレーション命令である点にある。
【００１１】本発明の第４の特徴は、前記第１の動作モ
ードの際には、前記命令メモリに保持される命令列は、
前記第１の演算処理ユニットの動作を規定する命令のみ
を含む点にある。
ードの際には、前記命令メモリに保持される命令列は、
前記第１の演算処理ユニットの動作を規定する命令のみ
を含む点にある。
【００１２】本発明の第５の特徴は、前記制御部は、さ
らに、前記ノーオペレーション命令を保持するノーオペ
レーション命令保持部を具備し、前記第１の動作モード
の際には、前記命令メモリに保持される命令列は、常に
複数の命令を含む点にある。
らに、前記ノーオペレーション命令を保持するノーオペ
レーション命令保持部を具備し、前記第１の動作モード
の際には、前記命令メモリに保持される命令列は、常に
複数の命令を含む点にある。
【００１３】本発明の第６の特徴は、前記制御信号は、
前記第２の演算処理ユニットへのクロックの供給を停止
する信号である点にある。
前記第２の演算処理ユニットへのクロックの供給を停止
する信号である点にある。
【００１４】本発明の第７の特徴は、前記制御信号は、
前記第２の演算処理ユニットの無効化信号である点にあ
る。
前記第２の演算処理ユニットの無効化信号である点にあ
る。
【００１５】本発明の第８の特徴は、前記命令実行部
は、動作モード切替を指示するサブルーチンコール命令
の実行によって、前記動作モード保持部に保持される動
作モードを切り替える点にある。
は、動作モード切替を指示するサブルーチンコール命令
の実行によって、前記動作モード保持部に保持される動
作モードを切り替える点にある。
【００１６】本発明の第９の特徴は、前記動作モード保
持部は、動作モードレジスタであって、前記制御部は、
さらに、前記サブルーチンコール命令からのリターンア
ドレスを保持する第１のリターンアドレスレジスタを具
備し、前記命令実行部は、前記サブルーチンコール命令
の実行時には、前記動作モードレジスタの値を反転する
ことにより、前記動作モードを切り替えるとともに、動
作モードの反転を示す情報を前記第１のリターンアドレ
スレジスタに設定し、前記サブルーチンコール命令から
の復帰時には、前記第１のリターンアドレスレジスタに
設定された前記動作モードの反転を示す情報を参照し
て、反転が設定されている場合には前記動作モードレジ
スタの値を反転することにより元の動作モードに復帰す
る点にある。
持部は、動作モードレジスタであって、前記制御部は、
さらに、前記サブルーチンコール命令からのリターンア
ドレスを保持する第１のリターンアドレスレジスタを具
備し、前記命令実行部は、前記サブルーチンコール命令
の実行時には、前記動作モードレジスタの値を反転する
ことにより、前記動作モードを切り替えるとともに、動
作モードの反転を示す情報を前記第１のリターンアドレ
スレジスタに設定し、前記サブルーチンコール命令から
の復帰時には、前記第１のリターンアドレスレジスタに
設定された前記動作モードの反転を示す情報を参照し
て、反転が設定されている場合には前記動作モードレジ
スタの値を反転することにより元の動作モードに復帰す
る点にある。
【００１７】本発明の第１０の特徴は、前記命令実行部
は、例外処理の発生によって、前記動作モード保持部に
保持される動作モードを切り替える点にある。
は、例外処理の発生によって、前記動作モード保持部に
保持される動作モードを切り替える点にある。
【００１８】本発明の第１１の特徴は、前記動作モード
保持部は、動作モードレジスタであって、前記制御部
は、さらに、前記例外処理を行う例外プログラムからの
リターンアドレスを保持する第２のリターンアドレスレ
ジスタを具備し、前記命令実行部は、前記例外処理の発
生時には、前記動作モードレジスタの値を反転すること
により、前記動作モードを切り替えるとともに、動作モ
ードの反転を示す情報を前記第２のリターンアドレスレ
ジスタに設定し、前記例外処理からの復帰時には、前記
第２のリターンアドレスレジスタに設定された前記動作
モードの反転を示す情報を参照して、反転が設定されて
いる場合には前記動作モードレジスタの値を反転するこ
とにより元の動作モードに復帰する点にある。
保持部は、動作モードレジスタであって、前記制御部
は、さらに、前記例外処理を行う例外プログラムからの
リターンアドレスを保持する第２のリターンアドレスレ
ジスタを具備し、前記命令実行部は、前記例外処理の発
生時には、前記動作モードレジスタの値を反転すること
により、前記動作モードを切り替えるとともに、動作モ
ードの反転を示す情報を前記第２のリターンアドレスレ
ジスタに設定し、前記例外処理からの復帰時には、前記
第２のリターンアドレスレジスタに設定された前記動作
モードの反転を示す情報を参照して、反転が設定されて
いる場合には前記動作モードレジスタの値を反転するこ
とにより元の動作モードに復帰する点にある。
【００１９】本発明の第１２の特徴は、前記命令実行部
は、ジャンプ命令中に規定されるジャンプアドレスの一
部に含まれる動作モードの反転を示す情報に従って、前
記動作モード保持部の値を反転することにより、前記動
作モードを切り替える点にある。
は、ジャンプ命令中に規定されるジャンプアドレスの一
部に含まれる動作モードの反転を示す情報に従って、前
記動作モード保持部の値を反転することにより、前記動
作モードを切り替える点にある。
【００２０】本発明の第１３の特徴は、前記第２の演算
処理ユニットは、複数のコプロセッサであって、前記制
御部は、前記第１の動作モードでは、前記第１の演算処
理ユニット以外のすべてのコプロセッサへのクロックを
停止することによって、前記第１の演算処理ユニットの
みを動作させる点にある。
処理ユニットは、複数のコプロセッサであって、前記制
御部は、前記第１の動作モードでは、前記第１の演算処
理ユニット以外のすべてのコプロセッサへのクロックを
停止することによって、前記第１の演算処理ユニットの
みを動作させる点にある。
【００２１】本発明の第１４の特徴は、上記並列プロセ
ッサは、さらに、複数の前記第２の演算処理ユニットの
いずれに演算命令を並列に処理させるかを示す拡張動作
モードを保持する拡張動作モード保持部を具備し、前記
制御部は、前記拡張動作モードに基づいて、複数の第２
の演算処理ユニットのうち、前記拡張動作モードに示さ
れる第２の演算処理ユニット以外の第２の演算処理ユニ
ットに、前記制御信号を供給する点にある。
ッサは、さらに、複数の前記第２の演算処理ユニットの
いずれに演算命令を並列に処理させるかを示す拡張動作
モードを保持する拡張動作モード保持部を具備し、前記
制御部は、前記拡張動作モードに基づいて、複数の第２
の演算処理ユニットのうち、前記拡張動作モードに示さ
れる第２の演算処理ユニット以外の第２の演算処理ユニ
ットに、前記制御信号を供給する点にある。
【００２２】本発明の第１５の特徴は、複数の演算命令
を一サイクル内で並列に処理する並列プロセッサを搭載
するコンピュータシステムであって、第１の演算処理ユ
ニットと、少なくとも１以上の第２の演算処理ユニット
と、メインメモリとを具備し、前記第１の演算処理ユニ
ットは、前記第２の演算ユニットに演算命令を並列に処
理させるか否かを示し、前記第１の演算処理ユニットの
みを動作させる第１の動作モードと、前記第１の演算処
理ユニットを動作させるとともに前記第２の演算処理ユ
ニットを動作させる第２の動作モードを持つ動作モード
を保持する動作モード保持部と、前記動作モードに基づ
いて、前記動作モードが第１の動作モードの場合には、
前記第１の演算処理ユニットに、該第１の演算処理ユニ
ットの動作を規定する命令列を供給するとともに、前記
第２の演算処理ユニットに、該第２の演算処理ユニット
の処理を停止する制御信号を生成および供給する制御部
と、入力されデコードされた命令に基づいて、前記動作
モードを切り替える命令実行部とを含み、前記第１の動
作モードの命令については、命令メモリに保持される命
令列に前記第２の演算処理ユニットの動作を規定する命
令を埋め込むことなく、前記第２の演算処理ユニットを
動作させないことを特徴とするコンピュータシステムを
提供する点にある。
を一サイクル内で並列に処理する並列プロセッサを搭載
するコンピュータシステムであって、第１の演算処理ユ
ニットと、少なくとも１以上の第２の演算処理ユニット
と、メインメモリとを具備し、前記第１の演算処理ユニ
ットは、前記第２の演算ユニットに演算命令を並列に処
理させるか否かを示し、前記第１の演算処理ユニットの
みを動作させる第１の動作モードと、前記第１の演算処
理ユニットを動作させるとともに前記第２の演算処理ユ
ニットを動作させる第２の動作モードを持つ動作モード
を保持する動作モード保持部と、前記動作モードに基づ
いて、前記動作モードが第１の動作モードの場合には、
前記第１の演算処理ユニットに、該第１の演算処理ユニ
ットの動作を規定する命令列を供給するとともに、前記
第２の演算処理ユニットに、該第２の演算処理ユニット
の処理を停止する制御信号を生成および供給する制御部
と、入力されデコードされた命令に基づいて、前記動作
モードを切り替える命令実行部とを含み、前記第１の動
作モードの命令については、命令メモリに保持される命
令列に前記第２の演算処理ユニットの動作を規定する命
令を埋め込むことなく、前記第２の演算処理ユニットを
動作させないことを特徴とするコンピュータシステムを
提供する点にある。
【００２３】
【発明の実施の形態】第１の実施の形態 以下、本発明の第１の実施形態について、図面を参照し
ながら詳細に説明する。
ながら詳細に説明する。
【００２４】第１の実施形態は、一クロックサイクルで
複数のオペレーションを処理可能なマルチプル・パラレ
ル・プロセッサ装置において、データ処理ユニットを並
列に稼働させるか否かを示す動作モードを設け、この動
作モードに基づき単一オペレーションモードの場合に、
ノーオペレーション命令を生成およびこれをデータ処理
ユニットに送出することによりこのデータ処理ユニット
を処理停止状態にする機能を提供する。
複数のオペレーションを処理可能なマルチプル・パラレ
ル・プロセッサ装置において、データ処理ユニットを並
列に稼働させるか否かを示す動作モードを設け、この動
作モードに基づき単一オペレーションモードの場合に、
ノーオペレーション命令を生成およびこれをデータ処理
ユニットに送出することによりこのデータ処理ユニット
を処理停止状態にする機能を提供する。
【００２５】図３は、本発明の第１の実施の形態に係る
並列プロセッサ装置の概略構成を示すブロック図であ
る。マルチプル・パラレル・プロセッサ装置（以下、単
にプロセッサ装置という）１０は、整数処理ユニット１
１とデータ処理ユニット１２から成る。
並列プロセッサ装置の概略構成を示すブロック図であ
る。マルチプル・パラレル・プロセッサ装置（以下、単
にプロセッサ装置という）１０は、整数処理ユニット１
１とデータ処理ユニット１２から成る。
【００２６】さらに、プロセッサ装置１０は、バスある
いはネットワークを経由してメインメモリ１０ｂおよび
入出力コントローラ１０ｃとそれぞれ接続され、コンピ
ュータシステムを構成する。
いはネットワークを経由してメインメモリ１０ｂおよび
入出力コントローラ１０ｃとそれぞれ接続され、コンピ
ュータシステムを構成する。
【００２７】整数処理ユニット１１は、命令アドレス生
成部１１１と、命令メモリ部１１２と、命令レジスタ部
１１３と、デコード部１１４と、動作モードコントロー
ル部１１５と、命令実行部１１６と、データメモリコン
トロール部１１７とを具備し、主に、メモリからのデー
タ転送、実行フローの制御を行う。
成部１１１と、命令メモリ部１１２と、命令レジスタ部
１１３と、デコード部１１４と、動作モードコントロー
ル部１１５と、命令実行部１１６と、データメモリコン
トロール部１１７とを具備し、主に、メモリからのデー
タ転送、実行フローの制御を行う。
【００２８】尚、動作モードコントロール部１１５およ
び命令レジスタ部１１３は、請求項における制御部に対
応する。
び命令レジスタ部１１３は、請求項における制御部に対
応する。
【００２９】データ処理ユニット１２は、データ処理ユ
ニットの命令デコード部１２１、命令実行部１２２とを
具備し、主に演算処理などのデータ処理を行う。尚、こ
のデータ処理ユニット１２は、１つの整数処理ユニット
１１に対して複数設けられていてもよい。
ニットの命令デコード部１２１、命令実行部１２２とを
具備し、主に演算処理などのデータ処理を行う。尚、こ
のデータ処理ユニット１２は、１つの整数処理ユニット
１１に対して複数設けられていてもよい。
【００３０】プロセッサ装置１０は、整数処理ユニッ
ト動作モードと並列処理動作モードとの２つのモード
で動作する。整数処理ユニット動作モード時、プロセッ
サ装置１０は、整数処理ユニット１１のみを使用して動
作する。他方、並列処理動作モード時、プロセッサ１０
は、整数処理ユニット１１とデータ処理ユニット１２の
両方を同時並列的に使用して動作する。
ト動作モードと並列処理動作モードとの２つのモード
で動作する。整数処理ユニット動作モード時、プロセッ
サ装置１０は、整数処理ユニット１１のみを使用して動
作する。他方、並列処理動作モード時、プロセッサ１０
は、整数処理ユニット１１とデータ処理ユニット１２の
両方を同時並列的に使用して動作する。
【００３１】動作モードコントロール部１１５は、現在
の動作モードを示す動作モードレジスタ１１５１を有
し、このレジスタ１１５１の値によって動作モードを変
える。この動作モードは、データ処理ユニットに演算命
令を並列に処理させるか否かを示す。例えば、動作モー
ドレジスタ１１５１の値“０”は整数処理ユニット動作
モードを示し、反転である“１”は並列処理動作モード
を示す。
の動作モードを示す動作モードレジスタ１１５１を有
し、このレジスタ１１５１の値によって動作モードを変
える。この動作モードは、データ処理ユニットに演算命
令を並列に処理させるか否かを示す。例えば、動作モー
ドレジスタ１１５１の値“０”は整数処理ユニット動作
モードを示し、反転である“１”は並列処理動作モード
を示す。
【００３２】動作モードコントロール部１１５は、動作
モードレジスタ１１５１と、例外プログラムカウンタレ
ジスタ１１５２と、リターンアドレスレジスタ１１５３
とを具備する。これらレジスタの動作については後述す
る。
モードレジスタ１１５１と、例外プログラムカウンタレ
ジスタ１１５２と、リターンアドレスレジスタ１１５３
とを具備する。これらレジスタの動作については後述す
る。
【００３３】図４は、図３に示した命令アドレス生成部
１１１の詳細構成の一例を示した回路図である。命令ア
ドレス生成部１１１は、セレクタ１１１１と、命令アド
レスレジスタ１１１２と、加算器１１１３とを具備し、
命令実行部１１６からの分岐先／例外先アドレス７０、
及び動作モードコントロール部１１５からの命令アドレ
ス変更信号５０を入力して、命令アドレス信号９０を出
力する。
１１１の詳細構成の一例を示した回路図である。命令ア
ドレス生成部１１１は、セレクタ１１１１と、命令アド
レスレジスタ１１１２と、加算器１１１３とを具備し、
命令実行部１１６からの分岐先／例外先アドレス７０、
及び動作モードコントロール部１１５からの命令アドレ
ス変更信号５０を入力して、命令アドレス信号９０を出
力する。
【００３４】図５は、図３に示した命令レジスタ部１１
３の詳細構成の一例を示した回路図である。命令レジス
タ部１１３は、セレクタ１１３１〜１１３３及びレジス
タ１１３４を具備する。レジスタ１１３４には、整数処
理ユニット命令か、又は整数処理ユニット命令及びデー
タ処理ユニット命令が保持される。動作モードコントロ
ール部１１５から動作モードに基づき出力される命令出
力制御信号６０に従い、整数処理ユニット命令をデコー
ド部１１４に出力するとともに命令出力制御信号を命令
の有効化信号としてデータ処理ユニット１２に出力する
か、或いは整数処理ユニット命令をデコード部１１４に
出力するとともにデータ処理ユニット命令をデータ処理
ユニット１２に出力する。
３の詳細構成の一例を示した回路図である。命令レジス
タ部１１３は、セレクタ１１３１〜１１３３及びレジス
タ１１３４を具備する。レジスタ１１３４には、整数処
理ユニット命令か、又は整数処理ユニット命令及びデー
タ処理ユニット命令が保持される。動作モードコントロ
ール部１１５から動作モードに基づき出力される命令出
力制御信号６０に従い、整数処理ユニット命令をデコー
ド部１１４に出力するとともに命令出力制御信号を命令
の有効化信号としてデータ処理ユニット１２に出力する
か、或いは整数処理ユニット命令をデコード部１１４に
出力するとともにデータ処理ユニット命令をデータ処理
ユニット１２に出力する。
【００３５】尚、動作モードが単一オペレーションモー
ド（第１の実施形態では整数処理ユニット動作モード）
の場合に、データ処理ユニット１２には、出力している
データ処理ユニット命令が無効であることを示す無効化
信号を出力してもよく、あるいは、図７を参照して後述
するように、後述するように単一オペレーションモード
の命令であっても２つ以上の命令（２以上のクロックサ
イクルで逐次実行されるべき命令群）が１つの命令フォ
ーマットに格納される場合には、ノーオペレーション命
令を予め保持するノーオペレーション命令保持回路１１
３５を例えばマルチプレクサにより構成し、このノーオ
ペレーション命令保持回路１１３５から必要なクロック
サイクルの間、データ処理ユニット１２にノーオペレー
ション命令を逐次出力してもよい。
ド（第１の実施形態では整数処理ユニット動作モード）
の場合に、データ処理ユニット１２には、出力している
データ処理ユニット命令が無効であることを示す無効化
信号を出力してもよく、あるいは、図７を参照して後述
するように、後述するように単一オペレーションモード
の命令であっても２つ以上の命令（２以上のクロックサ
イクルで逐次実行されるべき命令群）が１つの命令フォ
ーマットに格納される場合には、ノーオペレーション命
令を予め保持するノーオペレーション命令保持回路１１
３５を例えばマルチプレクサにより構成し、このノーオ
ペレーション命令保持回路１１３５から必要なクロック
サイクルの間、データ処理ユニット１２にノーオペレー
ション命令を逐次出力してもよい。
【００３６】次に、動作モードレジスタ１１５１に保持
されるそれぞれの動作モードでの動作を説明する。
されるそれぞれの動作モードでの動作を説明する。
【００３７】（１）整数処理ユニット動作モード（単一
処理動作モード） 第１に、整数処理ユニット動作モード（動作モードレジ
スタ１１５１の値が“０”）では、図６に示すような命
令フォーマットが使用される。尚、動作モードレジスタ
１１５１に保持される動作モードの初期値は”０”であ
って、プロセッサ装置１０は当初整数処理ユニット動作
モードで稼働する。この場合の命令フォーマットは、整
数処理ユニット１１の動作を規定する例えば３２ビット
長の命令から成る。
処理動作モード） 第１に、整数処理ユニット動作モード（動作モードレジ
スタ１１５１の値が“０”）では、図６に示すような命
令フォーマットが使用される。尚、動作モードレジスタ
１１５１に保持される動作モードの初期値は”０”であ
って、プロセッサ装置１０は当初整数処理ユニット動作
モードで稼働する。この場合の命令フォーマットは、整
数処理ユニット１１の動作を規定する例えば３２ビット
長の命令から成る。
【００３８】あるいは、第１の実施形態の変形例とし
て、図７に示すように、命令レジスタ部１１３に、ノー
オペレーション命令を予め保持するマルチプレクサなど
で構成するノーオペレーション命令保持回路１１３５を
設け、命令出力制御命令６０に応じて、整数処理ユニッ
ト動作モードの際には、常にデータ処理ユニット１２に
対してノーオペレーション命令保持回路１１３５に保持
されるノーオペレーション命令を送出してもよい。この
ように構成すれば、整数処理ユニット動作モードにおい
て、命令メモリ部１１２中に格納される命令フォーマッ
トに、例えば２クロックサイクルで処理されるべき３２
ビット長の整数処理ユニット命令２１を２つ設定するこ
とができ、常に６４ビット長となる命令群を格納するこ
とができるので命令メモリ１１２の使用効率が向上す
る。
て、図７に示すように、命令レジスタ部１１３に、ノー
オペレーション命令を予め保持するマルチプレクサなど
で構成するノーオペレーション命令保持回路１１３５を
設け、命令出力制御命令６０に応じて、整数処理ユニッ
ト動作モードの際には、常にデータ処理ユニット１２に
対してノーオペレーション命令保持回路１１３５に保持
されるノーオペレーション命令を送出してもよい。この
ように構成すれば、整数処理ユニット動作モードにおい
て、命令メモリ部１１２中に格納される命令フォーマッ
トに、例えば２クロックサイクルで処理されるべき３２
ビット長の整数処理ユニット命令２１を２つ設定するこ
とができ、常に６４ビット長となる命令群を格納するこ
とができるので命令メモリ１１２の使用効率が向上す
る。
【００３９】整数処理ユニット命令２１は、整数処理ユ
ニット１１での、レジスタ、演算器およびメモリ上のデ
ータを用いて、以下のような処理を規定する。
ニット１１での、レジスタ、演算器およびメモリ上のデ
ータを用いて、以下のような処理を規定する。
【００４０】（a）加算、減算、分岐、メモリからのデ
ータロード、メモリへのデータストア等の処理。
ータロード、メモリへのデータストア等の処理。
【００４１】（b）データ入力である整数処理ユニット
レジスタの指定。
レジスタの指定。
【００４２】（c）データ出力である整数処理ユニット
レジスタの指定。
レジスタの指定。
【００４３】（d）イミディエートデータの指定。
【００４４】（e）メモリからの読み出しアドレスの指
定。
定。
【００４５】（f）分岐条件の指定。
【００４６】次に、整数処理ユニット動作モードにおけ
る、整数処理ユニット１１内の各機能ブロックの動作を
説明する。
る、整数処理ユニット１１内の各機能ブロックの動作を
説明する。
【００４７】まず、命令アドレス生成部１１１は、図２
に示すように、動作モードコントロール部１１５から２
ビットの命令アドレス変更信号５０を受け取り、命令ア
ドレスレジスタ１１１２の値と命令メモリ１１２への命
令アドレス信号９０の出力を更新する。
に示すように、動作モードコントロール部１１５から２
ビットの命令アドレス変更信号５０を受け取り、命令ア
ドレスレジスタ１１１２の値と命令メモリ１１２への命
令アドレス信号９０の出力を更新する。
【００４８】命令アドレス変更信号５０は以下のような
処理を規定する。
処理を規定する。
【００４９】００：命令アドレスレジスタ１１１２の値
を保存 ０１：命令アドレスレジスタ１１１２の値に８増加（６
４ビット分の命令実行時） １０：命令実行部１１６からの入力値を命令アドレスレ
ジスタ１１１２に設定（分岐、例外処理時） １１：（reserved） 動作モードコントロール部１１５は、分岐や例外が発生
した場合、命令アドレス変更信号５０を１０にして、命
令実行部１１６で計算された分岐先アドレス或いは例外
の飛び先アドレスが命令アドレスレジスタ１１１２に格
納されるように制御する。また、６４ビット分（３２ビ
ット命令２命令分）の整数処理ユニット命令２１が実行
されると、命令アドレス変更信号を”０１”にして、次
の６４ビットの命令が命令メモリ部１１２から読み出さ
れるように制御する。
を保存 ０１：命令アドレスレジスタ１１１２の値に８増加（６
４ビット分の命令実行時） １０：命令実行部１１６からの入力値を命令アドレスレ
ジスタ１１１２に設定（分岐、例外処理時） １１：（reserved） 動作モードコントロール部１１５は、分岐や例外が発生
した場合、命令アドレス変更信号５０を１０にして、命
令実行部１１６で計算された分岐先アドレス或いは例外
の飛び先アドレスが命令アドレスレジスタ１１１２に格
納されるように制御する。また、６４ビット分（３２ビ
ット命令２命令分）の整数処理ユニット命令２１が実行
されると、命令アドレス変更信号を”０１”にして、次
の６４ビットの命令が命令メモリ部１１２から読み出さ
れるように制御する。
【００５０】命令レジスタ部１１３は、コントロール部
１１５から入力される命令出力制御信号６０に従って、
命令メモリ部１１２から読み出された６４ビットの命令
の上位或いは下位３２ビットをデコード部１１４へ出力
する。
１１５から入力される命令出力制御信号６０に従って、
命令メモリ部１１２から読み出された６４ビットの命令
の上位或いは下位３２ビットをデコード部１１４へ出力
する。
【００５１】ここで、プロセッサ装置１０がリセット信
号で初期化された状態では、コントロール部１１５の動
作モードレジスタ１１５１には“０”が入っていて、整
数処理ユニット動作モードになっている。
号で初期化された状態では、コントロール部１１５の動
作モードレジスタ１１５１には“０”が入っていて、整
数処理ユニット動作モードになっている。
【００５２】この整数処理ユニット動作モードでは、デ
ータ処理ユニット１２は動作しないように制御するた
め、命令レジスタ部１１３はデータ処理ユニット１２へ
常にノーオペレーション命令を供給し、上位の整数処理
ユニット命令２１をデコード部１１４に出力する。ある
いは、上述したように、命令メモリ部１１２からは、常
に６４ビット分（２命令分）の命令が命令レジスタ部１
１３に入力され、これらを命令実行部１１６において２
サイクルで逐次処理させてもよい。
ータ処理ユニット１２は動作しないように制御するた
め、命令レジスタ部１１３はデータ処理ユニット１２へ
常にノーオペレーション命令を供給し、上位の整数処理
ユニット命令２１をデコード部１１４に出力する。ある
いは、上述したように、命令メモリ部１１２からは、常
に６４ビット分（２命令分）の命令が命令レジスタ部１
１３に入力され、これらを命令実行部１１６において２
サイクルで逐次処理させてもよい。
【００５３】デコード部１１４は、命令レジスタ部１１
３から受け取った整数処理ユニット命令２１をデコード
し、その指示により、デコード部１１４内の整数処理ユ
ニットレジスタ（図示せず）の値を読み出し、イミディ
エートデータを命令から切り出して、命令実行部１１６
へ出力する。
３から受け取った整数処理ユニット命令２１をデコード
し、その指示により、デコード部１１４内の整数処理ユ
ニットレジスタ（図示せず）の値を読み出し、イミディ
エートデータを命令から切り出して、命令実行部１１６
へ出力する。
【００５４】命令実行部１１６は、デコード部１１４か
らの入力データと、整数処理ユニット命令２１の指示に
従って、デコードされた命令を実行し、演算結果をデー
タメモリ部１１７へ出力する。また、命令実行部１１６
は、分岐命令の実行、例外の発生を動作モードコンロー
ル部１１５へ通知し、更に分岐先アドレスや例外先アド
レスを命令アドレス生成部１１１へ供給する。
らの入力データと、整数処理ユニット命令２１の指示に
従って、デコードされた命令を実行し、演算結果をデー
タメモリ部１１７へ出力する。また、命令実行部１１６
は、分岐命令の実行、例外の発生を動作モードコンロー
ル部１１５へ通知し、更に分岐先アドレスや例外先アド
レスを命令アドレス生成部１１１へ供給する。
【００５５】データメモリ制御部１１７は、命令実行部
１１６からのデータを入力し、命令中の指示に従って指
定されたアドレスからデータを読み出し、その結果をデ
コード部１１４へ出力したり、データを書き込む。ある
いは、命令実行部１１６の結果はそのままデコード部１
１４へ出力されることもある。
１１６からのデータを入力し、命令中の指示に従って指
定されたアドレスからデータを読み出し、その結果をデ
コード部１１４へ出力したり、データを書き込む。ある
いは、命令実行部１１６の結果はそのままデコード部１
１４へ出力されることもある。
【００５６】デコード部１１４は、データメモリ部１１
７から送られたデータを内部の整数処理ユニットレジス
タ（図示せず）ヘ格納する。
７から送られたデータを内部の整数処理ユニットレジス
タ（図示せず）ヘ格納する。
【００５７】（２）並列処理動作モード 第２に、並列処理動作モード（動作モードレジスタ１１
５１の値が“１”）の場合の動作を説明する。図８はま
た、並列処理動作モードで使用される拡張命令フォーマ
ットの一例を示している。
５１の値が“１”）の場合の動作を説明する。図８はま
た、並列処理動作モードで使用される拡張命令フォーマ
ットの一例を示している。
【００５８】並列処理動作モードで実行される命令フォ
ーマットは、整数処理ユニット１１の動作を規定する３
２ビット長の命令（ビット６３〜ビット３２）２１と、
データ処理ユニット１２の動作を規定する３２ビット長
の命令（ビット３１〜ビット０）２２から成る。
ーマットは、整数処理ユニット１１の動作を規定する３
２ビット長の命令（ビット６３〜ビット３２）２１と、
データ処理ユニット１２の動作を規定する３２ビット長
の命令（ビット３１〜ビット０）２２から成る。
【００５９】命令実行部１１６において、後述する事象
により動作モード切替が検知されると、命令実行部１１
６は、整数処理ユニットの中の動作モード切替え処理を
行って、コントロール部１１５の動作モードレジスタ１
１５１の値を“１”に切り換える。これ以降、動作モー
ドコントロール部１１５は、命令レジスタ部１１３が並
列処理動作を行うように制御する。
により動作モード切替が検知されると、命令実行部１１
６は、整数処理ユニットの中の動作モード切替え処理を
行って、コントロール部１１５の動作モードレジスタ１
１５１の値を“１”に切り換える。これ以降、動作モー
ドコントロール部１１５は、命令レジスタ部１１３が並
列処理動作を行うように制御する。
【００６０】並列処理動作モードにおいて、動作モード
コントロール部１１５は、命令レジスタ部１１３から６
４ビットの命令を取り出し、３２ビットの整数処理ユニ
ット命令２１をデコード部１１４以降に供給し、もう一
方の３２ビットのデータ処理ユニット命令２２をデータ
処理ユニット１２に供給するように制御する。整数処理
ユニット命令２１はデコード部１１４、実行部１１６、
データメモリ部１１７により整数処理ユニッ卜動作モー
ドと同様に実行される。
コントロール部１１５は、命令レジスタ部１１３から６
４ビットの命令を取り出し、３２ビットの整数処理ユニ
ット命令２１をデコード部１１４以降に供給し、もう一
方の３２ビットのデータ処理ユニット命令２２をデータ
処理ユニット１２に供給するように制御する。整数処理
ユニット命令２１はデコード部１１４、実行部１１６、
データメモリ部１１７により整数処理ユニッ卜動作モー
ドと同様に実行される。
【００６１】並列処理動作モードでは、命令アドレス生
成部１１１は、図５および図７に示すように、動作モー
ドコントロール部１１５から２ビットの命令アドレス変
更信号５０を受け取り、命令アドレスレジスタの値と命
令メモリ部１１２への命令アドレス信号の出力を更新す
る。
成部１１１は、図５および図７に示すように、動作モー
ドコントロール部１１５から２ビットの命令アドレス変
更信号５０を受け取り、命令アドレスレジスタの値と命
令メモリ部１１２への命令アドレス信号の出力を更新す
る。
【００６２】ここで、命令アドレス変更信号で規定され
る動作は以下の如くである。
る動作は以下の如くである。
【００６３】００：命令アドレスレジスタの値を保存 ０１：命令アドレスレジスタの値を８増加（６４ビット
命令実行時） １０：実行部からの入力値を命令アドレスレジスタに設
定（分岐、例外処理時） １１：（reserved） 動作モードコントロール部１１５は、分岐や例外が発生
しない場合、命令アドレス変更信号を”０１”にして、
６４ビット分の命令が命令メモリ部１１２から命令レジ
スタ部１１３へ供給されるように制御する。
命令実行時） １０：実行部からの入力値を命令アドレスレジスタに設
定（分岐、例外処理時） １１：（reserved） 動作モードコントロール部１１５は、分岐や例外が発生
しない場合、命令アドレス変更信号を”０１”にして、
６４ビット分の命令が命令メモリ部１１２から命令レジ
スタ部１１３へ供給されるように制御する。
【００６４】命令レジスタ部１１３は、動作モードコン
トロール部１１５から入力される命令出力制御信号６０
に従って命令メモリ１１２から読み出された６４ビット
の命令の上位３２ビットをデコード部１１４へ、下位３
２ビットをデータ処理ユニット１２の命令デコード部１
２１へ出力する。
トロール部１１５から入力される命令出力制御信号６０
に従って命令メモリ１１２から読み出された６４ビット
の命令の上位３２ビットをデコード部１１４へ、下位３
２ビットをデータ処理ユニット１２の命令デコード部１
２１へ出力する。
【００６５】データ処理ユニット１２は、命令レジスタ
部１１３からデータ処理ユニット命令２２を受け取り、
データ処理ユニット命令デコード部１２１と、データ処
理ユニッ卜実行部１２２で、その命令を実行する。
部１１３からデータ処理ユニット命令２２を受け取り、
データ処理ユニット命令デコード部１２１と、データ処
理ユニッ卜実行部１２２で、その命令を実行する。
【００６６】データ処理ユニット１２中の命令デコード
部１２１では、入力されたデータ処理ユニッ卜命令２１
をデコードし、その指示により、命令デコード部１２１
内のデータ処理ユニットレジスタ（図示せず）の値を読
み出し、イミディエートデータを命令から切り出して、
命令実行部１２２へ出力する。
部１２１では、入力されたデータ処理ユニッ卜命令２１
をデコードし、その指示により、命令デコード部１２１
内のデータ処理ユニットレジスタ（図示せず）の値を読
み出し、イミディエートデータを命令から切り出して、
命令実行部１２２へ出力する。
【００６７】命令実行部１２２は、命令デコード部１２
１からの入力データと、データ処理ユニット命令２２の
指示に従って、命令を実行し、演算結果を命令デコード
部１２１へ出力する。命令デコード部１２１は、その演
算結果を命令デコード部１２１内のデータ処理ユニット
レジスタ（図示せず）ヘ格納する。
１からの入力データと、データ処理ユニット命令２２の
指示に従って、命令を実行し、演算結果を命令デコード
部１２１へ出力する。命令デコード部１２１は、その演
算結果を命令デコード部１２１内のデータ処理ユニット
レジスタ（図示せず）ヘ格納する。
【００６８】（３）動作モードの切り替え 次に、整数処理ユニット動作モードと並列処理動作モー
ドとの切り替え方法について説明する。
ドとの切り替え方法について説明する。
【００６９】a）サブルーチンコールによる切り替え動
作 整数処理ユニット１１の命令実行部１１６は、動作モー
ド切り替え付きのサブルーチンコール命令を実行した
際、サブルーチンからの戻りアドレスを、動作モードコ
ントロール部１１５のリターンアドレスレジスタ１１５
３に格納してプログラムカウンタの値を変更する。同時
に、サブルーチンヘジャンプするように分岐先のサブル
ーチンの先頭アドレスを命令アドレス生成部１１１から
命令メモリ部１１２へ分岐先アドレスとして出力すると
共に動作モードを反転させる。
作 整数処理ユニット１１の命令実行部１１６は、動作モー
ド切り替え付きのサブルーチンコール命令を実行した
際、サブルーチンからの戻りアドレスを、動作モードコ
ントロール部１１５のリターンアドレスレジスタ１１５
３に格納してプログラムカウンタの値を変更する。同時
に、サブルーチンヘジャンプするように分岐先のサブル
ーチンの先頭アドレスを命令アドレス生成部１１１から
命令メモリ部１１２へ分岐先アドレスとして出力すると
共に動作モードを反転させる。
【００７０】即ち、整数処理ユニット動作モードの時は
並列処理動作モードになるように、並列処理動作モード
の時は整数処理ユニット動作モードになるように、命令
実行部１１６は、動作モードコントロール部１１５内の
動作モードレジスタ１１５１の値を反転させるための制
御信号を、動作モードコントロール部１１５へ出力す
る。また、命令実行部１１６は、リターンアドレスレジ
スタ１１５２の最下位ビットを１にセットする。このビ
ットが“１”の場合、動作モードが反転したことが示さ
れる。
並列処理動作モードになるように、並列処理動作モード
の時は整数処理ユニット動作モードになるように、命令
実行部１１６は、動作モードコントロール部１１５内の
動作モードレジスタ１１５１の値を反転させるための制
御信号を、動作モードコントロール部１１５へ出力す
る。また、命令実行部１１６は、リターンアドレスレジ
スタ１１５２の最下位ビットを１にセットする。このビ
ットが“１”の場合、動作モードが反転したことが示さ
れる。
【００７１】また、復帰の際は、命令実行部１１６は、
サブルーチン命令から復帰するジャンプ命令で、プログ
ラムカウンタの値を変更してジャンプするように、命令
アドレス生成部１１１へ分岐先アドレスを出力する。同
時に、ジャンプアドレスの最下位ビットが“１”の場合
は、動作モードコントロール部１１５内の動作モードレ
ジスタ１１５１の値を反転させるように、動作モードコ
ントロール部１１５へ制御信号を出力する。これによっ
て、サブルーチンコール前の元の動作モードに復帰す
る。
サブルーチン命令から復帰するジャンプ命令で、プログ
ラムカウンタの値を変更してジャンプするように、命令
アドレス生成部１１１へ分岐先アドレスを出力する。同
時に、ジャンプアドレスの最下位ビットが“１”の場合
は、動作モードコントロール部１１５内の動作モードレ
ジスタ１１５１の値を反転させるように、動作モードコ
ントロール部１１５へ制御信号を出力する。これによっ
て、サブルーチンコール前の元の動作モードに復帰す
る。
【００７２】ｂ）例外発生による切り替え動作 例外が発生した場合は、整数処理ユニット動作モードヘ
遷移する。整数処理ユニット１１の命令実行部１１６
は、例外発生時の動作モードが並列処理動作モードの場
合、整数処理ユニット動作モードになるように、動作モ
ードコントロール部１１５内の動作モードレジスタ１１
５１の値を反転する制御信号を動作モードコントロール
部１１５へ出力する。
遷移する。整数処理ユニット１１の命令実行部１１６
は、例外発生時の動作モードが並列処理動作モードの場
合、整数処理ユニット動作モードになるように、動作モ
ードコントロール部１１５内の動作モードレジスタ１１
５１の値を反転する制御信号を動作モードコントロール
部１１５へ出力する。
【００７３】また、命令実行部１１６は、例外ハンドラ
からの復帰アドレスを示す動作モードコントロール部１
１５の例外プログラムカウンタレジスタ１１５２の最下
位ビットを１にセットする。このビットが“１”の時
は、動作モードが反転したことが示される。
からの復帰アドレスを示す動作モードコントロール部１
１５の例外プログラムカウンタレジスタ１１５２の最下
位ビットを１にセットする。このビットが“１”の時
は、動作モードが反転したことが示される。
【００７４】命令実行部１１６は、例外からの復帰命令
を実行すると、プログラムカウンタの値を変更してジャ
ンプするように、動作モードコントロール部１１５の例
外プログラムカウンタレジスタ１１５２の値を設定す
る。これと同時に、命令実行部１１６は例外プログラム
カウンタレジスタ１１５２の最下位ビットが“１”の場
合は、動作モードコントロール部１１５内の動作モード
レジスタ１１５１の値を反転させるように、動作モード
コントロール部１１５へ制御信号を出力する。これによ
って、プロセッサ１０は例外発生前の元の動作モードに
復帰する。
を実行すると、プログラムカウンタの値を変更してジャ
ンプするように、動作モードコントロール部１１５の例
外プログラムカウンタレジスタ１１５２の値を設定す
る。これと同時に、命令実行部１１６は例外プログラム
カウンタレジスタ１１５２の最下位ビットが“１”の場
合は、動作モードコントロール部１１５内の動作モード
レジスタ１１５１の値を反転させるように、動作モード
コントロール部１１５へ制御信号を出力する。これによ
って、プロセッサ１０は例外発生前の元の動作モードに
復帰する。
【００７５】第１の実施の形態によれば、整数処理ユニ
ット動作モードでは、拡張命令の命令列にデータ処理ユ
ニット１２の動作を規定する命令（データ処理ユニット
命令）を埋め込むことなく、命令レジスタ部１１３から
別途オペレーション命令をデータ処理ユニット１２に供
給することができるため、拡張命令に係る命令の利用効
率を向上させることができる。それ故、命令メモリ部１
１２のノーオペレーション命令を格納するためのメモリ
容量を不要とし、命令メモリの使用効率を向上すること
ができる。
ット動作モードでは、拡張命令の命令列にデータ処理ユ
ニット１２の動作を規定する命令（データ処理ユニット
命令）を埋め込むことなく、命令レジスタ部１１３から
別途オペレーション命令をデータ処理ユニット１２に供
給することができるため、拡張命令に係る命令の利用効
率を向上させることができる。それ故、命令メモリ部１
１２のノーオペレーション命令を格納するためのメモリ
容量を不要とし、命令メモリの使用効率を向上すること
ができる。
【００７６】尚、第１の実施形態においては、データ処
理ユニット１２に送出される信号は、ノーオペレーショ
ン命令として説明したが、この他、任意の無効化・有効
化信号を生成、送出することによりデータ処理ユニット
１２を処理停止状態にしてもよい。
理ユニット１２に送出される信号は、ノーオペレーショ
ン命令として説明したが、この他、任意の無効化・有効
化信号を生成、送出することによりデータ処理ユニット
１２を処理停止状態にしてもよい。
【００７７】第２の実施形態 次に、本発明の第２の実施形態に係るプロセッサ装置を
説明する。
説明する。
【００７８】第２の実施形態は、第１の実施形態のノー
オペレーション命令に替えて、データ処理ユニット１２
に供給されるクロック有効信号をオフすることにより、
デーｓ処理ユニット１２を処理停止状態に設定する。
オペレーション命令に替えて、データ処理ユニット１２
に供給されるクロック有効信号をオフすることにより、
デーｓ処理ユニット１２を処理停止状態に設定する。
【００７９】図９は、本発明の第２の実施の形態に係る
プロセッサ装置の構成を示すブロック図である。但し、
図３に示した第１の実施の形態と同一部分には同一符号
を付し、且つその説明を適宜省略する。第１の実施の形
態において、整数処理ユニット動作モードでは、命令レ
ジスタ部１１３はデータ処理ユニット１２ヘノーオペレ
ーション命令を送ることによって、データ処理ユニット
１２を動作させないように制御した。一方、第２の実施
形態は、データ処理ユニット１２へのクロックＣＬＫの
供給を停止することによって、データ処理ユニット１２
を動作させないようにする。
プロセッサ装置の構成を示すブロック図である。但し、
図３に示した第１の実施の形態と同一部分には同一符号
を付し、且つその説明を適宜省略する。第１の実施の形
態において、整数処理ユニット動作モードでは、命令レ
ジスタ部１１３はデータ処理ユニット１２ヘノーオペレ
ーション命令を送ることによって、データ処理ユニット
１２を動作させないように制御した。一方、第２の実施
形態は、データ処理ユニット１２へのクロックＣＬＫの
供給を停止することによって、データ処理ユニット１２
を動作させないようにする。
【００８０】より具体的には、動作モードコントロール
部１１５ｂは、動作モードレジスタ１１５１の値が
“０”である整数処理ユニット動作モードの時、クロッ
ク有効信号８０をオフとして、データ処理ユニット１２
内の内部クロック発生部１２３の動作を停止して、デー
タ処理ユニット１２へクロックを供給しないようにす
る。他の動作は第１の実施の形態と同様である。
部１１５ｂは、動作モードレジスタ１１５１の値が
“０”である整数処理ユニット動作モードの時、クロッ
ク有効信号８０をオフとして、データ処理ユニット１２
内の内部クロック発生部１２３の動作を停止して、デー
タ処理ユニット１２へクロックを供給しないようにす
る。他の動作は第１の実施の形態と同様である。
【００８１】他方、動作モードコントロール部１１５
は、動作モードレジスタ１１５１の値が“１”である並
列処理動作モードでは、クロック有効信号８０をオンと
してデータ処理ユニット１２の内部クロック発生部１２
３を動作させ、データ処理ユニットへクロックを供給す
る。他の動作は第１の実施の形態と同様である。
は、動作モードレジスタ１１５１の値が“１”である並
列処理動作モードでは、クロック有効信号８０をオンと
してデータ処理ユニット１２の内部クロック発生部１２
３を動作させ、データ処理ユニットへクロックを供給す
る。他の動作は第１の実施の形態と同様である。
【００８２】第２の実施形態によれば、整数処理ユニッ
ト動作モード時に、データ処理ユニットへクロックの供
給しないでその動作を停止させる。このため、電力の消
費を節約することができると共に、ノーオペレーション
命令をデータ処理ユニット１２へ供給しないで済むた
め、拡張命令に係る命令の利用効率も高めることができ
る。
ト動作モード時に、データ処理ユニットへクロックの供
給しないでその動作を停止させる。このため、電力の消
費を節約することができると共に、ノーオペレーション
命令をデータ処理ユニット１２へ供給しないで済むた
め、拡張命令に係る命令の利用効率も高めることができ
る。
【００８３】第３の実施形態 次に、本発明の第３の実施形態に係るプロセッサを説明
する。
する。
【００８４】図１０は、本発明の第３の実施の形態に係
るプロセッサ装置の構成を示すブロック図である。但
し、図３に示した第１の実施の形態と同一部分には同一
符号を付し、且つその説明を適宜省略する。
るプロセッサ装置の構成を示すブロック図である。但
し、図３に示した第１の実施の形態と同一部分には同一
符号を付し、且つその説明を適宜省略する。
【００８５】第３の実施形態は、一クロックサイクルで
ｎ＋１個のオペレーションを処理することができるプロ
セッサである。
ｎ＋１個のオペレーションを処理することができるプロ
セッサである。
【００８６】第３の実施形態に係るプロセッサ装置は、
整数処理ユニット１１と、ｎ個のデータ処理ユニット
Ａ，Ｂ，…，Ｎにより構成されている。命令レジスタ部
１１３は、整数処理ユニット動作モードの時、命令実行
ユニット１１８に整数処理ユニット命令を渡し、データ
処理ユニットＡ，Ｂ，…，Ｎにはそれぞれノーオペレー
ション命令を供給する。
整数処理ユニット１１と、ｎ個のデータ処理ユニット
Ａ，Ｂ，…，Ｎにより構成されている。命令レジスタ部
１１３は、整数処理ユニット動作モードの時、命令実行
ユニット１１８に整数処理ユニット命令を渡し、データ
処理ユニットＡ，Ｂ，…，Ｎにはそれぞれノーオペレー
ション命令を供給する。
【００８７】並列処理動作モードにおいて、命令レジス
タ部１１３は実行ユニット１１８に整数処理ユニット命
令を渡すと共に、データ処理させるデータ処理ユニッ
ト、例えばデータ処理ユニットＡ，Ｂにデータ処理ユニ
ット命令を渡し、残りのデータ処理ユニットにはノーオ
ペレーション命令を供給する。
タ部１１３は実行ユニット１１８に整数処理ユニット命
令を渡すと共に、データ処理させるデータ処理ユニッ
ト、例えばデータ処理ユニットＡ，Ｂにデータ処理ユニ
ット命令を渡し、残りのデータ処理ユニットにはノーオ
ペレーション命令を供給する。
【００８８】尚、例えば、図１０に示すように、動作モ
ードコントロール部１１５に制御される拡張動作モード
レジスタ１１５４に、複数のデータ処理ユニットのうち
どのデータ処理ユニットを選択的に動作させるか、を示
す情報（拡張動作モード情報）を持たせて、この拡張動
作モード情報に基づき特定のデータ処理ユニットのみに
ノーオペレーション命令を供給してもよい。
ードコントロール部１１５に制御される拡張動作モード
レジスタ１１５４に、複数のデータ処理ユニットのうち
どのデータ処理ユニットを選択的に動作させるか、を示
す情報（拡張動作モード情報）を持たせて、この拡張動
作モード情報に基づき特定のデータ処理ユニットのみに
ノーオペレーション命令を供給してもよい。
【００８９】第３の実施形態のように、一クロックサイ
クルで処理するオペレーションの数が多い場合には、著
しく命令の利用効率を高めることができる。
クルで処理するオペレーションの数が多い場合には、著
しく命令の利用効率を高めることができる。
【００９０】第３の実施形態によれば、例えば、異なる
データタイプの演算を同時に処理させるための上記のＳ
ＩＭＤ演算を規定する命令を非常に効率よく処理するこ
とができる。特に、マルチメディア環境における画像処
理などの場合、第３の実施形態に係るプロセッサ装置を
用いれば、複数のデータ処理ユニットに複数のデータス
トリームとして例えば８ビット単位の画素データを６４
ビット分ずつ供給し、これらを並列に処理させることが
できる。
データタイプの演算を同時に処理させるための上記のＳ
ＩＭＤ演算を規定する命令を非常に効率よく処理するこ
とができる。特に、マルチメディア環境における画像処
理などの場合、第３の実施形態に係るプロセッサ装置を
用いれば、複数のデータ処理ユニットに複数のデータス
トリームとして例えば８ビット単位の画素データを６４
ビット分ずつ供給し、これらを並列に処理させることが
できる。
【００９１】さらに、第３の実施形態も、第２の実施形
態と同様、動作させないデータ処理ユニットにクロック
を供給しないように制御を行うことにより、データ処理
ユニットの動作を停止してもよい。このように構成すれ
ば、拡張命令の利用効率を高めることができると共に、
省電力効果を得ることができる。
態と同様、動作させないデータ処理ユニットにクロック
を供給しないように制御を行うことにより、データ処理
ユニットの動作を停止してもよい。このように構成すれ
ば、拡張命令の利用効率を高めることができると共に、
省電力効果を得ることができる。
【００９２】尚、上記の実施の形態においては、整数処
理ユニット命令を３２ビット長、データ処理ユニット命
令を３２ビット長の例を示したが、これに限定されるも
のではない。例えば、整数処理ユニット命令を３２ビッ
ト長と１６ビット長として、データ処理ユニッ卜命令を
３２ビット長、４８ビット長としてもよい。また、整数
処理ユニット命令とデータ処理ユニット命令を合わせた
ビット長を６４ビットとしたが、これに限定されるもの
ではない。９６ビット、１２８ビットなどの命令長にし
てもよい。
理ユニット命令を３２ビット長、データ処理ユニット命
令を３２ビット長の例を示したが、これに限定されるも
のではない。例えば、整数処理ユニット命令を３２ビッ
ト長と１６ビット長として、データ処理ユニッ卜命令を
３２ビット長、４８ビット長としてもよい。また、整数
処理ユニット命令とデータ処理ユニット命令を合わせた
ビット長を６４ビットとしたが、これに限定されるもの
ではない。９６ビット、１２８ビットなどの命令長にし
てもよい。
【００９３】また、メインの処理ユニットは整数処理を
行うユニットとして説明したが、これに限定されるもの
ではなく、プロセッサとコプロセッサとの間でアプリケ
ーションに応じて任意の処理を配分してもよい。
行うユニットとして説明したが、これに限定されるもの
ではなく、プロセッサとコプロセッサとの間でアプリケ
ーションに応じて任意の処理を配分してもよい。
【００９４】
【発明の効果】以上説明したように、本発明に係る並列
プロセッサによれば、複数のオペレーションを同一サイ
クルで処理することができ、特に単一のオペレーション
を処理する際、データ処理ユニットの動作を規定する命
令にノーオペレーション命令を埋め込むことを不要とし
て、命令メモリの使用効率を向上させるとともに、拡張
命令の利用効率を高めることができる。
プロセッサによれば、複数のオペレーションを同一サイ
クルで処理することができ、特に単一のオペレーション
を処理する際、データ処理ユニットの動作を規定する命
令にノーオペレーション命令を埋め込むことを不要とし
て、命令メモリの使用効率を向上させるとともに、拡張
命令の利用効率を高めることができる。
【図１】従来技術における複数オペレーションを同時に
実行するマルチプル・パラレル・プロセッサ装置の概略
構成を示すブロック図である。
実行するマルチプル・パラレル・プロセッサ装置の概略
構成を示すブロック図である。
【図２】従来技術におけるマルチプル・パラレル・プロ
セッサで用いられる命令フォーマットの一例を示す図で
ある。
セッサで用いられる命令フォーマットの一例を示す図で
ある。
【図３】本発明の第１の実施形態に係るマルチプル・パ
ラレル・プロセッサ装置およびこれを搭載するシステム
の構成を示すブロック図である。
ラレル・プロセッサ装置およびこれを搭載するシステム
の構成を示すブロック図である。
【図４】図３の命令アドレス生成部の詳細構成の一例を
示す回路図である。
示す回路図である。
【図５】図３の命令レジスタ部の詳細構成の一例を示す
回路図である。
回路図である。
【図６】図３のプロセッサ装置で用いられる単一オペレ
ーションモードの命令フォーマットの一例を示す図であ
る。
ーションモードの命令フォーマットの一例を示す図であ
る。
【図７】本発明の第１の実施形態の変形例に係る図３の
命令レジスタ部の詳細構成の一例を示す図である。
命令レジスタ部の詳細構成の一例を示す図である。
【図８】第１の実施形態の変形例および並列処理モード
で用いられる命令フォーマットの一例を示す図である。
で用いられる命令フォーマットの一例を示す図である。
【図９】本発明の第２の実施形態に係るマルチプル・パ
ラレル・プロセッサ装置の構成を示すブロック図であ
る。
ラレル・プロセッサ装置の構成を示すブロック図であ
る。
【図１０】本発明の第３の実施形態に係るマルチプル・
パラレル・プロセッサ装置の構成の一例を示すブロック
図である。
パラレル・プロセッサ装置の構成の一例を示すブロック
図である。
１０ プロセッサ装置 １１ 整数処理ユニット １２ データ処理ユニット ２１ 整数処理ユニット命令 ２２ データ処理ユニット命令 １１１ 命令アドレス生成部 １１２ 命令メモリ部 １１３ 命令レジスタ部 １１４ デコード部 １１５ コントロール部 １１６ 実行部 １１７ データメモリ部 １２１ データ処理ユニット命令デコード部 １２２ データ処理ユニット実行部 １２３ 内部クロック発生部 １１１１、１１３１〜１１３３ セレクタ １１１２ 命令アドレスレジスタ １１１３ 加算器 １１３４ レジスタ １１５１ 動作モードレジスタ １１５２ 例外プログラムカウンタレジスタ １１５３ リターンアドレスレジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 9/42 ３２０ Ｇ０６Ｆ 9/42 ３２０Ａ
Claims (15)
- 【請求項１】 複数の演算命令を一クロックサイクル内
で並列に処理する並列プロセッサであって、 第１の演算処理ユニットと、 少なくとも１以上の第２の演算処理ユニットとを具備
し、 前記第１の演算処理ユニットは、 前記第２の演算ユニットに演算命令を並列に処理させる
か否かを示すとともに、前記第１の演算処理ユニットの
みを動作させる第１の動作モードと、前記第１の演算処
理ユニットを動作させるとともに前記第２の演算処理ユ
ニットを動作させる第２の動作モードを持つ動作モード
を保持する動作モード保持部と、 前記動作モードに基づいて、前記動作モードが第１の動
作モードの場合には、前記第１の演算処理ユニットに、
該第１の演算処理ユニットの動作を規定する命令列を供
給するとともに、前記第２の演算処理ユニットに、該第
２の演算処理ユニットの処理を停止する制御信号を生成
および供給する制御部と、 入力されデコードされた命令に基づいて、前記動作モー
ドを切り替える命令実行部を含み、 前記制御部は、前記第１の動作モードの命令について
は、命令メモリに保持される命令列に前記第２の演算処
理ユニットの動作を規定する命令を埋め込むことなく、
前記第２の演算処理ユニットを動作させないことを特徴
とする並列プロセッサ。 - 【請求項２】 前記制御部は、前記動作モードが前記第
２の動作モードの場合には、前記第１の演算処理ユニッ
トに該第１の演算処理ユニットの動作を規定する命令列
を供給するとともに、前記第２の演算処理ユニットに該
第２の演算処理ユニットの動作を規定する命令列を供給
することを特徴とする請求項１に記載の並列プロセッ
サ。 - 【請求項３】 前記制御信号は、ノーオペレーション命
令であることを特徴とする請求項１に記載の並列プロセ
ッサ。 - 【請求項４】 前記第１の動作モードの際には、前記命
令メモリに保持される命令列は、前記第１の演算処理ユ
ニットの動作を規定する命令のみを含むことを特徴とす
る請求項１に記載の並列プロセッサ。 - 【請求項５】 前記制御部は、さらに、前記ノーオペレ
ーション命令を保持するノーオペレーション命令保持部
を具備し、 前記第１の動作モードの際には、前記命令メモリに保持
される命令列は、常に複数の命令を含むことを特徴とす
る請求項３に記載の並列プロセッサ。 - 【請求項６】 前記制御信号は、前記第２の演算処理ユ
ニットへのクロックの供給を停止する信号であることを
特徴とする請求項１に記載の並列プロセッサ。 - 【請求項７】 前記制御信号は、前記第２の演算処理ユ
ニットの無効化信号であることを特徴とする請求項１に
記載の並列プロセッサ。 - 【請求項８】 前記命令実行部は、動作モード切替を指
示するサブルーチンコール命令の実行によって、前記動
作モード保持部に保持される動作モードを切り替えるこ
とを特徴とする請求項１に記載の並列プロセッサ。 - 【請求項９】 前記動作モード保持部は、動作モードレ
ジスタであって、 前記制御部は、さらに、前記サブルーチンコール命令か
らのリターンアドレスを保持する第１のリターンアドレ
スレジスタを具備し、 前記命令実行部は、前記サブルーチンコール命令の実行
時には、前記動作モードレジスタの値を反転することに
より、前記動作モードを切り替えるとともに、動作モー
ドの反転を示す情報を前記第１のリターンアドレスレジ
スタに設定し、 前記サブルーチンコール命令からの復帰時には、前記第
１のリターンアドレスレジスタに設定された前記動作モ
ードの反転を示す情報を参照して、反転が設定されてい
る場合には前記動作モードレジスタの値を反転すること
により元の動作モードに復帰することを特徴とする請求
項１に記載の並列プロセッサ。 - 【請求項１０】 前記命令実行部は、例外処理の発生に
よって、前記動作モード保持部に保持される動作モード
を切り替えることを特徴とする請求項１に記載の並列プ
ロセッサ。 - 【請求項１１】 前記動作モード保持部は、動作モード
レジスタであって、 前記制御部は、さらに、前記例外処理を行う例外プログ
ラムからのリターンアドレスを保持する第２のリターン
アドレスレジスタを具備し、 前記命令実行部は、前記例外処理の発生時には、前記動
作モードレジスタの値を反転することにより、前記動作
モードを切り替えるとともに、動作モードの反転を示す
情報を前記第２のリターンアドレスレジスタに設定し、 前記例外処理からの復帰時には、前記第２のリターンア
ドレスレジスタに設定された前記動作モードの反転を示
す情報を参照して、反転が設定されている場合には前記
動作モードレジスタの値を反転することにより元の動作
モードに復帰することを特徴とする請求項１０に記載の
並列プロセッサ。 - 【請求項１２】 前記命令実行部は、ジャンプ命令中に
規定されるジャンプアドレスの一部に含まれる動作モー
ドの反転を示す情報に従って、前記動作モード保持部の
値を反転することにより、前記動作モードを切り替える
ことを特徴とする請求項１に記載の並列プロセッサ。 - 【請求項１３】 前記第２の演算処理ユニットは、複数
のコプロセッサであって、 前記制御部は、前記第１の動作モードでは、前記第１の
演算処理ユニット以外のすべてのコプロセッサへのクロ
ックを停止することによって、前記第１の演算処理ユニ
ットのみを動作させることを特徴とする請求項１に記載
の並列プロセッサ。 - 【請求項１４】 上記並列プロセッサは、さらに、 複数の前記第２の演算処理ユニットのいずれに演算命令
を並列に処理させるかを示す拡張動作モードを保持する
拡張動作モード保持部を具備し、 前記制御部は、前記拡張動作モードに基づいて、複数の
第２の演算処理ユニットのうち、前記拡張動作モードに
示される第２の演算処理ユニット以外の第２の演算処理
ユニットに、前記制御信号を供給することを特徴とする
請求項１に記載の並列プロセッサ。 - 【請求項１５】 複数の演算命令を一サイクル内で並列
に処理する並列プロセッサを搭載するコンピュータシス
テムであって、 第１の演算処理ユニットと、 少なくとも１以上の第２の演算処理ユニットと、 データメモリとを具備し、 前記第１の演算処理ユニットは、 前記第２の演算ユニットに演算命令を並列に処理させる
か否かを示し、前記第１の演算処理ユニットのみを動作
させる第１の動作モードと、前記第１の演算処理ユニッ
トを動作させるとともに前記第２の演算処理ユニットを
動作させる第２の動作モードを持つ動作モードを保持す
る動作モード保持部と、 前記動作モードに基づいて、前記動作モードが第１の動
作モードの場合には、前記第１の演算処理ユニットに、
該第１の演算処理ユニットの動作を規定する命令列を供
給するとともに、前記第２の演算処理ユニットに、該第
２の演算処理ユニットの処理を停止する制御信号を生成
および供給する制御部と、 入力されデコードされた命令に基づいて、前記動作モー
ドを切り替える命令実行部とを含み、 前記第１の動作モードの命令については、命令メモリに
保持される命令列に前記第２の演算処理ユニットの動作
を規定する命令を埋め込むことなく、前記第２の演算処
理ユニットを動作させないことを特徴とするコンピュー
タシステム。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000191604A JP3616556B2 (ja) | 1999-06-29 | 2000-06-26 | 拡張命令を処理する並列プロセッサ |
| US09/604,907 US6675290B1 (en) | 1999-06-29 | 2000-06-28 | Processor for improving instruction utilization using multiple parallel processors and computer system equipped with the processor |
| EP00113153A EP1065586B1 (en) | 1999-06-29 | 2000-06-29 | Computer system comprising a plurality of parallel processors |
| DE60038761T DE60038761D1 (de) | 1999-06-29 | 2000-06-29 | Rechnersystem mit mehreren parallel angeordneten Prozessoren |
| US10/695,996 US7096344B2 (en) | 1999-06-29 | 2003-10-30 | Processor for improving instruction utilization using multiple parallel processors and computer system equipped with the processor |
| US11/484,726 US7343475B2 (en) | 1999-06-29 | 2006-07-12 | Supplying halt signal to data processing unit from integer unit upon single unit format instruction in system capable of executing double unit format instruction |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18424799 | 1999-06-29 | ||
| JP11-184247 | 1999-06-29 | ||
| JP2000191604A JP3616556B2 (ja) | 1999-06-29 | 2000-06-26 | 拡張命令を処理する並列プロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001075804A true JP2001075804A (ja) | 2001-03-23 |
| JP3616556B2 JP3616556B2 (ja) | 2005-02-02 |
Family
ID=26502390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000191604A Expired - Lifetime JP3616556B2 (ja) | 1999-06-29 | 2000-06-26 | 拡張命令を処理する並列プロセッサ |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6675290B1 (ja) |
| EP (1) | EP1065586B1 (ja) |
| JP (1) | JP3616556B2 (ja) |
| DE (1) | DE60038761D1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7178046B2 (en) | 1999-07-09 | 2007-02-13 | Renesas Technology Corp. | Halting clock signals to input and result latches in processing path upon fetching of instruction not supported |
| KR100781340B1 (ko) | 2006-09-18 | 2007-11-30 | 삼성전자주식회사 | 사용자 정의 확장 연산을 처리하는 연산 시스템 및 방법 |
| JP2010503107A (ja) * | 2006-09-06 | 2010-01-28 | シリコン ヒフェ ベー．フェー． | 複数の命令モードを有するデータ処理回路、データ回路の処理方法、およびデータ回路のスケジューリング方法 |
| US7877428B2 (en) | 2006-05-01 | 2011-01-25 | Kabushiki Kaisha Toshiba | Processor system including processor and coprocessor |
| JP2013008243A (ja) * | 2011-06-24 | 2013-01-10 | Sony Computer Entertainment Inc | 情報処理装置、情報処理方法、プログラム及び情報記憶媒体 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4125475B2 (ja) * | 2000-12-12 | 2008-07-30 | 株式会社東芝 | Ｒｔｌ生成システム、ｒｔｌ生成方法、ｒｔｌ生成プログラム及び半導体装置の製造方法 |
| US8473724B1 (en) * | 2006-07-09 | 2013-06-25 | Oracle America, Inc. | Controlling operation of a processor according to execution mode of an instruction sequence |
| JP5565228B2 (ja) | 2010-09-13 | 2014-08-06 | ソニー株式会社 | プロセッサ |
| US10055227B2 (en) * | 2012-02-07 | 2018-08-21 | Qualcomm Incorporated | Using the least significant bits of a called function's address to switch processor modes |
| DE102012204358A1 (de) * | 2012-03-20 | 2013-09-26 | Siemens Aktiengesellschaft | Verfahren zum Betreiben einer Prozess- und/oder Fertigungsanlage, Steuervorrichtung einer solchen Anlage und Modul für die Steuervorrichtung |
| US9830164B2 (en) * | 2013-01-29 | 2017-11-28 | Advanced Micro Devices, Inc. | Hardware and software solutions to divergent branches in a parallel pipeline |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5241636A (en) | 1990-02-14 | 1993-08-31 | Intel Corporation | Method for parallel instruction execution in a computer |
| US5452434A (en) * | 1992-07-14 | 1995-09-19 | Advanced Micro Devices, Inc. | Clock control for power savings in high performance central processing units |
| US5673409A (en) | 1993-03-31 | 1997-09-30 | Vlsi Technology, Inc. | Self-defining instruction size |
| JP3199205B2 (ja) * | 1993-11-19 | 2001-08-13 | 株式会社日立製作所 | 並列演算装置 |
| US5666537A (en) | 1994-08-12 | 1997-09-09 | Intel Corporation | Power down scheme for idle processor components |
| US5867726A (en) * | 1995-05-02 | 1999-02-02 | Hitachi, Ltd. | Microcomputer |
| US5838934A (en) * | 1995-06-07 | 1998-11-17 | Texas Instruments Incorporated | Host port interface |
| US5826054A (en) | 1996-05-15 | 1998-10-20 | Philips Electronics North America Corporation | Compressed Instruction format for use in a VLIW processor |
| JPH103425A (ja) | 1996-06-14 | 1998-01-06 | Oki Electric Ind Co Ltd | 命令供給装置 |
| US5805907A (en) | 1996-10-04 | 1998-09-08 | International Business Machines Corporation | System and method for reducing power consumption in an electronic circuit |
| GB2323188B (en) | 1997-03-14 | 2002-02-06 | Nokia Mobile Phones Ltd | Enabling and disabling clocking signals to elements |
| US6189090B1 (en) | 1997-09-17 | 2001-02-13 | Sony Corporation | Digital signal processor with variable width instructions |
| US5923892A (en) * | 1997-10-27 | 1999-07-13 | Levy; Paul S. | Host processor and coprocessor arrangement for processing platform-independent code |
| JP3541931B2 (ja) * | 1999-05-17 | 2004-07-14 | 富士ゼロックス株式会社 | 電着膜形成方法、電極形成方法および電着膜形成装置 |
-
2000
- 2000-06-26 JP JP2000191604A patent/JP3616556B2/ja not_active Expired - Lifetime
- 2000-06-28 US US09/604,907 patent/US6675290B1/en not_active Expired - Fee Related
- 2000-06-29 DE DE60038761T patent/DE60038761D1/de not_active Expired - Fee Related
- 2000-06-29 EP EP00113153A patent/EP1065586B1/en not_active Expired - Lifetime
-
2003
- 2003-10-30 US US10/695,996 patent/US7096344B2/en not_active Expired - Fee Related
-
2006
- 2006-07-12 US US11/484,726 patent/US7343475B2/en not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7178046B2 (en) | 1999-07-09 | 2007-02-13 | Renesas Technology Corp. | Halting clock signals to input and result latches in processing path upon fetching of instruction not supported |
| US7877428B2 (en) | 2006-05-01 | 2011-01-25 | Kabushiki Kaisha Toshiba | Processor system including processor and coprocessor |
| JP2010503107A (ja) * | 2006-09-06 | 2010-01-28 | シリコン ヒフェ ベー．フェー． | 複数の命令モードを有するデータ処理回路、データ回路の処理方法、およびデータ回路のスケジューリング方法 |
| JP2013218710A (ja) * | 2006-09-06 | 2013-10-24 | Silicon Hive Bv | 複数の命令モードを有するデータ処理回路、データ回路の処理方法、およびデータ回路のスケジューリング方法 |
| JP2013218711A (ja) * | 2006-09-06 | 2013-10-24 | Silicon Hive Bv | 複数の命令モードを有するデータ処理回路、データ回路の処理方法、およびデータ回路のスケジューリング方法 |
| US8838945B2 (en) | 2006-09-06 | 2014-09-16 | Silicon Hive B.V. | Data processing circuit with a plurality of instruction modes for processing time-stationary encoded instructions, and method of operating/scheduling such data circuit |
| KR100781340B1 (ko) | 2006-09-18 | 2007-11-30 | 삼성전자주식회사 | 사용자 정의 확장 연산을 처리하는 연산 시스템 및 방법 |
| JP2013008243A (ja) * | 2011-06-24 | 2013-01-10 | Sony Computer Entertainment Inc | 情報処理装置、情報処理方法、プログラム及び情報記憶媒体 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7096344B2 (en) | 2006-08-22 |
| EP1065586A3 (en) | 2003-08-13 |
| US7343475B2 (en) | 2008-03-11 |
| US20060265569A1 (en) | 2006-11-23 |
| JP3616556B2 (ja) | 2005-02-02 |
| US20040088530A1 (en) | 2004-05-06 |
| US6675290B1 (en) | 2004-01-06 |
| DE60038761D1 (de) | 2008-06-19 |
| EP1065586A2 (en) | 2001-01-03 |
| EP1065586B1 (en) | 2008-05-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7343475B2 (en) | Supplying halt signal to data processing unit from integer unit upon single unit format instruction in system capable of executing double unit format instruction | |
| US4740893A (en) | Method for reducing the time for switching between programs | |
| JP2002536738A (ja) | 間接ｖｌｉｗプロセッサにおける実行時間並列処理のための動的ｖｌｉｗサブ命令選択システム | |
| JPH08305568A (ja) | 情報処理装置 | |
| JP2002512399A (ja) | 外部コプロセッサによりアクセス可能なコンテキストスイッチレジスタセットを備えたｒｉｓｃプロセッサ | |
| US11360536B2 (en) | Controlling the number of powered vector lanes via a register field | |
| CN108139911B (zh) | 在vliw处理器的同一执行包中使用有条件扩展槽的指令的有条件执行规格 | |
| US7788472B2 (en) | Instruction encoding within a data processing apparatus having multiple instruction sets | |
| US20060095746A1 (en) | Branch predictor, processor and branch prediction method | |
| US6948049B2 (en) | Data processing system and control method | |
| US4967339A (en) | Operation control apparatus for a processor having a plurality of arithmetic devices | |
| JP2538053B2 (ja) | 制御装置 | |
| JP5372307B2 (ja) | データ処理装置およびその制御方法 | |
| JPH04359323A (ja) | マイクロコンピュータ | |
| EP1088266A1 (en) | Parallel data processing | |
| US20230359385A1 (en) | Quick clearing of registers | |
| JP2002229776A (ja) | 複数組の命令組を実行するためのデータ処理装置 | |
| JP2622026B2 (ja) | 中央処理装置におけるレジスタ書込制御方式 | |
| JP2000298589A (ja) | マイクロプロセッサ | |
| JP2002163104A (ja) | マイクロコンピュータ | |
| JP2696578B2 (ja) | データ処理装置 | |
| JP2002073326A (ja) | プログラム実行装置及びプログラム実行方法 | |
| JP2003131873A (ja) | マイクロコンピュータ | |
| JP2005134987A (ja) | パイプライン演算処理装置 | |
| JP2004303058A (ja) | ベクトルプロセッサおよびそのデータ処理方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040824 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041004 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041026 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041105 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 3616556 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071112 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111112 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131112 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term |