JP2002512399A - 外部コプロセッサによりアクセス可能なコンテキストスイッチレジスタセットを備えたｒｉｓｃプロセッサ - Google Patents

Abstract

(57)【要約】 ＲＩＳＣプロセッサは、シーケンサ（１２）と、レジスタＡＬＵ（ＲＡＬＵ）（１４）と、データＲＡＭ（１６）と、コプロセッサインタフェース（１８）と、を含む。シーケンサは、外部メモリからコプロセッサインタフェースを通してブートされるＮｘ３２ビットの命令を含む。ＲＡＬＵは、３個のコンテキストとＡＬＵ（３２）の格納のために４個のポートレジスタファイル（４０）を含む。本発明に係るＩＳＡ（命令セットアーキテクチャ）は、最大８個のコプロセッサに対応している。本発明の重要な特徴は、複数セットの汎用レジスタがいくつかのコンテキストの格納のために設けられていることである。現在の好ましい実施の形態によれば、３セットの汎用レジスタが、ＲＡＬＵの一部として設けられ、該セットの汎用レジスタの中で切り換えるために新たなオペコードが設けられる。複数セットの汎用レジスタにより、コンテキスト切り換えは、３個の処理サイクルで終了できる。さらに、１セットの汎用レジスタは、もう１つのセットの汎用レジスタがＡＬＵにより使用中に、コプロセッサによりロード可能である。現在の好ましい実施の形態によれば、３セットの汎用レジスタは、それぞれ２８個の３２ビットレジスタを含む。さらに、現在の好ましい実施の形態によれば、任意のコンテキストでの使用のために、４個の３２ビットレジスタの単一セットが設けられる。共通レジスタのセットを用いて、２個以上のコンテキストにより使用される情報を格納する。

Description

【発明の詳細な説明】

【０００１】 発明の背景 １．技術分野 本発明は、縮小命令セットコンピュータ（ＲＩＳＣ）プロセッサのアーキテク
チャに関する。特に、本発明は、リアルタイムＩ／Ｏ集中アプリケーションにお
いて処理速度を実質的に向上させるように設計されるプロセッサアーキテクチャ
に関する。 ２．背景技術 マイクロプロセッサにおいてスループットを増大する多数の周知の方法の１つ
として、「パイプライン処理」が知られている。パイプライン処理は、後続の命
令それぞれを一時的にオフセットすることによって、いくつかの命令の実行を重
複させることを含む。パイプライン処理を効率よく実施するために、プロセッサ
の命令セットにおける各命令が同一数のクロックサイクルを使用することが好ま
しい。たとえば、各命令がちょうどｎ個のクロックサイクルを使用する場合、ｎ
個の命令のパイプラインが、後続の命令のそれぞれが前回の命令から１クロック
サイクルだけオフセットされて作成される。かかるパイプライン処理のシステム
において、プロセッサは、１クロックサイクルにつき１つのフル命令を効率よく
処理する。ＲＩＳＣプロセッサ設計の功績の１つは、すべてまたはほとんどの命
令の実行が均一数のサイクルを必要とする命令セットの定義である。ＲＩＳＣの
一般的な背景の説明は、G. Kaneによる「ＭＩＰＳ Ｒ−２０００ ＲＩＳＣア
ーキテクチャ（MIPS R-2000 RISC Architecture）」（Prentice Hall, 1987）に
見られ、その全体の開示はここに引用することによって本明細書に援用されるも
のとする。

【０００２】 普及している従来のＲＩＳＣアーキテクチャは、ＭＩＰＳ Ｉ 命令セットア
ーキテクチャ（ＩＳＡ）である。ＭＩＰＳは、非常に多くのサードパーティ(thi
rd party support)を魅了してきた単純であるが高性能ＲＩＳＣアーキテクチャ
である。ＭＩＰＳ Ｉ ＩＳＡおよびＭＩＰＳ ＩＩ ＩＳＡについては、G. K
aneとJ. Heinrichによる「ＭＩＰＳ ＲＩＳＣアーキテクチャ（MIPS RISC Arch
itecture）」（Prentice Hall, 1992）に記載され、その全体の開示はここに引
用することによって本明細書に援用されるものとする。

【０００３】 ＭＩＰＳ Ｒ−２０００プロセッサは、５つの部分（１クロックサイクルにつ
き１つ）において命令を実行し、命令パイプラインは、１命令部分につき１ステ
ージの５ステージのパイプラインである。５つの命令部分は、命令を読み出し（
フェッチ）する（ＩＦ）こと、命令をデコード（解読）しながら（ＲＤ）レジス
タからオペランドを読み出すこと、命令オペランドに対して演算を実行する（Ａ
ＬＵ）こと、メモリにアクセスする（ＭＥＭ）こと、そしてレジスタに結果を再
び書き込む（ＷＢ）ことである。従来技術の図１は、５個の命令を１クロックサ
イクルだけ互いにオフセットした（ずらした）ＭＩＰＳパイプラインを示してい
る。図１に示すように、第１の命令が結果をレジスタにライトバックする（ＷＢ
）サイクル中に、第２の命令はメモリにアクセスし（ＭＥＭ）、第３の命令は命
令オペランドに対して演算を実行し（ＡＬＵ）、第４の命令は命令を復号（デコ
ード）しながら（ＲＤ）レジスタからオペランドを読み出し、第５の命令は命令
ＲＡＭから命令をフェッチ（ＩＦ）している。ＭＩＰＳパイプラインにおける追
加的な背景については、D.A. PattersonとJ.L. Hennesseyによる「コンピュータ
編成および設計：ハードウェア／ソフトウェアインタフェース（Computer Organ
ization and Design: the Hardware/Software Interface）」(Morgan Kauffmann
, 1994)に見られ、その全体の開示はここに引用することによって本明細書に援
用されるものとする。

【０００４】 ＲＩＳＣアーキテクチャにおける命令パイプラインは、所定量の演算「並行処
理(parallelism)」を実現する。図１に示す例では、パイプラインがフルになる
と、５個の命令はパラレルに実行される。各命令では依然として５個のクロック
サイクルが必要であるが、パイプラインをフルの状態にしておくために、パイプ
ラインには、クロックサイクルごとに新たな命令を追加することができる。パイ
プラインがフルである限り、ストール(stall)サイクル、ＮＯＰ命令またはアボ
ートされたパイプラインがない場合にも、ＲＩＳＣプロセッサは、１クロックサ
イクルあたり１命令の効率的なレートで命令を処理し続けることができる。

【０００５】 当業者であれば、ロード命令、ジャンプ命令および分岐命令には固有のレイテ
ンシが存在し、いくつかの命令ではまだ入手可能でないデータを必要とする場合
もあることが理解されよう。これらの条件を処理相互依存性(processing interd
ependency)という。相互依存性を解決する１つの方法は、パイプラインを停止(s
tall)または遅延することである。別の方法（Ｒ−２０００により使用される）
は、パイプラインにＮＯＰ（ノーオペレーション）命令を挿入し、命令間にレイ
テンシを引き起こすことである。ＮＯＰ命令の挿入は、プログラムがコンパイル
される際、ソフトウェアアセンブラにより実行される。また、例外(exception)
（たとえば、割り込み）により、パイプラインの平滑なフローが妨害されること
も理解されよう。Ｒ−２０００が例外を検出すると、たとえば、この例外を引き
起こしている命令を中止（アボート）させ、実行を開始しているパイプラインに
おける全ての命令を中止させる。指定された例外ハンドラへのジャンプが発生す
る。例外が処理された後、プロセッサは、例外が発生したときに実行を行ってい
た命令の前の命令に戻る。割り込みハンドリングは、プロセッササイクルを奪い
、システム性能を低下させる。割り込みハンドリングが効率的でなければ、パイ
プライン処理の性能利点は失われるおそれがある。

【０００６】 ＲＩＳＣプロセッサを含む現代のプロセッサのほとんどは、多重同時処理およ
び／または多重スレッドされた処理をサポートしている。いくつかの異なるプロ
グラムを単一プロセッサ上で実行する（多重同時処理）場合、または多重スレッ
ドされた処理を実行する場合、プロセッサ（またはオペレーティングシステム)
が１つのプログラムまたはスレッド（コンテキスト）を他と切り換えることが必
要である。コンテキストスイッチングは、優先度スケジュールにしたがって実行
されることが多く、これにより、いくつかのプロセスは、他より多くの処理時間
が与えられる。理論的には、コンテキストスイッチングは、プロセスまたはスレ
ッドを中止する度に、新たなコンテキストに切り換えてＩ／Ｏデバイスを待ち受
け、実行できるようになると中止されたプロセスまたはスレッドに戻ることによ
ってシステム性能を向上させることができる。しかしながら、実際には、コンテ
キストスイッチングは、コンテキストを切り換えるために余分な処理サイクル（
ＭＩＰＳプロセッサの場合には１２８サイクル）を使用しなければならず、この
コンテキストスイッチング中に処理命令は実行されないため、最適なシステム性
能を妨げる傾向がある。コンテキストスイッチング中、現行プロセスの状態を記
述しているすべての即時レジスタ（汎用レジスタとも呼ばれ、すなわち、プロセ
ッサのＡＬＵにより直接読み出しまたは書き込みされるレジスタ）のコンテンツ
は、ＲＡＭに保存された後、別のプロセスに切り換わる。現行状態（コンテキス
ト）の保存後、次のコンテキストがＲＡＭからレジスタにロードされ、その後、
次のプロセスを実行できる。この非生産的なプロセッサ活動（レジスタコンテン
ツを保存して復元する）は、特に、コンテキストスイッチが主としてＩ／Ｏアク
ティビティにより管理されているリアルタイムイベント（事象）駆動システムで
は、性能全体に悪影響を及ぼす可能性がある。

【０００７】 単一のスレッドプログラムであっても、しばしばコンテキストスイッチングは
発生する。たとえば、ＭＩＰＳ Ｒ−２０００ ＩＳＡには２つのオペレーティ
ングモード、すなわちユーザモードとカーネルモードがある。これらのモードは
、それぞれ異なるコンテキストであり、プログラマは、それぞれが異なるスレッ
ドの「ユーザモード」コンテキストをいくつか作成することができる。しかしな
がら、単一ユーザモードのコンテキストであっても、ユーザモードコンテキスト
とカーネルモードコンテキストとの間のコンテキストスイッチングは、頻繁に発
生することがある。ＭＩＰＳ ＩＳＡによれば、ＣＰＵは、例外が検出される度
にカーネルモードに入り、例外からの復元（ＲＦＥ: Restore From Exception）
命令が実行されるまで、カーネルモードの状態にある。したがって、イベント駆
動アプリケーションでは、ユーザモードにおけるスレッドの数にかかわらず頻繁
なコンテキストスイッチが予想され得る。

【０００８】 比較的高速なＲＩＳＣプロセッサにより、これらは、ＳＯＮＥＴおよびＡＴＭ
アプリケーションを含む遠隔通信アプリケーションに対する理想的な選択肢とな
る。しかしながら、ＲＩＳＣプロセッサのパワーにもかかわらず、ＳＯＮＥＴお
よびＡＴＭ遠隔通信に対する極めて高い要求は、特に割り込みハンドリングおよ
びコンテキストスイッチングに関するＲＩＳＣプロセッサの資源に課せられる。
なお、遠隔通信とは、一般的に、ほぼ完全にリアルタイムイベント駆動であり、
ＳＯＮＥＴおよびＡＴＭを介して供給されるハイボリュームの広帯域通信におい
ては一層その通りであることが理解されよう。

【０００９】 発明の概要 したがって、本発明の目的は、特に遠隔通信アプリケーションに適したプロセ
ッサアーキテクチャを提供することである。

【００１０】 また、本発明の目的は、特にリアルタイムイベント駆動アプリケーションに適
したプロセッサアーキテクチャを提供することである。

【００１１】 また、本発明の別の目的は、理想的には割り込みハンドリングおよびコンテキ
ストスイッチングに適したプロセッサアーキテクチャを提供することである。

【００１２】 また、本発明のさらに別の目的は、サードパーティプロダクト（third-party
products）によって容易に支援されるＲＩＳＣプロセッサにおける改良されたコ
ンテキストスイッチングアーキテクチャを提供することである。

【００１３】 詳細については後述する上記目的によれば、本発明のＲＩＳＣプロセッサは、
ＭＩＰＳ Ｒ−２０００プロセッサと同様であるが、いくつかの変形では、ＳＯ
ＮＥＴおよびＡＴＭアプリケーション等の遠隔通信アプリケーションに使用され
るプロセッサを最適化し、かつその性能をリアルタイムイベント駆動アプリケー
ションに合わせて全般的に最適化するように設計されている。より詳細には、本
発明のプロセッサは、広義には、シーケンサと、レジスタＡＬＵ（ＲＡＬＵ）と
、オプショナル（好適には）データＲＡＭと、コプロセッサインタフェースと、
を含む。シーケンサは、外部メモリからコプロセッサインタフェースを介してブ
ートされるＮｘ３２ビット命令ＲＡＭ（ＩＲＡＭ）を含む。ＲＡＬＵは、ＡＬＵ
と、３個のコンテキストに適応するように配置される複数個の汎用レジスタとし
て実施されるマルチポートレジスタファイルと、を含む。現在の好ましい実施の
形態によれば、マルチポートレジスタファイルは、３セットの汎用レジスタを含
み、この汎用レジスタのセット間で切り換えるために新たなオペコード(opcode)
が設けられている。複数セットの汎用レジスタにより、コンテキストスイッチン
グは、３個の処理サイクルで終了できる。さらに、コプロセッサにより１セット
の汎用レジスタがロード可能であり、別のセットの汎用レジスタは、ＡＬＵによ
り用いられる。現在の好ましい実施の形態によれば、３セットの汎用レジスタは
、それぞれ２８個の３２ビットのレジスタを含む。さらに、現在の好ましい実施
の形態によれば、任意のコンテキストにおける使用には、４個の３２ビットの共
通レジスタの単一セットが設けられる。この共通レジスタのセットは、好ましく
は、２つ以上のコンテキストにより使用される情報を格納するために使用される
。３セットの汎用レジスタにより、本発明のプロセッサは、標準的なＭＩＰＳ
Ｒ−２０００プロセッサに比べて１０〜１２倍程度高速で割り込みを提供する。

【００１４】 本発明の好ましい実施の形態によれば、データＲＡＭは、Ｍｘ３２ビットであ
ることが好ましく、バイトアドレス指定可能であり、好ましくは非同期式ＳＲＡ
Ｍで実施される。本発明のＲＩＳＣプロセッサは、ほとんどのＭＩＰＳ ＩＳＡ
内部で動作し、いくつかの命令を無視するとともにいくつかの新たな命令を追加
するように設計される。したがって、ＭＩＰＳ ＩＳＡに対応して、シーケンサ
は、コプロセッサ０として処理され、コプロセッサ１は、浮動小数点ユニットの
ために確保される。ＭＩＰＳ ＩＳＡは、２個の追加コプロセッサ（合計で４個
）しか提供しないが、本発明のＩＳＡは、最大６個の追加コプロセッサ（合計で
８個）を支援する。本発明によれば、プロセッサ外部のすべての論理には、（６
個の）コプロセッサインタフェースの１個を介してアクセスされる。

【００１５】 プロセッサのパイプライン、インターブロック通信およびクロック方式は、本
明細書中で記載される改良点(enhancement)をともなうほとんどのＭＩＰＳ Ｉ
ＩＳＡ（遠隔通信および他のＩ／Ｏ集中アプリケーションに関連しない特徴を
除く）を使用するＶＨＤＬモデルからＡＳＩＣインプリメンテーションにおいて
動作するように設計されてきた。本発明のＩＳＡにおける新たな命令のほとんど
は、コプロセッサ機能性、例外処理およびコンテキストスイッチングに対処して
いる。

【００１６】 本発明のさらなる目的および利点については、提示される図面を用いて詳細な
説明を参照することで当業者には明らかとなろう。

【００１７】 好ましい実施の形態の詳細な説明 次に図２を参照して、本発明に係るプロセッサ１０は、全般的に、シーケンサ
１２と、レジスタＡＬＵ（ＲＡＬＵ）１４と、データＲＡＭ１６と、コプロセッ
サインタフェース１８と、を有し、それぞれ３２ビットのデータバス２０に結合
されている。データＲＡＭ１６は、プロセッサの動作に不可欠ではないが殆どの
アプリケーションにおいて好適である。データＲＡＭは、Ｍｘ３２ビットである
ことが好ましく、バイトアドレス指定可能であり、好ましくは非同期式ＳＲＡＭ
で実施される。シーケンサ１２は、３２ビット命令バス２２によりＲＡＬＵ１４
およびコプロセッサ１８に結合され、これにより、シーケンサによりＩＲＡＭか
らフェッチされた命令がＲＡＬＵおよびコプロセッサ（複数も可）に対して使用
可能となるが、これについてはさらに詳細を後述する。データＲＡＭ１６が設け
られる場合、ＲＡＬＵ１４により制御リンク２４を介して制御される。条件命令
およびトラップのフラグは、ＲＡＬＵによって、シーケンサ１２にフラグライン
２６を介して渡される。なお、シーケンサ１２、ＲＡＬＵ１４およびコプロセッ
サインタフェース１８は、クロック／リセット入力２８、３０、３２をそれぞれ
有することが理解されよう。さらに、シーケンサは、割り込み要求入力３４をコ
プロセッサ条件フラグ入力３６とともに有する。また、コプロセッサインタフェ
ース１８には、コプロセッサと結合するためのＩ／Ｏライン３８が設けられるこ
とも理解されよう。

【００１８】 上述したように、本発明に係る現在の好ましい実施の形態のプロセッサ１０は
、顕著な違いをいくつか備えるＭＩＰＳ Ｒ−２０００ ＩＳＡに基づいている
。したがって、プロセッサは、従来技術の図１に示すものと略同一の５個のパイ
プラインステージを用いる。しかしながら、各ステージのニーモニックは多少変
更されている。本明細書で言及される５個の命令ステージは、命令フェッチ（Ｉ
Ｆ）、ソースフェッチ（ＳＦ）、実行（ＥＸ）、メモリアクセス（Ｍ）、そして
ライトバック（ＷＢ）である。さらに、ＭＩＰＳ ＩＳＡにより、シーケンサは
、コプロセッサ０としてアドレス指定され、コプロセッサ１は、浮動小数点ユニ
ットであると想定される。本発明の現在の好ましい実施の形態によれば、浮動小
数点ユニットは使用されず、６個の追加コプロセッサインタフェースおよびコプ
ロセッサを支援するために、６個の追加コプロセッサアドレス（２〜７）が設け
られる。

【００１９】 次に図３を参照して、本発明に係るＲＡＬＵ１４は、全般的に、複数の汎用レ
ジスタ、多数のデータパスマルチプレクサおよびレジスタ４２と、演算論理ユニ
ット（ＡＬＵ）４４と、ＲＡＬＵコントローラ４６と、を含むレジスタファイル
４０を含む。特に、好ましい実施の形態において、レジスタファイル４０は、好
ましくは、（図示、および表１を参照してさらに詳細を以下に記載するように）
３セットの汎用レジスタ４０ａ、４０ｂ、４０ｃと、共通セットの汎用レジスタ
４０ｄと、を含む。レジスタファイル４０に対する読み出しアクセスが、Ａポー
ト４８およびＢポート５０の２個のポートを介して設けられる。これにより、オ
ペランドＡおよびＢがアクセスされるＭＩＰＳ ＩＳＡ互換性を確保する。これ
らのポートを介して読み出されるレジスタは、アドレスライン５２、５４を介し
て、シーケンサ（図２の１２）により、命令における固定式の５個のビット（Ｍ
ＩＰＳコンパチブル）アドレスフィールドを通してアドレス指定される。シーケ
ンサ（図２の１２）からの命令の他のフィールドは、ＩＦステージの開始時にＲ
ＡＬＵコントローラ４６によって受信され、ＳＦステージの開始時にＲＡＬＵコ
ントローラによって復号（デコード）される。汎用レジスタ４０からフェッチさ
れたオペランドは、レジスタＡＲＥＧおよびＢＲＥＧに渡され、ＥＸステージ中
にＡＬＵ４４により使用され、このとき、ＡＬＵ４４によってＲＡＬＵコントロ
ーラ４６から受信されるデコードされた命令は、ＡＬＵにより実行される。ＡＬ
Ｕには、コントローラ４６に対する結線５６を介して即値命令（ｉｎｓｔ２）が
供給される。データＲＡＭが命令の結果により読み出され、または書き込まれる
と、ＡＬＵ４４は、ライン２４を介してデータＲＡＭをアドレス指定する。より
詳細には、ロードおよびストア命令について、データＲＡＭアドレス「ｂａｓｅ
＋ｏｆｆｓｅｔ」は、ＥＸステージ中にＡＬＵにより演算され、ベースはＡＲＥ
Ｇから取られ、オフセットは５６のｉｎｓｔ２から取られる。読み出し、書き込
み、符号およびバイトイネーブルの信号は、Ｍステージの開始時にデータＲＡＭ
に印加される。ロード命令のイベントにおいて、データＲＡＭ１６からのデータ
は、Ｍステージの終了時にデータバス２０を介してＲＡＬＵに戻される。格納命
令のイベントにおいて、格納されるべきデータは、ＳＦステージ中に、Ｂポート
からＢＲＥＧに読み込まれ、ＡＬＵ４４を通してＣＲＥＧ１に渡される。そして
、ＭステージにおいてＣＲＥＧ１からデータバス２０に印加される。一般に、ラ
イン２６（２６ｂ）によってシーケンサに渡されるオーバーフローフラグＶを含
む、ＲＡＬＵからの出力データは、すべてＣＲＥＧ１を通過する。ＥＸステージ
の終了時、出力されたデータはＣＲＥＧ１に書き込まれる。データは、汎用レジ
スタに向けられている場合、Ｍステージの終了時にＣＲＥＧ２に移動され、ＷＢ
ステージの終了時にＣポートを介してそのレジスタに書き込まれる。書き込まれ
るレジスタのアドレスは、ライン５８を介してＲＡＬＵコントロール４６により
選択され、ライン６０を介して書き込みがイネーブルされる。現在の好ましい実
施の形態によれば、３本のライン６０それぞれが、３個の各レジスタセットにつ
いて別々の書き込みイネーブル信号（ｃ＿ｗｅｎ０，ｃ＿ｗｅｎ１，ｃ＿ｗｅｎ
２）で設けられる。Ａポートを読み出すことに起因するジャンプアドレスおよび
フラグは、ＭＩＰＳ互換性を確保するために、ＡＲＥＧからライン２６（２６ａ
）を介してシーケンサに直接渡される。さらに、ＭＩＰＳでは、ＡＲＥＧおよび
ＢＲＥＧに対して所定の直接パスが必要とされ、これらは、わかりやすくするた
めに図３には図示しない。これらのパスは、ＡＬＵ出力からのパス、ＣＲＥＧ１
からのパス、データバス２０からのパスおよびＣＲＥＧ２からのパスを含む。

【００２０】 上述したように、本発明のプロセッサの最も重要な態様の１つは、レジスタフ
ァイル４０が、３セットの汎用レジスタ４０ａ、４０ｂ、４０ｃ（表１）および
１セットの共通の汎用レジスタ４０ｄとして配置されていることである。標準的
なＭＩＰＳプロセッサは、各レジスタが３２ビット幅の３２個（＃０〜＃３１）
の汎用レジスタを有する。本発明に係る汎用レジスタの配置を表１に示す。

【００２１】

【表１】

【００２２】 ３セットの２８個（＃４〜＃３１）の３２ビット幅のレジスタが設けられ、３
個の異なるコンテキストにおいて使用される。これら３セットの「コンテキスト
汎用レジスタ」のいずれか１つが、新たな命令またはオペコードの使用により選
択され、これを本明細書ではＣＸＴＳ（コンテキストスイッチ）と称する。ＣＸ
ＴＳ命令は、即値命令であって、そのなかに２ビットのコンテキストコードが埋
め込まれている。これにより、最大４セットの「コンテキスト汎用レジスタ」の
アドレッシングが可能になる。しかしながら、現在の好ましい実施の形態によれ
ば、３セットの「コンテキスト汎用レジスタ」しか使用しない。ＲＡＬＵコント
ロールは、即値ＣＸＴＳ命令を解釈(interpret)し、適当なレジスタバンクを選
択する２ビットの「Ｃｏｎ＿ｓｅｌ」コードを、図３のライン６２を介してアサ
ートする。Ｃｏｎ＿ｓｅｌコードは、いくつかの異なる方法で実施されても良い
。現在の好ましい実施の形態によれば、レジスタセットのバンクは、選択解除さ
れた(deselcted)バンクのそれぞれがシーケンサおよびＲＡＬＵコントローラか
ら送信されたアドレス信号を無視するように配置される。Ｃｏｎ＿ｓｅｌコード
が実施され得る別の方法は、アドレスラインとレジスタのセットそれぞれとの間
にデマルチプレクサを設け、このデマルチプレクサをＣｏｎ＿ｓｅｌコードによ
り動作してアドレスラインを選択されたレジスタバンクに「スイッチ」するもの
である。Ｃｏｎ＿ｓｅｌコードを実施するためのさらに別の方法は、Ａ、Ｂおよ
びＣポートに結合されるマルチプレクサを制御するものである。このインプリメ
ンテーションによれば、アドレスが受信され、レジスタのセット全てにより作用
されるが、選択されたレジスタバンクのポートのみがＡＬＵに結合される。この
インプリメンテーションの欠点は、バックグラウンドコンテキストレジスタロー
ディングが不可能であることである。当業者は、図３において仮想線で示される
ＡＭＵＸおよびＢＭＵＸを用いて上記インプリメンテーションを達成しても構わ
ないことが理解されよう。しかしながら、ＡＭＵＸおよびＢＭＵＸはＡＬＵのａ
ｌｕ，Ｖ出力に結合されてもよく、性能を向上させるために、ＡＬＵの出力をＡ
ＬＵの入力に戻すように再度方向づけし、必要であればレジスタファイル４０を
バイパスするための「スニークパス(sneak path)」として使用されてもよい。

【００２３】 上述した３セットのレジスタに加え、レジスタファイル４０は、常時選択され
るためあらゆるコンテキストにおける使用が可能な４個の３２ビットレジスタ＃
０〜＃３の単一セット４０ｄを含む。なお、どのセットのレジスタが選択されて
も、いずれの処理サイクル中にＲＡＬＵにとって使用可能な汎用レジスタの合計
数は、ＭＩＰＳプロセッサと同一の３２個であって、この３２ビットレジスタが
ＭＩＰＳプロセッサにおける単一セットの３２個のレジスタと同一に読み出され
、書き込まれ、かつアドレス指定されることが理解されよう。ＭＩＰＳ仕様によ
り要求されるように、レジスタ＃０は、常に３２個のゼロを含む。

【００２４】 ３セットの「コンテキスト汎用レジスタ」４０ａ〜４０ｃは、「ユーザ」「カ
ーネル」および「ＡＸＩ」等任意のファンクションについていずれか所与の時間
において使用可能である。ＡＸＩの指示は、本発明に係る「代替コンテキストイ
ンタフェース(alternate context interface)」に関連している。ＡＸＩによれ
ば、ＲＡＬＵによって使用されていない１セットの「コンテキスト汎用レジスタ
」に対するコプロセッサアクセスが設けられ、これらのレジスタには、ＲＡＬＵ
が他の命令を処理しているときにデータがロードされる。ＡＸＩは、図３におい
てライン６４により模式的に示され、図６を参照してさらに詳細を後述する。

【００２５】 表１に示されるレジスタおよびＣｏｎ＿ｓｅｌコードのインプリメンテーショ
ンの配置は、特にリアルタイムイベント駆動アプリケーションにおいて、多数の
顕著な利点をもたらす。たとえば、割り込み処理において、ＭＩＰＳプロセッサ
が通常ユーザモードからカーネルモードに切り換える場合、本発明に係るプロセ
ッサは、レジスタコンテンツを保存して復元する必要がない。本発明に係るプロ
セッサは、３個の命令サイクルでカーネルモードに切り換え、さらに３個の命令
サイクルでユーザモードに戻すことが可能である。さらに、３個以上のスレッド
は、コプロセッサによりＡＸＩポートを介してバックグラウンドでレジスタコン
テンツをロードすることによって高速で支援される。１セットのコンテキストの
独立または共通レジスタ４０ｄを設けたことにより、データの保存、復元または
複製を全く必要とせず、データがいくつかのコンテキストで利用可能となる。

【００２６】 遠隔通信アプリケーションにおいて使用される従来のゲートアレイまたはＡＳ
ＩＣと比較して、本発明は、割り込み処理時にフォアグラウンド、バックグラウ
ンドおよびカーネルタスクのスイッチングに約１０乃至２０倍効率がよい。本発
明は、３または４個のＣＰＵクロックサイクルでコンテキストを変更することが
できるが、典型的なプロセッサまたはゲートアレイは、コンテキストを変更する
ために少なくとも３１個のサイクル、おそらく６２個のクロックサイクルを必要
とする。たとえば、従来のＭＩＰＳプロセッサにおいて、割り込みされたバック
グラウンドタスクは、３１個のレジスタのコンテンツ（Ｒ０レジスタは、ハード
ワイヤードであり、使用されない）を保存しなければならず、終了に３１個のプ
ロセッササイクルかかる。フォアグラウンドタスクがこれまでに終了されていな
ければ、３１個のレジスタのコンテンツを復元しなければならず、終了にさらに
３１個のプロセッササイクルかかる。フォアグラウンドが終了する前にバックグ
ラウンドタスクを実行する必要がある場合、フォアグラウンドタスクは、３１個
のレジスタのコンテンツを保存し、バックグラウンドタスクは、３１個のレジス
タのコンテンツをリロードしなければならない。最悪の場合、６４個のＣＰＵサ
イクルでフォアグラウンドに切り換え、６４個のＣＰＵサイクルでバックグラウ
ンドに再び切り換える。多数のアプリケーションでは、フォアグラウンドタスク
は、常に、バックグラウンドに再び切り換わる前に終了するように実行され、こ
れらのアプリケーションでは、フォアグラウンドに切り換えるのに僅か３１サイ
クルで済み、バックグラウンドに再び切り換えるのに僅か３１サイクルで済む。
本発明が、僅か３または４個のＣＰＵサイクルでどのようにしてコンテキストを
切り換えるかについての一例を以下のコード一覧に示す。バックグラウンド（タスク１、コンテキスト２） ｌｗ ｒ６、データ１；ｒ６に直接メモリロード ｌｗ ｒ７、データ２；ｒ７に直接メモリロード ｌｗ ｒ８、オフセット（＄ｓｐ）；ｒ８に間接メモリロード --ここで割り込みが発生する--ｓｗｉｔｃｈｆｇ ｍｆｃ０ ｒ３１，Ｃ０＿ＥＰＣ；ｒ３１にアドレスをロードして、ｓ
ｗ ｒ３１，ｋ０−ｒｅｔｕｒｎに戻る ｓｗ ｒ３１，ｋ０−ｒｅｔｕｒｎ；ｒ３１をカーネルＲＡＭ場所ｋ０
に格納する ｃｔｘ１；フォアグラウンド（タスク２、コンテキスト１）に変更する ｊａｌ ｆｏｒｅｇｒｏｕｎｄ；フォアグラウンドタスクｎｏｐにジャ
ンプしてリンクするｒｅｔｕｒｎｂｇ ｃｔｘ２；バックグラウンド（コンテキスト２）に変更する ｌｗ ｒ３１，ｋ０−ｒｅｔｕｒｎ；リターンアドレスをｋ０からｒ３
１に移動(put)する ｊｒ ｒ３１；ｒ３１内のアドレスにジャンプして実行する ｒｆｅフォアグラウンド（タスク２、コンテキスト１） ｌｗ ｒ４，データ０ ｌｗ ｒ６，データ１ ｌｗ ｒ８，オフセット（＄ｓｐ） --タスク２は、割り込みがディスエーブルになり終了するまで続行する-- ｊｒ ｒ３１；ｒｅｔｕｒｎｂｇにジャンプする

【００２７】 上記のコード一覧において、コンテキスト１は、タスク２としても知られるフ
ォアグラウンドアプリケーションに使用され、コンテキスト２は、タスク１とし
ても知られるバックグラウンドアプリケーションに使用されることが推定される
。本発明の現在の好ましい実施の形態によれば、コンテキスト０は、カーネルの
ために確保される。

【００２８】 コード一覧に示されるように、バックグラウンドアプリケーションは、割り込
みが生じる場合にそのレジスタ（ｒ６〜ｒ８）のいくつかをロードするプロセス
にある。本発明によれば、バックグラウンドアプリケーションは、その独自のレ
ジスタを有するため、いずれのレジスタのコンテンツも保存する必要はない。そ
の代わり、本発明のコンテキストスイッチは、レジスタバンクを切り換える。し
たがって、バックグラウンドに正確に戻るために必要とされるものは、ＭＩＰＳ
規定に準拠してコプロセッサ０の一部であるプログラムカウンタからのポインタ
だけでよい。バックグラウンドタスクが割り込まれると、ｓｗｉｔｃｈｆｇとラ
ベル付けされるルーチンが実行される。ｓｗｉｔｃｈｆｇによって取られる第１
のアクションは、例外プログラムカウンタ（コプロセッサ０）からポインタを獲
得し、これをコンテキスト２のレジスタ３１にロードしてこれをカーネルＲＡＭ
の確保された場所に格納した後、コンテキスト１に切り換える。次にｓｗｉｔｃ
ｈｆｇルーチンは、コンテキストをコンテキスト１のレジスタのセットに変更し
、ジャンプし、フォアグラウンドタスク（タスク２、コンテキスト１）にリンク
する。フォアグラウンドタスクは、実行を開始し、他のコンテキストのレジスタ
セットのコンテンツを考慮せずに、必要とされる場合、そのレジスタセットを使
用する。したがって、コード一覧に示すように、フォアグラウンドタスクは、バ
ックグラウンドタスクによってすでに使用されているレジスタと同一数字（たと
えば、ｒ６、ｒ８）を有するレジスタを使用してもよい。しかしながら、これら
は、本発明によれば、フォアグラウンドおよびバックグラウンドのタスクが表１
に示すようにレジスタの個別のバンクを有するため、同一レジスタではない。

【００２９】 本例によれば、フォアグラウンドタスクは、割り込みをディスエーブルにした
状態で終了するように続行し、ルーチンｒｅｔｕｒｎｂｇのアドレスを含むコン
テキストのｒ３１にジャンプする。ｒｅｔｕｒｎｂｇルーチンは、コンテキスト
をコンテキスト２に切り換え（割り込まれたバックグラウンドタスク）、コンテ
キスト２のｒ３１にカーネルＲＯＭｋ０からのポインタ（ｓｗｉｔｃｈｆｇルー
チンによりその位置に格納されている）をロードし、そのポインタ位置にジャン
プしてバックグラウンドタスクを引き続き実行する。

【００３０】 次に図４を参照して、本発明のプロセッサのシーケンサ１２は、全般的に、命
令ＲＡＭ（ＩＲＡＭ）７０と、例外処理論理７２と、プログラムカウンタ選択論
理７４と、プログラムカウンタインクリメント論理７６と、インタフェース７８
と、を含む。インタフェース７８は、データバス２０からロードされて格納され
るレジスタを含む。これらのレジスタのほとんどは、例外処理をともなう。ｐｒ
ｉｄレジスタは、読み取り専用であり、プロセッサの識別番号を含むためにファ
ンドリー(foundry)においてバーン（burn）される。これらのレジスタに格納さ
れる情報を使用して、例外論理７２は、例外が取られたか、その場合どれである
かを判定する。

【００３１】 例外が認識されると、例外論理７２は、ｐｃ選択論理７４に供給される例外信
号をアクティブにする。その結果、ｐｃ選択論理は、ＥＸＣＥＰ＿ＶＥＣメッセ
ージをプログラムカウンタインクリメント論理に対して生成する。ＥＸＣＥＰ＿
ＶＥＣメッセージの上位ビットはハードワイヤードであり、下位ビットは、例外
を引き起こした特定の割り込みまたはトラップに依存する。原因がトラップであ
る場合、トラップ番号がインタフェース７８の原因レジスタにロードされ、例外
論理７２のトラップハンドラが、ソフトウェア制御下においてトラップの原因を
判断する。本発明によれば、例外の原因が割り込みである場合、ＥＸＣＥＰ＿Ｖ
ＥＣは、割り込みごとに異なる。

【００３２】 ＩＦステージの開始時、ｐｃ選択論理７４は、５個の可能なメッセージの中の
１つ、すなわち、ｊ＿ｒｅｇ（レジスタへジャンプ）、ｐｃ＿ｉｎｃ（通常のプ
ログラムカウンタインクリメント）、ｐｃ＿ｂｒａｎｃｈ（選択された分岐）、
ｐｃ＿ｊｕｍｐ（選択されたジャンプ）またはＥＸＣＥＰ＿ＶＥＣ（選択された
例外）の中の１つを生成する。

【００３３】 レジスタ命令へのジャンプがＳＦステージにおいてデコード（復号）されると
、ｐｃ選択論理は、ＩＲＡＭ位置を選択するためのｊ＿ｒｅｇメッセージを生成
する。命令バス２２における命令が分岐命令であると、ＲＡＬＵからのＺ、ＺＴ
およびＮのフラグとともにコプロセッサ条件フラグ（３７で示されるローカルに
登録される）が、すべてｐｃ選択論理７４によってテストされる。選択された条
件コードが真であると、ｐｃ選択論理７４は、ｐｃ＿ｂｒａｎｃｈメッセージを
生成する。これらの条件が不在であると、ｐｃ選択論理は、ｐｃ＿ｉｎｃメッセ
ージを生成するようにデフォルトする。

【００３４】 分岐アドレスは、ＳＦステージにおいて１６ビットの２の補数(complement)オ
フセットをｐｃ命令アドレスに追加することによって演算される。ジャンプアド
レスは、Ｊフォーマット命令の絶対フィールドから２６ビットを選択してｐｃ＿
ｊｕｍｐレジスタに入れる。分岐が取られるか、またはジャンプが復号される事
象において、分岐またはジャンプに続いてちょうど１個の遅延スロットが実行さ
れる。プログラムカウンタインクリメント論理７６は、ｐｃ＿ｓｅｌｅｃｔ論理
が、次のｐｃ加算を行なわなければならない（単一遅延スロットとしたとき）同
一サイクルにおいて適当な条件を復号するため、独立したインクリメントｐｃ＿
ｉｎｃと、加算器ｐｃ＿ｂｒａｎｃｈとを含む。

【００３５】 ＪＡＬまたはＪＡＬＲが実行されると、遅延スロットに続く命令のアドレスが
汎用レジスタの１つに格納される。この場合、インタフェースブロック７８にお
けるＬＩＮＫレジスタにｐｃ＿ｉｎｃがロードされ、その後に、ＤＡＴＡ（デー
タ）に出力される。ｐｃ＿ｍｉｎｕｓ１およびｐｃ＿ｍｉｎｕｓ２のレジスタは
、ｐｃの先行コピーである。ｐｃ＿ｍｉｎｕｓ１は、命令中に例外が取られると
ｅｐｃレジスタにロードされる。ｐｃ＿ｍｉｎｕｓ２は、分岐またはジャンプに
後続する遅延スロット中に例外が取られるとｅｐｃレジスタにロードされる。

【００３６】 図４に示すように、シーケンサ１２は、実際には命令バスと対をなす(compani
on)１ビットのバスであるｉｓｔａｌｌ＿Ｎとラベル付けされるバス２３にも結
合される。ｉｓｔａｌｌ＿Ｎバスは、例外が取られる場合に例外論理７２により
ローに引き下げられ、これがパイプラインにおいて２個の命令を無効にする。

【００３７】 本発明に係るプロセッサは、オンチップＴＬＢを提供しないため、ＭＩＰＳプ
ロセッサにおいて見られるコンテキストレジスタまたは追加のＣＯＰ０レジスタ
を設けない。レジスタ（ｂａｄｖａｄｄｒ）は、アドレス例外エラーを引き起こ
す命令のアドレスを格納する。本発明に係るプロセッサは、４個ではなく８個の
コプロセッサに対する支援を追加し、追加割り込み信号を供給し、かつより高速
のリアルタイム応答を割り込み信号に供給することによって、ＭＩＰＳ例外ハン
ドリングを拡張する。

【００３８】 本発明に係るプロセッサは、ネストされた例外に対応することができる。しか
しながら、コアが第１の割り込みを提供しているために第２の割り込みが提供さ
れないと、この第２の割り込みは、これの原因となる条件が第１の割り込みが提
供される前にクリアにされている場合に失われることがある。したがって、コア
が別の割り込みを提供しているときに高い割り込み信号をラッチするために外部
レジスタまたはラッチを設けることが推奨される。

【００３９】 上述のように、本発明に係るプロセッサは、従来のＭＩＰＳ ＩＳＡとは異な
る方法でｅｐｃレジスタを実施する。本発明によれば、オーバフロー例外の場合
、ｅｐｃは、例外を引き起こした命令を表示しないが、２個の命令を、例外を引
き起こすものの後に表示する。また、ＭＩＰＳ Ｒ−４０００と異なり、本発明
のプロセッサにおけるＲＦＥ（return from exception）命令は、ｅｐｃをｐｃ
に復元しない。プログラムは、まずｅｐｃを汎用レジスタに移動し、ＪＲ命令を
用いて例外ハンドラから出る。

【００４０】 また、本発明は、インタフェースブロック７８に第２の状態(status)レジスタ
も追加する。追加のレジスタであるｓｔａｔｕｓ＿ｔｘｃは、追加コプロセッサ
に適応し、追加割り込み信号に対してマスクする。これにより、ＭＩＰＳ状態レ
ジスタを変更せずにおき、ＭＩＰＳ互換性を保っている。

【００４１】 次に図５において、本発明に係るコプロセッサインタフェース１８は、全般的
に、命令復号論理８０と、いくつかのデータフローレジスタ８２と、を含む。命
令復号論理８０は、命令バス２２およびｉｓｔａｌｌ＿Ｎ信号２３において「盗
聴(eavesdrop)」する。命令はローカルに登録され、ＥＸステージ中に復号され
て、コプロセッサ命令であるか否か、また、もし、そうであるならば、その場合
どのタイプであるかを判定する。命令がコプロセッサ命令である場合、ローカル
レジスタおよびデータを、命令により要求されるように読み出しまたは書き込み
を行うようにしてもよい。各コプロセッサには、１つの条件コードフラグＣｐＣ
ｏｎｄ＿Ｎが割り当てられ、ここでＮは、シーケンサに提供されるコプロセッサ
番号である。特定のコプロセッサによって生成されるｃＮｆｌａｇは、１ビット
レジスタを通って計時され、ライン３６を介してシーケンサにＣｐＣｏｎｄ＿Ｎ
として伝送される。

【００４２】 上述したように、本発明に係る現在の好ましいプロセッサは、実施されないい
くつかのＭＩＰＳ命令および追加されたいくつかの新たな命令に互換性のあるＭ
ＩＰＳ ＩＳＡである。現在の好ましい実施の形態において実施されないＭＩＰ
Ｓ命令は、ＭＦＨＩ、ＭＴＨＩ、ＭＦＬＯ、ＭＴＬＯ、ＭＵＬＴ、ＭＵＬＴＵ、
ＤＩＶ、ＤＩＶＵ、ＴＬＢＲ、ＴＬＢＷＩ、ＴＬＥＷＲおよびＴＬＢＰである。
乗算および除算ならびに乗算／除算レジスタＨＩおよびＬＯの移動は、Ｉ／Ｏ集
中アプリケーションに有意な性能上の利点をもたらすことはなく、重要な(non-t
rivial)エリアを占有し、基本的なクリティカルパスに何らかの影響を及ぼす。
ＴＬＢ命令は、現在の好ましい実施の形態がオンチップＴＬＢを含まないため実
施されない。

【００４３】 本発明によってＭＩＰＳ ＩＳＡに追加される新たな命令は、すべて、エンハ
ンスドコプロセッサ機能性、命令ＲＡＭのブートおよびコンテキストスイッチン
グに関連づけられる。特に、ＭＩＰＳ命令ＣＯＰｚ、ＬＷＣｚおよびＳＷＣｚは
、コプロセッサ４〜７のアドレス、すなわち、ｚ＝４、５、６および７を含める
ように拡張されている。ＭＩＰＳコプロセッサ演算全ても４個の追加コプロセッ
サを説明するように拡張されている。さらに、命令への移動および命令からの移
動のためのコプロセッサ一般レジスタアドレススペースは、３２から（２¹⁶−１
）に拡大されている。命令ＲＡＭをブートするために、命令ＬＷＩおよびＳＷＩ
が追加されている。上述したように、ＣＸＴＳ命令は、コンテキスト汎用レジス
タセットを切り換えるために追加されている。

【００４４】 ＣＯＰ４乃至ＣＯＰ７に割り当てられたオペコードは、Ｒ−２０００乃至Ｒ−
６０００ ＭＩＰＳプロセッサのいずれによっても未使用である。ＬＷＣ４乃至
ＬＷＣ７に割り当てられたオペコードは、Ｒ−２０００／Ｒ−３０００ ＭＩＰ
Ｓプロセッサによって未使用であるが、他の命令についてはＲ−４０００によっ
て使用される。新たな命令に割り当てられたオペコードのいくつかにより、Ｒ−
２０００プロセッサにおいて確保された命令（ＲＩ）トラップが得られている。
この理由および他のクリティカルパスの理由により、ＲＩトラップ信号が現在の
好ましい実施の形態から省略されている。

【００４５】 ＬＷＩ命令およびＳＷＩ命令は、ワードをＩＲＡＭにロードし、かつＩＲＡＭ
からのワードを格納するブートＲＯＭ（またはプレブートされたブートＲＡＭ）
とともに使用されるように設計される。

【００４６】 現在の好ましい実施の形態によれば、ＣＸＴＳ命令は、以下の表２に示す形式
を取る。

【００４７】

【表２】

【００４８】 ３２ビットＣＸＴＳ命令は、６個の先頭のゼロビット（ビット位置３１乃至２
６）と、整数０、１または２である（ビット位置２５および２４）２ビットコン
テキストコードＣｏｎ＿ｓｅｌと、１８個のゼロビット（ビット位置２３乃至６
）と、ＣＸＴＳ命令を表す６ビット（ビット位置５乃至０）と、を含む。先頭の
６個のゼロビットは、命令が「特殊」であることを示している。Ｃｏｎ＿ｓｅｌ
整数値は、表１にも示される。

【００４９】 ＡＸＩコンテキストは、新たなインタフェースである代替コンテキストインタ
フェース(Alternate Context Interface)（図３の６４）を介してアクセスされ
、これにより、現在使用中ではないコンテキストレジスタのロードを許可する。
代替コンテキストインタフェースは、いくつかの新たな命令信号（コプロセッサ
向けコマンドセットとして実施される）および割り込み方式により実施される。
コマンドセットは、一般に、読み出し信号（ａｘｉ＿ｒｄａｔａ）と、アドレス
信号（ａｘｉ＿ａｄｄｒ）と、書き込みデータ信号（ａｘｉ＿ｗｄａｔａ）と、
コンテキスト選択信号（ａｘｉ＿ｃｏｎ＿ｓｅｌ）と、コンテキストごとに異な
る書き込みイネーブル信号（ａｘｉ＿ｗｅｎ＿０，ａｘｉ＿ｗｅｎ＿１，ａｘｉ
＿ｗｅｎ＿２）と、を含む。

【００５０】 ＡＸＩインタフェースにおけるキー信号の波形を図６に示す。図６に示すよう
に、時間ｔ１において、２ビットのａｘｉ＿ｃｏｎ＿ｓｅｌ信号が０１から１０
に変化し、コンテキスト２へのアクセスを示している。コンテキスト２の１ビッ
トの書き込みイネーブル信号（ａｘｉ＿ｗｅｎ＿２）は高（ハイ）になり、次の
６クロックサイクル中に（ｔ２で終了）、６個のワードがａｘｉ＿ａｄｄｒ信号
により選択されたアドレス（複数も可）に書き込まれる。アドレス信号は、上記
の表１に示されるレジスタアドレスに対応する５ビット信号である。最初のワー
ド書き込み後、ａｘｉ＿ｒｄａｄａ信号は、ａｘｉ＿ａｄｄｒにより選択された
データを出力するが、１クロック分遅延される。なお、ＭＩＰＳアーキテクチャ
はパイプライン制御(pipelined)されるため、メインプロセッサがコンテキスト
の切り換えを許可される前に選択されたコンテキストにおけるすべてのレジスタ
書き込みを飛び越す(get beyond)ことは危険であることが理解されよう。一般に
、ＣＸＴＳ命令の前の２個の命令では、レジスタストアを試みるべきではない。

【００５１】 上述したように、本発明の代替コンテキストインタフェースは、外部コプロセ
ッサを必要とする。しかしながら、このインタフェースをどのように使用するか
についての要件は設定されない。管理転送についての詳細、どの割り込みが必要
とされるか等は、開発者に委ねられる。現在の好ましい実施の形態によれば、本
発明に係るプロセッサは、１５ビットのｉｎｔ＿ｒｅｑ信号をサポートするため
、１５個のハードウェア割り込みを実施することができる。

【００５２】 コンテキストスイッチングを改良したＲＩＳＣプロセッサについて図示および
説明してきた。本発明の特定の実施形態を説明してきたが、本発明がこれに限定
されることを意図するものではなく、本発明の範囲は、当該技術が許容する同等
の広いものであり、かつその明細書も同様に解釈されることを意図する。したが
って、３個のコンテキストの中で切り換える３セットの汎用レジスタを説明して
きたが、これより多いまたは少ないセットのレジスタを使用し得ることが理解さ
れよう。また、コンテキストを切り換えてコプロセッサを制御する所定のオペコ
ードを説明したきたが、同様の結果が得られる他のオペコードを使用してもよい
ことが理解されよう。さらに、汎用レジスタセットのアドレッシングおよびこれ
に対するデータアクセスを参照して特定の構成を開示してきたが、他の構成も同
じく使用可能であることが理解されよう。さらに、プロセッサを、特殊変形され
たＭＩＰＳアーキテクチャを有するＲＩＳＣプロセッサとして開示してきたが、
ＭＩＰＳアーキテクチャに対する異なる変形によっても本明細書に開示される同
一または同様の機能を達成することが可能であることが理解されよう。たとえば
、本発明により実施されないＭＩＰＳ命令のいくつかは、本発明の機能性を犠牲
にすることなく実施可能である。さらに、コンテキストスイッチングを有する複
数セットの汎用レジスタは、代替コンテキストインタフェースがなくても実施可
能であり、本発明の有利な点のいくつかを達成することもできる。また、コンテ
キスト切り換え中に切り換えない共通レジスタの数は、記載の４個より多くても
少なくてもよい。また、当業者には、代替コンテキストインタフェースをともな
ってもともなわなくても、複数セットの汎用レジスタによるコンテキスト切り換
えが、ＭＩＰＳ ＲＩＳＣプロセッサ以外のプロセッサにおいて実施可能である
ことも理解されよう。たとえば、本発明は、ＰｏｗｅｒＰＣ^TMプロセッサ等他の
ＲＩＳＣプロセッサのアーキテクチャ、またはＰｅｎｔｉｕｍ^TMプロセッサ等Ｃ
ＩＳＣプロセッサのアーキテクチャにおいてさえ実現可能である。したがって、
提示される発明には、請求されるその精神および範囲から逸脱することなく、さ
らに他の変形を加えても構わないことが当業者には理解されよう。

【図面の簡単な説明】

【図１】 ＭＩＰＳプロセッサにおける従来技術のパイプライン命令処理の図である。

【図２】 本発明に係るプロセッサの主要機能ブロックの概略ブロック図である。

【図３】 図２のＲＡＬＵの主要機能ブロックの概略ブロック図である。

【図４】 図２のシーケンサの主要機能ブロックの概略ブロック図である。

【図５】 図２のコプロセッサインターフェースの主要機能ブロックの概略ブロック図で
ある。

【図６】 本発明の代替のコンテキストインタフェースのキー信号の波形のタイミング図
である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 パーレラ，ユージン・エル アメリカ合衆国コネチカット州06468，モ ンロー，セトラーズ・ファーム・ロード 48 (72)発明者 マリアノ，リチャード アメリカ合衆国コネチカット州06801，ベ セル，コドフィッシュ・ヒル・ロード 140 Ｆターム(参考） 5B033 BE06 DD04 5B098 DD03 GA04 【要約の続き】 実施の形態によれば、３セットの汎用レジスタは、それ ぞれ２８個の３２ビットレジスタを含む。さらに、現在 の好ましい実施の形態によれば、任意のコンテキストで の使用のために、４個の３２ビットレジスタの単一セッ トが設けられる。共通レジスタのセットを用いて、２個 以上のコンテキストにより使用される情報を格納する。

Claims (24)

【特許請求の範囲】
1. 【請求項１】 プロセッサにおいて、 ａ）命令シーケンサと、 ｂ）前記命令シーケンサと関連づけられる命令ＲＡＭと、 ｃ）前記命令シーケンサが結合されるデータバスおよび命令バスと、 ｃ）前記データバスおよび前記命令バスに結合される演算論理装置と、 ｄ）前記演算論理装置と関連づけられる複数の汎用レジスタであって、少なくと
   も２セットとして配列される、前記複数の汎用レジスタと、 ｅ）前記命令シーケンサからの命令に応答して前記演算論理装置によりアクセス
   される、一度に１つ各セットを排他的に選択する手段と、 を備えるプロセッサ。
2. 【請求項２】 前記少なくとも２セットのレジスタは、それぞれ２８個のレ
   ジスタを含む、 請求項１記載のプロセッサ。
3. 【請求項３】 ｆ）前記少なくとも２セットのどちらが選択的かつ排他的に
   アクセスされるかにかかわらず、前記演算論理装置に常時アクセス可能な共有の
   汎用レジスタのセットをさらに備える、 請求項１記載のプロセッサ。
4. 【請求項４】 前記少なくとも２セットのレジスタは、３セットのレジスタ
   を含み、各レジスタのセットが３２−ｎ個のレジスタを含み、 前記共有の汎用レジスタのセットはｎ個のレジスタを含む、 請求項３記載のプロセッサ。
5. 【請求項５】 ｎ＝４である、請求項４記載のプロセッサ。
6. 【請求項６】 前記汎用レジスタはそれぞれ３２ビット幅である、請求項４
   記載のプロセッサ。
7. 【請求項７】 ｆ）少なくとも１個のコプロセッサを前記プロセッサに結合
   するコプロセッサインタフェース手段をさらに備える、 請求項１記載のプロセッサ。
8. 【請求項８】 ｇ）前記演算論理装置によりアクセスされない前記少なくと
   も２セットのレジスタの一方にアクセスするインタフェース手段をさらに備える
   、 請求項１記載のプロセッサ。
9. 【請求項９】 前記プロセッサはＲＩＳＣプロセッサであり、パイプライン
   において命令を実行する、 請求項１記載のプロセッサ。
10. 【請求項１０】 前記排他的に選択する手段は、選択されたセット以外のす
    べてのセットを命令してアドレッシング信号を無視する手段を含む、 請求項１記載のプロセッサ。
11. 【請求項１１】 前記排他的に選択する手段は、各セットのアドレッシング
    ポートを前記演算論理装置に結合および非結合にする手段を含む、 請求項１記載のプロセッサ。
12. 【請求項１２】 前記排他的に選択する手段は、各セットのデータポートを
    前記演算論理装置に結合および非結合にする手段を含む、 請求項１記載のプロセッサ。
13. 【請求項１３】 前記命令シーケンサからの前記命令は、３個の命令サイク
    ルにおいて実行される、 請求項１記載のプロセッサ。
14. 【請求項１４】 前記排他的に選択する手段は、各セットごとに別個の書き
    込みイネーブルラインを含む、 請求項１記載のプロセッサ。
15. 【請求項１５】 前記命令は、どのセットが排他的に選択されるかを示す埋
    め込みコードを含む、 請求項１記載のプロセッサ。
16. 【請求項１６】 前記埋め込みコードは２ビットコードである、 請求項１５記載のプロセッサ。
17. 【請求項１７】 前記命令は３２ビットであり、該３２ビットは前記２ビッ
    トコードを含み、第１の複数ビットは前記命令が特殊であることを示し、第２の
    複数ビットは前記命令が前記セットの１つを選択しようとすることを示す、 請求項１６記載のプロセッサ。
18. 【請求項１８】 プロセッサにおいて、 ａ）演算論理装置と、 ｂ）第１セットの汎用レジスタと、 ｃ）第２セットの汎用レジスタと、 ｄ）前記演算論理装置による使用のために、前記第１または第２セットの汎用レ
    ジスタの一方を選択する手段と、 を備えるプロセッサ。
19. 【請求項１９】前記各セットの汎用レジスタは、それぞれアドレスポートと
    データポートとを有し、 前記選択手段は、前記アドレスポートをイネーブルおよびディスエーブルにす
    る手段を含む、 請求項１８記載のプロセッサ。
20. 【請求項２０】 前記各セットの汎用レジスタは、それぞれアドレスポート
    およびデータポートを有し、 前記選択手段は、前記データポートを前記演算論理装置に結合および非結合に
    する手段を含む、 請求項１８記載のプロセッサ。
21. 【請求項２１】 前記選択手段はソフトウェアコマンドに応答する、 請求項１８記載のプロセッサ。
22. 【請求項２２】 ｅ）前記演算論理装置による使用のために選択されない前
    記第１または第２セットの他方にアクセスするインタフェース手段をさらに備え
    る、 請求項１８記載のプロセッサ。
23. 【請求項２３】 前記インタフェース手段は、前記演算論理装置による使用
    のために選択されない前記セットの汎用レジスタに対する読み出し、書き込みお
    よびアドレスアクセスを設ける、 請求項２２記載のプロセッサ。
24. 【請求項２４】 ｆ）前記インタフェース手段に結合され、前記演算論理装
    置による使用のために、選択されない前記セットの汎用レジスタにアクセスする
    コプロセッサ手段をさらに備える、 請求項２３記載のプロセッサ。