JPH03158928A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はたとえば第１の種類の演算命令に加えてこれと
は独立して実行可能な第２の種類の演算命令との２種類
の演算命令の実行が可能なデータ処理装置、たとえば整
数演算機構に加えて、浮動小数点演算機構を備えたデー
タ処理装置に関し、より詳しくは、２種類の演算命令の
一方、たとえば浮動小数点演算命令の実行に際して発生
した例外の処理を効率よく行い得るデータ処理装置に関
するものである。

［従来の技術］ 従来のデータ処理装置は命令を逐次的に実行するように
構成されているが、データ処理装置の高速化に伴い、命
令をパイプライン処理することにより性能を向上させた
データ処理装置が提案されるようになった。

そのような命令をパイプライン処理するデータ処理装置
としては例えば１１．Ｓ、Ｐ、Ｎａ　４．４０２，０４
２あるいは特開昭６３−１９３２３０号公報等に詳しく
開示されている。

更に、データ処理装置の処理性能を向上させるために２
種類の演算機能、即ち浮動小数点演算機能と整数演算機
能とを１つの半導体チップ上に実装し、整数演算命令と
浮動小数点演算命令とを並列実行するデータ処理装置が
提案されている。

このような整数演算と浮動小数点演算とを並列実行する
データ処理装置としては例えばｒＬｅｓｌｉｅＫｏｈｎ
　ａｎｄ　５ａｉ−Ｗａｉ　Ｆｕ、”＾１．０００，０
００　ＴｒａｎｓｉｓｔｏｒＭｉｃｒｏｐｒｏｃｅｓｓ
ｏｒ＋”　　１９８９　１ＳＳＣＣＤｉｇｅｓｔ　　ｏ
ｆ　　Ｐａｐｅｒｓｐｐ、５４−５５Ｊに詳しく開示さ
れている。

ところで、浮動小数点演算は整数演算に比してより長い
実行時間を要する。このため、整数演算器と浮動小数点
演算器とを並列動作させて整数演算命令と浮動小数点演
算命令とを同時に実行する場合、浮動小数点演算命令の
実行に際して発生した例外がどのようなタイミングで受
付けられるかが問題となる。即ち、浮動小数点演算と整
数演算との処理速度の差に起因して、浮動小数点演算命
令の実行に際して発生した例外が検出されるまでに、そ
の浮動小数点演算命令よりもプログラム上で後に記述さ
れているいくつかの整数演算命令の実行が終了する可能
性がある。このため、浮動小数点演算例外の受付を必ず
次の命令実行前に行うようにした場合には、浮動小数点
演算例外の発生を浮動小数点演算の実行の都度、チエツ
クする必要が生じてデータ処理装置の性能向上の障害と
なる。

このため従来、浮動小数点演算命令の例外の受付を次の
浮動小数点演算命令の実行直前まで遅延させたり、ある
いは外部割込みとして受付けるデータ処理装置が提案さ
れている。

そのような浮動小数点演算命令の例外の受付を次の浮動
小数点命令実行直前にするかあるいは外部割込みとして
受付けるかをモード切換えするように構成されたデータ
処理装置としては、例えばｒｉ４８６　ＭＩＣＲＯＰＲ
ＯＣ［！５ＳＯＲＩｎｔｅｌ　Ｃｏｒｐｏｒａｔｉｏｎ
　１９８９Ｊに詳しく開示されている。

［発明が解決しようとする課題］ しかし、例外が発生した後に多くの命令が実行され、そ
の後にその例外が検出されたのでは例外の原因を特定す
ることが困難になる。このため、次の命令実行前に受付
けることは性能向上のためには却って障害になるとして
も、浮動小数点演算例外が発生した場合にはそれをなる
べく早期に検出する方が例外処理上は好都合である。

逆に、浮動小数点演算命令の例外の受付を次の浮動小数
点演算命令の実行直前まで遅延させると、その間に多く
の整数演算命令、ジャンプ命令等が実行されるため、例
外を発生した浮動小数点演算命令のアドレスあるいは例
外の原因を特定することが困難になる。

従来のデータ処理装置としてのたとえばインテル社ＩＪ
ｉ４８６マイクロブロセソサでは、浮動小数点演算命令
の例外を外部割込みとして受付けることにより、例外発
生から例外検出までの遅延を小さくしているが、このた
めに浮動小数点演算の例外を外部に出力する信号ビンを
新たに必要とする問題がある。また、マイクロプロセッ
サ外部にその他の外部割込みと浮動小数点演算の例外発
生を示す信号を調停する制御回路も必要となる。

［課題を解決するための手段］ 本発明のデータ処理の第１の発明は、第１の演算命令と
しての整数演算命令を実行する第１の演算部としての整
数演算部と、整数演算部と並列に動作し第２の演算命令
としての浮動小数点演算命令を実行する第２の演算部と
しての浮動小数点演算部と、浮動小数点演算部で実行し
た命令で発生した浮動小数点演算トラップを受付けて例
外処理ハンドラを起動する実行制御部と、プロセッサ状
態語（ＰＳＷ）の中にあり、実行制御部が浮動小数点演
算トラップを命令の切目で受付けるか、次の浮動小数点
演算命令の実行直前で受付けるかを切換えるレジスタと
してのＰＥビットを有する。

また、第２の発明は、実行制御部の制御により浮動小数
点演算トラップを受付けて例外処理ハンドラを起動する
際にＰＥビットの値を切換えるように構成している。

また、第３の発明は、実行制御部の制御により浮動小数
点演算トラップを受付けて例外処理ハンドラが起動され
、この例外処理ハンドラから復帰する際にＦ［！ビット
の値を切換えるように構成している。

また、第４及び第５の発明は、第１のオペラン１ ２ ドと第２のオペランドとを対象として浮動小数点演算を
実行した際に浮動小数点演算トラップが発生した場合に
、実行制御部は各オペランドと例外検出の原因となった
演算結果、更に浮動小数点演算トラップを発生した浮動
小数点命令のアドレスと例外処理ハンドラからの戻り番
地等の情報を外部のメモリヘスドアするデータ入出力部
を備えている。

［作用］ 本発明のデータ処理の第１の発明では、整数演算命令が
整数演算部で実行され、浮動小数点演算命令が整数演算
部と並列に動作する浮動小数点演算部で実行され、プロ
セッサ状態語の中のＰＥビットの値により浮動小数点演
算トラップの受付はタイミングが切換え可能な実行制御
部が例外処理ハンドラの起動を制御する。そして、ＰＥ
ビットが”１″である場合は、整数演算部で実行中の命
令の切目で浮動小数点演算トラップが即座に受付けられ
る。

一方、ＦＢビットカぜ０″である場合は、浮動小数点演
算トラップが発生しても整数演算部での命令実行が継続
され、次の浮動小数点演算命令が浮動小数点演算部で実
行される直前で受付けられる。

また、本発明のデータ処理装置の第２の発明では、Ｆ［
！ビットが“１″である場合は、実行制御部の制御によ
り浮動小数点演算トラップがプログラム中の命令の切目
で受付けられ例外処理ハンドラが起動する際に、例外発
生時点のｐｓｗ値をスタックが退避され、更に例外処理
ベクトルの指定によりＰＥビットの値が“０″に切換え
られる。

本発明のデータ処理装置の第３の発明では、例外処理ハ
ンドラでは浮動小数点演算トラップの検出が浮動小数点
演算命令とウェイト命令の実行直前以外ではマスクした
状態で例外処理が行われるので、浮動小数点状態語の浮
動小数点演算トラップ発生状態がクリアされる。

また、例外処理ハンドラから復帰する際は、ハンドラ復
帰命令が実行されてスタックからフェッチＰＳＷ値がフ
ェッチされ、この値でＰＥビットの値が元の値に戻され
た上で元のプログラムへリターンする６ 本発明のデータ処理装置の第４．第５の発明では、第１
のオペランドと第２のオペランドとを対象として浮動小
数点演算が行われた際に浮動小数点演算トラップが発生
した場合に、実行制御部の制御により各オペランドと例
外検出の原因となった演算結果、更に浮動小数点演算ト
ラップを発生した浮動小数点命令のアドレスと浮動小数
点演算トラップを受付けた際に実行直前であった命令の
番地で例外処理ハンドラからもとのプログラムへの戻り
番地である次実行命令番地等の情報が外部のメモリヘス
ドアされ、例外処理ハンドラではこ［発明の実施例］ 以下、本発明をその実施例を示す図面を参照して詳述す
る。

（１）「本発明のデータ処理装置を用いたシステムの構
成」 第６図に本発明のデータ処理装置を用いたシステムの構
成例を示す。

この構成例では、本発明のデータ処理装置１００゜命令
キャッシュ１０６．　　データキャッシュ１０７及び１
０８、　　主メモリ１０９がアドレスバス１０１．　　
データバス１０２．　　命令バス１０３．　　メモリア
ドレスバス１０４゜メモリデータバス１０５で結合され
ている。

アドレスバス１０１は本発明のデータ処理装置１００か
ら出力されるアドレスを命令キャッシュ１０６とデータ
キャッシュ１０７．１０８とに入力する。命令バス１０
３は命令キャッシュ１０６から出力される命令コードを
本発明のデータ処理装置１００に転送する。

データバス１０２は本発明のデータ処理装置１００から
出力されるデータをデータキャッシュ１０７．１０８に
転送したり、データキャッシュ１０７．１０８から出５ ６ カされるデータを本発明のデータ処理装置１００に転送
したりする。メモリアドレスバス１０４は命令キャッシ
ュ１０６またはデータキャッシュ１０７．１０８から出
力されるアドレスを主メモリ１０９に転送する。メモリ
データバス１０５は主メモ１月０９と命令キャッシュ１
０６またはデータキャッシュ１０７．１０８間での命令
またはデータを転送する。

命令キャッシュ１０６及びデータキャッシュ１０７゜１
０８がミスした場合はそれぞれのキャッシュ１０６また
は１０７がメモリアドレスバス１０４とメモリデータバ
ス１０５とのバス権を調停して主メモリ１０９をアクセ
スする。

データキャッシュ１０７．１０８は本発明のデータ処理
装置１００の側では６４ビツトのバスに結合するために
２つのデツプが協調して動作する。各データの６４ビツ
トそれぞれの内の上位３２ビツトのデータをデータキャ
ッシュ１０７が、下位３２ビツトのデータをデータキャ
ッシュ１０Ｂが分担して受持つ。

以下、本発明のデータ処理装置ｆｆ１１００の命令体系
及び処理機構について最初に既述し、次に例外処理の方
法及びオペランドストア動作の詳細を説明する。

（２）「本発明のデータ処理装置の命令フォーマント」
本発明のデータ処理装置の命令は１６ビツト単位で可変
長となっており、奇数バイト長の命令はない。

本発明のデータ処理装置では高頻度に使用される命令を
短いフォーマットとするため、特に工夫された命令フォ
ーマット体系を有する。例えば、２オペランド命令に対
して、基本的に“４バイト＋拡張部”の構成を有して総
てのアドレッシングモードが利用可能な一般形フオーマ
ットと、高頻度の命令及びアドレッシングモードのみを
使用可能な短縮形フォーマットとの２つのフォーマント
を有する。

第９図から第１３図に示す本発明のデータ処理装置の命
令フォーマット中に現われる記号の意味は以下の通りで
ある。

：オペレーションコードが入る部分 Ｅａ：８ミニ８ビツト形のアドレッシングモードでオペ
ランドが指定される部分 ５ｈｏ６ビツトの短縮形のアドレッシングモードでオペ
ランドが指定される部分 Ｒｎニレジスタフアイル上のオペランドがレジスタ番号
で指定される部分 フォーマントは、第９図に示す如く、右側がＬＳＢ側で
且つ高いアドレスになっている。

アドレスＮとアドレスＮ＋１との２バイトを見ないと命
令フォーマ・７トが判別できないようになっているが、
これは、命令が必ず１６ビツト（ハーフワード）単位で
フヱソチ及びデコードされることを前提としているから
である。

本発明のデータ処理装置の命令ではいずれのフォーマッ
トの場合も、各オペランドのＩ！ａまたはｓｈの拡張部
は必ずそのＥａまたはｓｈの基本部を含む１６ビツト（
ハーフワード）の直後に置かれる。これは、命令により
暗黙に指定される即値データ及び命令の拡張部に優先す
る。従って、４バイト以上の命令では、Ｅａの拡張部に
より命令のオペレーションコードが分断される場合があ
る。

また、後述する如く、多段間接モードにより［ｉａの拡
張部に更に拡張部が付加される場合にも、次の命令オペ
コードよりもそちらの方が優先される。

例えば、第１ハーフワードにＥａｌを含み、第２ハーフ
ワードにＥａ２を含み、第３ハーフワードまである６バ
イト命令の場合を考える。Ｅａｌに多段間接モードを使
用したために通常の拡張部の他に多段間接モードの拡張
部も付加されるものとする。

この際、実際の命令ビットパターンは、命令の第１ハー
フワード（［Ｅａ　１の基本部を含む）、Ｅａｌの拡張
部、Ｅａｔの多段間接モード拡張部、命令の第２ハーフ
ワード（Ｅａ２の基本部を含む）、Ｅａ２の拡張部、命
令の第３ハーフワードの順となる。

（２，１）　ｒ短縮形２オペランド命令」第１０図は２
オペランド命令の短縮形フォーマットを示す模式図であ
る。

このフォーマットには、ソースオペランド側がメモリと
なる１、−ｆｏｒ＋ｎａｔとデスティネーションオペラ
ンド側がメモリとなるＳ−ｆｏｒｍａｔとがある。

Ｌ−ｆｏｒｍａｔでは、ｓｈはソースオペランドの指定
フ９ ０ イールド、Ｒｎはデスティネーションオペランドのレジ
スタの指定フィールド、ＲＲはｓｈのオペランドサイズ
の指定をそれぞれ表す。

レジスタ上に置かれたデスティネーションオペランドの
サイズは３２ビツトに固定されている。レジスタ側とメ
モリ側とのサイズが異なり、ソース側のサイズが小さい
場合に符号拡張が行なわれる。

Ｓ−ｆｏｒｍａｔではｓｈはデスティネーションオペラ
ンドの指定フィールド、Ｒｎはソースオペランドのレジ
スタ指定フィールド、ＲＲはｓｈのオペランドサイズの
指定をそれぞれ表す。

レジスタ上に置かれたソースオペランドのサイズは３２
ビツトに固定されている。レジスタ側とメモリ側とのサ
イズが異なり、ソース側のサイズが大きい場合に、溢れ
た部分の切捨てとオーバーフローチエツクとが行われる
。

（２，２）　ｒ−船形ｌオペランド命令」第１１図は１
オペランド命令の一船形フオーマツ）　（Ｇｌ−ｆｏｒ
＋ｗａｔ）を示す模式図である。

問はオペランドサイズの指定フィールドである。

一部のＧｌ−ｆｏｒｍａｔ命令では、Ｅａの拡張部以外
にも拡張部を有する。また、聞を使用しない場合もある
。

（２，３）　ｒ−船形２オペランド命令」第１２図は２
オペランド命令の一船形フオーマントを示す模式図であ
る。

このフォーマントに含まれるのは、８ビツトで指定され
る一船形アドレッシングモードのオペランドが最大２つ
存在する命令である。オペランドの総数自体は３つ以上
になる場合がある。

ＥａＭはデスティネーションオペランドの指定フィール
ド、朋はデスティネーションオペランドサイズの指定フ
ィールド、ＥａＲはソースオペランド指定フィールド、
Ｒ１？はソースオペランドサイズの指定フィールドをそ
れぞれ示している。

一部のＧ−ｆｏｒｗ＋ａｔ命令では、ＥａＭ及びＥａＲ
の拡張部以外にも拡張部を有する。

第１３図はショートブランチ命令のフォーマットを示す
模式図である。

ｃｃｃｃは分岐条件指定フィールド、ｄｉｓｐ：８はジ
ャンブ先との変位指定フィールドをそれぞれ示している
。

本発明のデータ処理装置では８ビツトで変位を指定する
場合には、ビットパターンでの指定値を２倍して変位値
とする。

（２，４）　ｒアドレッシングモード」本発明のデータ
処理装置の命令のアドレッシングモード指定方法には、
レジスタを含めて６ビツトで指定する短縮形と、８ビツ
トで指定する一般形とがある。

未定義のアドレッシングモードを指定した場合、あるい
は意味的に考えて明らかに不合理なアドレッシングモー
ドの組合わせが指定された場合には、未定義命令を実行
した場合と同じく予約命令例外が発生され、例外処理が
起動される。

これに該当するのは、デスティネーションが即値モード
である場合、アドレス計算を伴うべきアドレシングモー
ド指定フィールドで即値モードが使用された場合等であ
る。

第１４図から第２４図に示すフォーマットの模式図中で
使用されている記号の意味は以下の通りである。

Ｒｎ：　　レジスタ指定 （Ｓｈ）：　　６ビツトの短縮形アドレッシングモード
での指定方法 （Ｅａ）　：　　８　ヒツトの一般形アドレッシングモ
ードでの指定方法 フォーマットを示す模式図中で点線で囲まれた部分は拡
張部を示す。

（２，４，１）　ｒ基本アドレッシングモード」本発明
のデータ処理装置の命令では種々のアドレッシングモー
ドをサポートする。その内の本発明のデータ処理装置で
サポートする基本アドレッシングモードには、レジスタ
直接モード、レジスタ間接モード、レジスタ相対間接モ
ード、即値モード、絶対モード、ＰＣ相対間接モード、
スタックポツプモード及びスタックブツシュモードがあ
る。

レジスタ直接モードは、レジスタの内容をそのままオペ
ランドとする。フォーマントの模式図を第１４図に示す
。図中、Ｒｎは汎用レジスタまたはＦＰＵ３ ４ レジスタの番号を示す。

レジスタ間接モードは、汎用レジスタの内容をアドレス
とするメモリの内容をオペランドとする。

フォーマットの模式図を第１５図に示す。図中、Ｒｎは
汎用レジスタの番号を示す。

レジスタ相対間接モードは、ディスプレースメント値が
１６ビツトであるか３２ビツトであるかにより２種類に
分かれる。それぞれ、汎用レジスタの内容に１６ビソト
または３２ビツトのディスプレースメント値を加えた値
をアドレスとするメモリの内容をオペランドとする。フ
ォーマントの模式図を第１６図に示す。図中、Ｒｎは汎
用レジスタの番号を示す。ｄｉｓｐ：１６とｄｉｓｐ：
３２とは、それぞれ、１６ビツトのディスプレースメン
ト値、３２ビツトのディスプレースメント値を示す、デ
ィスプレースメント値は符号付きとして扱われる。

即値モードは、命令コード中で指定されるピッドパクン
をそのまま２進数と見なしてオペランドとする。フォー
マットの模式図を第１７図に示す。

図中、ｉｍｍ　　ｄａｔａは即値を示し、そのサイズは
オペランドサイズとして命令中で指定される。

絶対モードは、アドレス値が１６ビツトで示されるか３
２ビツトで示されるかにより２種類に分かれる。それぞ
れ命令コード中で指定される１６ビツトまたは３２ビツ
トのビットバタンをアドレスとしたメモリの内容をオペ
ランドとする。フォーマットの模式図を第１８図に示す
。図中、ａｂｓ：１６とａｂｓ：３２とはそれぞれ１６
ビツト、３２ビツトのアドレス値を示す。ａｂｓ：１６
でアドレスが示される場合は指定されたアドレス値を３
２ビツトに符号拡張する。

ＰＣ相対間接モードは、ディスプレースメント値が１６
ビツトか３２ビツトかにより２種類に分かれる。

それぞれプログラムカウンクの内容に１６ビソトまたは
３２ビツトのディスプレースメント値を加えた値をアド
レスとするメモリの内容をオペランドとする。フォーマ
ントの模式図を第１９図に示す。図中、ｄｉｓｐ　：　
１６とｄｉｓｐ　：　３２とはそれぞれ１６ビツトのデ
ィスプレースメント値、３２ビットのディスプレースメ
ント値を示す。ディスプレースメント値は符号付きとし
て扱われる。ＰＣ相対間接モードにおいて参照されるプ
ログラムカウンタの値は、そのオペランドを含む命令の
先頭アドレスである。多段間接アドレッシングモードに
おいてプログラムカウンタの値が参照される場合にも、
同様に命令先頭のアドレスがｐｃ相対の基準値として使
用される。

スタックポツプモードは、ＳＰ　（スタックポインタ）
の内容をアドレスとするメモリの内容をオペランドとす
る。オペランドアクセス後、ＳＰをオペランドサイズだ
けインクリメンＩ・する。例えば、３２ビツトデータを
扱う場合は、オペランドアクセス後にＳＰが＋４だけ更
新される。８．１６．６４ビツトのサイズのオペランド
に対するスタックポツプモードの指定も可能であり、そ
れぞれＳＰが＋１．＋２．＋８だけ更新される。フォー
マットの模式図を第２０図に示す。オペランドに対しス
タックポツプモードが意味を持たないものについては、
予約命令例外が発生される。予約命令例外となるのは具
体的には、ｗｒｉｔｅオペランド及びｒｅａｄ−ｍｏｄ
ｉｆｙ−ｗｒｉ　ｔｅオペランドに対するスタックポツ
プモード指定である。

スタックブツシュモードは、ＳＰの内容をオペランドサ
イズだけデクリメントした内容をアドレスとするメモリ
の内容をオペランドとする。スタックブツシュモードで
はオペランドアクセス前にＳＰがデクリメントされる。

例えば、３２ビツトデータを扱う場合は、オペランドア
クセス前にＳＰが−４だけ更新される。８．１６．６４
ビツトのサイズのオペランドに対するスタックブツシュ
モードの指定も可能であり、それぞれＳＰが−１，−２
，−８だけ更新される。

フォーマツＩ・の模式図を第２１図に示す。オペランド
に対してスタックブツシュモードが意味を持たないもの
に対しては、予約命令例外が発生される予約命令例外と
なるのは具体的には、ｒｅａｄオペランド及びｒｅａｄ
−ｍｏｄｉｆｙ−ｉ１ｒｉｔｅオペランドに対すスタッ
クブツシュモード指定である。

（２，４，２）　ｒ多段間接アドレッシングモード」複
雑なアドレッシングも、ｗ本釣には加算と間接参照の組
み合わせに分解することができる。従って、加算と間接
参照のオペレーションとをアドレッシングのプリミティ
ブとして与えておき、そ７ ８ れを任意に組合わせることが出来れば、いかに複雑なア
ドレッシングモードをも実現することが出来る。本発明
のデータ処理装置の命令の多段間接アドレッシングモー
ドはこのような考え方に立脚したアドレッシングモード
である。複雑なアドレッシングモードは、モジュール間
のデータ参照及び＾■言語の処理系に特に有用である。

多段間接アトレンジングモードを指定する際、基本アド
レッシングモード指定フィールドでは、レジスタベース
多段間接モード、ＰＣベース多段間接モード及び絶対ベ
ース多段間接モードの３種類の指定方法の内のいずれか
１つを指定する。

レジスタベース多段間接モードは、汎用レジスタの値を
拡張する多段間接アドレッシングのベース値とするアド
レッシングモードである。フォーマットの模式図を第２
２図に示す。図中、Ｒｎは汎用レジスタの番号を示す。

ＰＣベース多段間接モードは、プログラムカウンタの値
を拡張する多段間接アドレッシングのベース値とするア
ドレッシングモードである。フォーマントの模式図を第
２３図に示す。

絶対ベース多段間接モードは、ゼロを拡張する多段間接
アドレッシングのベース値とするアドレッシングモード
である。フォーマットの模式図を第２４図に示す。

拡張される多段間接モード指定フィールドは、１６ビツ
トを単位としており、これが任意回反復される。１段の
多段間接モードにより、ディスプレースメントの加算、
インデクスレジスタのスケーリング（ｘ　１　＋　×２
　＋　　×４　＋　　×８）と加算、メモリの間接参照
が行われる。多段間接モードのフォーマントの模式図を
第２５図に示す。図中の各フィールドは以下に示す意味
を有する。

Ｅ＝０：多段間接モード継続 Ｅ・１　ニアドレス計算終了 ｔｍｐ　＝＝＞　ａｄｄｒｅｓｓ　　ｏｆ　ｏｐｅｒａ
ｎｄ■・０　：メモリ間接参照なし ｔａｐ　＋　ｄｉｓｐ　＋　ＲＸ　＊　５ｃａｌｅ　＝
＝＞　ｔｍｐ■・１　：メモリ間接参照あり ｍｅｍ［ｔｍｐ＋ｄｉｓｐ十Ｒｘ＊５ｃａｌｅ］＝＝＞
　　ｔｍｐ Ｍ＝ｏ：＜ｐ×〉をインデクスとして使用Ｈ＝１＝特殊
なインデクス ＜Ｒｘ＞＝　０　　インデクス値を加算しない（Ｒｘ＝
Ｏ） ＜Ｒｘ＞＝　１　　プログラムカウンタをインデクス値
として使用 （Ｒｘ＝ＰＣ） ＜Ｒｘ＞＝２〜　　ｒｅｓｅｒｖｅｄ Ｄ−０：多段間接モード中の４ビツトのフィールドｄ４
の値を４倍してディスプレースメント値とし、これを加
算する。ｄ４は符号付きとして扱い、オペランドのサ イズとは関係なく必ず４倍して使用す る Ｄ・１　：多段間接モードの拡張部で指定されたｄｉｓ
ｐｘ　（１６／３２ビツト）をディスプレースメント値
とし、これを加算する。

拡張部のサイズはｄ４フィールドで指定する ｄ４＝ｏｏｏ１　　ｄｉｓｐｘは１６ビツトｄ４＝ｏ０
１０　　ｄｉｓｐｘは３２ビットｘＸ：インデクスのス
ケール（ｓｃａｌｅ　＝　１／２／４７８） プログラムカウンタに対してＸ２．Ｘ４．Ｘ８のスケー
リングを行なった場合には、その段の処理終了後の中間
値（Ｌｍｐ）として不定値が入る。

この多段間接モードによって得られる実効アドレスは予
測できない値となるが、例外は発生しない。プログラム
カウンタに対するスケーリングの指定は行なってはいけ
ない。

多段間接モードによる命令フォーマントのバリエーショ
ンを第２６図及び第２７図の模式図に示す。

第２６図は多段間接モードが継続するか終了するかのバ
リエーションを示す。第２７図はディスプレースメント
のサイズのバリエーションを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少な１ ２ いとしても、コンパイラとしては必ず正しいコードを発
生できなければならないからである。このため、フォー
マット上では任意の段数を可能としている。

（２，５）　　ｒ浮動小数点演算命令」本発明のデータ
処理装置の整数演算命令はたとえば、特開平１−９２８
４０号公報に詳細な開示がなされている。

一方、本発明のデータ処理装置の整数演算命令は第８図
に示す如くであり、米国ＩＥＥＥ規格にて定めれている
倍精度形式と単精度形式との浮動小数点に関してそれぞ
れの演算を実行する命令が備えられている。

なお、本発明のデータ処理装置により実行される浮動小
数点演算の詳細な内容については、八ＮＳＩ／ＩＥＥＥ
　Ｓｔｄ　７５４−１９８５．　”ＩＥＥＢ　５ｔａｎ
ｄｅｒｄ　ｆｏｒ　Ｂｉｎａｒｙ（３）「本発明のデー
タ処理装置の機能ブロックの構成」 第４図は本発明のデータ処理装置の一構成例を示すブロ
ック図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令入力部１１０．　　命令フェッチ部１１１゜命
令デコード部１１２．第１マイクロＲＯＭ部１１３゜第
２マイクロＲＯＭ部１１４．　　オペランドアドレス計
算部１１５．　　ＰＣ計算部１１６．　　整数演算部１
１７．　　浮動小数点演算部１１８．　　アドレス入出
力部１１９．　　オペランドアクセス部１２０．　　デ
ータ入出力部１２１に分かれる。

アドレス入出力部１１９をアドレスバス１０１に結合し
、データ入出力部１２１をデータバス１０２に結合し、
命令入力部１１０を命令バス１０３に結合することによ
り前述の第６図に示すシステム構成をとることができる
。

（３，１）　ｒ命令入力部」 命令入力部１１０は外部の命令バス１０３から３２ビツ
トごとに命令コードを本発明にデータ処理装置へ入力す
る。

命令キャッシュ１０６のアクセス方法には、１つのアド
レスに対して３２ビツトの命令コードをアクセスする標
準アクセスモードと１つのアドレスに対して４回連続で
３２ビツトの命令コードをアクセスするクワッドアクセ
スモードとがあり、いずれの場合も命令入力部１１０は
入力した命令コードを命令フェッチ部１１１へ出力する
。

（３，２）　ｒ命令フェッチ部」 命令フェッチ部１１１には命令アドレスのアドレス変換
機構、内蔵命令キャッシュ、命令用ＴＬＢ。

命令キューとそれらの制御部がある。

命令フェッチ部１１１は、次にフェッチすべき命令の論
理アドレスを物理アドレスに変換し、内蔵命令キャッシ
ュから命令コードをフェッチし、命令デコード部１１２
へ出力する。内蔵命令キャッシュがミスした場合には、
アドレス入出力部１１９へ物理アドレスを出力して外部
への命令アクセスを要求し、命令入力部１１０を通じて
入力された命令コードを内蔵命令キャッシュに登録する
。

次にフェッチすべき命令の論理アドレスは命令キューに
入力すべき命令の論理アドレスとして専用のカウンタで
計算される。ジャンプが生じた場合には、新たな命令の
論理アドレスがオペランドアドレス計算部１１５．　　
ＰＣ計算部１１６あるいは整数演算部１１７から転送さ
れてくる。

命令用ＴＬＢがミスした場合のページングによるアドレ
ス変換及び命令用ＴＬＢ更新も命令フェッチ部１１１の
内部の制御回路により行われる。

また、本発明のデータ処理装置がパスウォッチモードで
ある場合は、アドレス入出力部１１９を通じて入力され
た物理アドレスがヒントする内蔵命令キャッシュのエン
トリを無効化する。

（３，３）　ｒ命令デコード部」 命令デコード部１１２では基本的に１６ビツト　（ハー
フワード）単位に命令コードをデコードする。

このブロックには第１ハーフワードに含まれるオペレー
ジジンコードをデコードするＦＨＷデコーダ１第２及び
第３ハーフワードに含まれるオペレーションコードをデ
コードするＮＦＨＷデコーダ、ア５ ６ ドレソシングモードをデコードするアドレッシングモー
ドデコーダが含まれる。

更に、ＦＨＷデコーダ及びＮＦＨ−デコーダの出力を更
にデコードしてマイクロＲＯＭのエントリアドレスを計
算する第２デコーダ、条件分岐命令の分岐予測を行う分
岐予測機構、オペランドアドレス計算の際のパイプライ
ンコンフリクトをチエツクするアドレス計算コンフリク
トチエツク機構も含まれる。

命令デコード部１１２は命令フェッチ部１１１から出力
された命令コードをｌクロックにつきθ〜６バイトデコ
ードする。デコード結果の内の、整数演算部１１７での
演算に関する情報が第１マイクロＲＯＭ部１１３へ、浮
動小数点演算部１１８での演算に関する情報が第２マイ
クロＲＯ？１部１１４へ、オペランドアドレス計算に関
係する情報がオペランドアドレス計算部１１５へ、ｐｃ
計算に関係する情報がｐｃ計算部１１６へそれぞれ出力
される。

（３，４）　ｒ第１マイクロＲＯＭ部」第１マイクロＲ
ＯＭ部１１３には整数演算部１１７の制御を行う種々の
マイクロプログラムルーチンが格納されているマイクロ
ＲＯＭ、　　マイクロシーケンサ、マイクロ命令デコー
ダ等どが含まれる。

マイクロ命令はマイクロＲＯＭから１クロツクに１度読
出される。マイクロシーケンサは命令実行に関するマイ
クロプログラム実行のためのシーケンス処理の他に、例
外９割込、トラップ（この３つ併せてＥＩＴと総称する
）の受付けと各［！ＩＴに対応するマイクロプログラム
のシーケンス処理も行う。

第１マイクロＲＯＭ部１１３へは命令コードに依存しな
い外部割込みや整数演算実行結果によるマイクロプログ
ラムの分岐条件も入力される。

マイクロデコーダの出力は主に整数演算部１１７に対し
て出力されるが、ジャンプ命令の実行時及び例外受付時
には一部の情報を他の機能ブロックへも出力する。

（３，５）　ｒ大２マイクロＲＯＭ部」第２マイクロＲ
ＯＭ部１１４には浮動小数点演算部１１８の制御を行う
種々のマイクロプログラムルーヂンが格納されているマ
イクロＲＯＭ、　　マイクロシーケンサ、マイクロ命令
デコーダ等が含まれる。

マイクロ命令はマイクロＲＯＭから１クロツクに１度読
出される。マイクロシーケンサはマイクロプログラムで
示されるシーケンス処理の他に、浮動小数点演算に関係
する例外の処理も行い、マスクされていない浮動小数点
例外が検出された場合には第１マイクロＲＯＭ部１１３
へ例外処理を要求する。第２マイクロＲＯＭ部１１４の
マイクロシーケンサは第１マイクロＲＯＭ部１１３のマ
イクロシーケンサと並列に動作し、整数演算部１１７と
並列に浮動小数点演算部１１Ｂを制御する。

第２マイクロＲＯＭ部１１３には浮動小数点演算実行結
果によるフラッグ情報も入力される。

マイクロデコーダの出力は主に浮動小数点演算部１１８
に対して出力されるが、浮動小数点演算に関係する例外
の検出等の一部の情報は他の機能ブロックへも出力され
る。

（３，６）　ｒオペランドアドレス計算部」オペランド
アドレス計算部１１５は、命令デコード部１１２のアド
レスデコーダ等から出力されたオペランドアドレス計算
に関係する情報によりハードワイヤード制御される。こ
のブロックではメモリ間接アドレシングのためのメモリ
アクセス以外のオペランドのアドレス計算とジャンプ命
令のジャンプ先アドレスの計算とが行われる。

オペランドアドレスの計算結果は整数演算部１１７へ出
力される。オペランドアドレス計算終了段階での先行ジ
ャンプ処理では、ジャンプ先アドレスの計算結果が命令
フェッチ部１１１とｐｃ計算部とへ出力される。

即値オペランドは整数演算部１１７及び浮動小数点演算
部１１８へ出力される。アドレス計算に必要な汎用レジ
スタ及びプログラムカウンタの値は整数演算部１１７あ
るいはｐｃ計算部１１６から入力される。

（３，７）　　ｒＰＣ計算部」 ｐｃ計算部１１６は命令デコード部１１２から出力され
るＰＣ計算に関係する情報でハードワイヤードに制御さ
れ、命令のｐｃ値を計算する。

９ ０ 本発明のデータ処理装置の命令は前述の如く、可変長命
令であり、命令をデコードしてみないとその命令の長さ
が判らない。ｐｃ計算部１１６は、命令デコード部１１
２から出力される命令長をデコード中の命令のｐｃ値に
加算することにより次の命令のｐｃ値を計算する。

ｐｃ計算部１１６の計算結果は各命令のｐｃ値として命
令のデコード結果とともに出力される。

命令デコードステージでの先行ブランチ処理では、命令
デコード部１１から出力されるブランチ幅をｐｃ値に加
算することによりブランチ先命令のアドレスが計算され
る。

また、ＰＣ計算部１１６にはサブルーチンへのジャンプ
命令の実行時にスタックにブツシュしておいたサブルー
チンからの戻り先ＰＣ値のコピーを保持するＰＣスタッ
クが用意されている。ＰＣ計算部１１６は、サブルーチ
ンからのリターン命令に対してはＰＣスタックから戻光
ＰＣを読出すことにより、プリリターン先命令のアドレ
スを生成する処理も行う。

（３，８）　ｒ整数演算部」 整数演算部１１７は第１マイクロＲＯＭ部１１３のマイ
クロＲＯＭに格納されたマイクロプログラムにより制御
され、各整数演算命令の機能を実現するために必要な演
算を整数演算部１１７の内部にあるレジスタファイルと
演算器とを使用して実行する。

レジスタファイルには汎用レジスタ及び作業用レジスタ
が含まれる。また、整数演算部１１７には整数演算の結
果により変化するフラッグ及び外部割込みのマスクレベ
ル、デバッグ環境を定めるビット等含むプロセッサ状態
語（ＰＳＷ）が含まれる。

命令の演算対象となるオペランドがアドレスあるいは即
値である場合は、オペランドアドレス計算部１１５から
即値あるいは計算されたアドレスが入力される。また、
命令の演算対象となるオペランドがメモリ上のデータで
ある場合は、アドレス計算部１１５で計算されたアドレ
スがオペランドアクセス部１２０へ出力され、内蔵デー
タキャッシュあるいは外部からフェッチしたオペランド
が整数演算部１１７へ入力される。

演算に際して、内蔵データキャッシュ、外部のデータキ
ャッシュ１０７．１０８あるいは主メモＩＪ１０９をリ
ードする必要がある場合は、整数演算部１１７はマイク
ロプログラムの指示によりオペランドアクセス部１２０
ヘアドレスを出力して目的のデータをフェッチする。

演算結果を内蔵データキャツシュ５外部のデータキャッ
シュ１０７．１０８あるいは主メモリ１０９ヘスドアす
る必要がある場合は、整数演算部１１７はマイクロプロ
グラムの指示によりオペランドアクセス部１２０ヘアド
レスとデータとを出力する。この際、ｐｃ計算部１１６
からはそのストア動作を行った命令のＰＣ値がオペラン
ドアクセス部１２０へ出力される。

外部割込み１例外の処理等が行われて新たな命令アドレ
スを整数演算部１１７が得た場合は、整数演算部１１７
はこれを命令フェッチ部１１１　とｐｃ計算部１１６と
へ出力する。

（３，９）　ｒ浮動小数点演算部」 浮動小数点演算部１１Ｂは第２マイクロＲＯＭ部１１４
のマイクロＲＯＭに格納されたマイクロプログラムによ
り制御され、各浮動小数点演算命令の機能を実現するた
めに必要な演算を浮動小数点演算部１１Ｂの内部にある
レジスタファイルと演算器とを使用して実行する。

また浮動小数点演算部１１８には浮動小数点演算の丸め
処理方法及び浮動小数点演算例外の検出許可をモード設
定する浮動小数点演算モード制御レジスタＦＭＣと、浮
動小数点演算結果に対するフラグ及び浮動小数点演算例
外の発生状態を示すステータスビットからなる浮動小数
点演算状態語ＦＳＷとが備えられている。

命令の演算対象となるオペランドが即値である場合は、
オペランドアドレス計算部１１５から浮動小数点演算部
１１８へ即値が入力される。また、命令の演算対象とな
るオペランドがメモリ上のデータである場合は、アドレ
ス計算部１１５で計算されたアドレスがオペランドアク
セス部１２０へ出力され、内蔵データキャッシュあるい
は外部からフェッチされたオペランドが浮動小数点演算
部１１８へ入力される。

３ ４ オペランドを内蔵データキャッシュ、外部のデータキャ
ッシュ１０７．１０８あるいは主メモリ１０９ヘスドア
する必要がある場合は、浮動小数点演算部１１８はマイ
クロプログラムの指示によりオペランドアクセス部１２
０へデータを出力する。ストア動作では浮動小数点演算
部１１８と整数演算部１１７とがｔａ調して動作し、オ
ペランドアクセス部１２０に対して整数演算部１１７か
らオペランドのアドレスが出力され、浮動小数点演算部
１１８からオペランドが出力される。この際、ＰＣ計算
部１１６からはそのストア動作を行った命令のＰＣ値が
オペランドアクセス部１２０へ出力される。

（３，１０）　ｒオペランドアクセス部」オペランドア
クセス部１２０にはオペランドアドレスのアドレス変換
機構、内蔵データキャッシュ。

データ用ＴＬＢ、　　ストアバッファとそれらの制御部
とがある。

データのロード動作に際しては、オペランドアクセス部
１２０はオペランドアドレス計算部１１５あるいは整数
演算部１１７から出力されたロードすべきデータの論理
アドレスを物理アドレスに変換し、内蔵データキャッシ
ュからデータをフェッチし、整数演算部１１７あるいは
浮動小数点演算部１１８へ出力する。内蔵データキャッ
シュがミスした場合には、オペランドアクセス部１２０
はアドレス入出力部１１９へ物理アドレスを出力し、外
部へのデータアクセスを要求し、データ入出力部１２２
を通じて入力されたデータを内蔵データキャッシュに登
録する。

データのストア動作に際しては、オペランドアクセス部
１２０は整数演算部１１７から出力されたストアすべき
データの論理アドレスを物理アドレスに変換し、整数演
算部１１７あるいは浮動小数点演算部１１８から出力さ
れたデータを内蔵データキャッシュにストアすると共に
、ストアバッファを通じてアドレス入出力部１１９へ物
理アドレスを出力し、データ入出力部１２２を通じてデ
ータを外部へ出力する。ストアバッファではストアずべ
きデータとそのアドレス、更にそのストア動作を行った
命令のアドレスとが１組にして管理される。スト６ アバソファでのストア動作は先入れ先だし制御方式で管
理される。

データ用ＴＬＢがミスした場合のベージングによるアド
レス変換及びデータ用ＴＬＢ更新もオペランドアクセス
部１２０の内部の制御回路により行われる。また、メモ
リアクセスアドレスがメモリにマツプされたｌ１０ｗ４
域に入るか否かのチエツクも行われる。

また、本発明のデータ処理装置がバスウォッチモードで
ある場合は、オペランドアクセス部１２０はアドレス入
出力部１１９を通じて入力された物理アドレスがヒント
する内蔵データキャッシュのエントリを無効化する。

（３，１１）　ｒアドレス入出力部」 アドレス入出力部１１９は命令フェッチ部１１１　とオ
ペランドアクセス部１２０とから出力されたアドレスを
本発明のデータ処理装置１００の外部へ出力する。

アドレスの出力は本発明のデータ処理装置１００で定め
られたバスプロトコルに従って実行される。

バスプロトコルの制御はアドレス入出力部１１９内にあ
る外部バス制御回路で行われる。外部バス制御ではペー
ジ不在例外及びバスアクセス例外。

外部割込みの受付けも行う。

また、本発明のデータ処理装置１００以外の外部デバイ
スがバスマスクになっており、本発明のデータ処理装置
１００がパスウォッチモードである場合には、アドレス
入出力部１１９は外部デバイスがデータライトサイクル
を実行した際にアドレスバス１０１上へ出力されたアド
レスを取込んで命令フェッチ部１１１　とオペランドア
クセス部１２０とへ転送する。

（３，１２）　ｒデータ入出力部」 データ入出力部１２１はオペランドのロード動作に際し
ては、データバス１０２からデータを取込みオペランド
アクセス部１２０へ転送する。オペランドのストア動作
に際しては、オペランドアクセス部１２０から出力され
たオペランドをデータバス１０２へ出力する。

データキャッシュ１０７．１０８のアクセス方法には、
７ ８ １つのアドレスに対して６４ビツトのデータをアクセス
する標準アクセスモードと１つのアドレスに対して４回
連続で６４ビツトのデータをアクセスするクワッドアク
セスモードとがあり、いずれの場合もデータ入出力部１
２１はオペランドアクセス部１２０と外部のメモリとの
間で遣取りするデータを（４）「パイプライン処理」 本発明のデータ処理装置１００は各種のバッファ記憶と
、命令バス１０３．　　データバス１０２を使用したメ
モリの効率的アクセスにより命令をパイプライン処理し
て高性能に動作する。

ここでは、本発明のデータ処理装置１００のパイプライ
ン処理方法について説明する。

（４，１）　ｒパイプライン機構」 本発明のデータ処理装置１００のパイプライン処理機構
は第５図に模式的に示すように構成されている。

命令のブリフェッチ牽行う命令フェッチステージ（ＩＦ
ステージ）３１．　　命令のデコードを行うデコードス
テージ（Ｄステージ）３２．　　オペランドのアドレス
計算を行うオペランドアドレス計算ステージ（Ａステー
ジ）３３．　　マイクロＲＯＭアクセス（特にＲステー
ジ３７と称す）とオペランドのブリフェッチ（特にＯＦ
ステージ３８と称す）を行うオペランドフェッチステー
ジ（Ｆステージ）３４．　　命令の実行を行う実行ステ
ージ（Ｅステージ）３５．　　メモリオペランドのスト
アを行うストアステージ（Ｓステージ）３６の６段構成
でパイプライン処理を実行する。

Ｓステージ３６には３段のストアバッファがある。

各ステージは他のステージとは独立に動作し、理論上は
６つのステージが完全に独立動作する。

Ｓステージ３６以外の各ステージは１回の処理を最小１
クロツクで行うことができる。Ｓステージ３６は１回の
オペランドストア処理を最小２クロックで行うことがで
きる。従ってメモリオペランドのストア処理がない場合
、理想的には１クロツクごとに次々とパイプライン処理
が進行する。

本発明のデータ処理装置にはメモリーメモリ間演算ある
いはメモリ間接アドレッシング等のような１回の基本パ
イプライン処理のみでは処理出来ない命令があるが、こ
れらの処理に対してもなるべく均衡したパイプライン処
理が行えるように構成されている。

複数のメモリオペランドを有する命令に対しては、メモ
リオペランドの数に基づいてデコード段階で複数のパイ
プライン処理単位（ステップコード）に分解してパイプ
ライン処理が行われる。

ＩＦステージ３１からＤステージ３２へ渡される情報は
命令コードそのものである。

Ｄステージ３２からＡステージ３３へ渡される情報は、
命令で指定された演算に関するコード（Ｄコード４１と
称す）と、オペランドのアドレス計算に関係するコード
（Ａコード４２と称す）と処理中命令のプログラムカウ
ンタ値（ＰＣ）との３つである。

Ａステージ３３からＦステージ３４に渡される情報は、
マイクロプログラムルーチンのエントリ番地及びマイク
ロプログラムへのパラメータ等を含むＲコード４３と、
オペランドのアドレスとアクセス方法指示情報等を含む
Ｆコード４４と、処理中命令のプログラムカウンタ値（
ＰＣ）との３つである。

Ｆステージ３４からＥステージ３５へ渡される情報は、
演算制御情報とリテラル等を含むＥコード４５と、オペ
ランド及びオペレータアドレス等を含むＳコード（４６
ａ、　４６ｂ）と、処理中命令のプログラムカウンタ値
（ＰＣ）との３つである。

１ ２ Ｓコード４６ａ、　４６ｂはアドレス４６ａ　とデータ
４６ｂとからなる。

Ｅステージ３５からＳステージ３６へ渡される情報は、
ストアすべき演算結果であるＷコード４７ａ、　４７ｂ
と、その演算結果を出力した命令のプログラムカウンタ
値（ＰＣ）との２つである。

Ｗコード４７ａ、　４７ｂはアドレス４７ａ　とデータ
４７ｂとからなる。

Ｅステージ３５以前のステージで検出されたＢＩＴはそ
のコードがＥステージ３５に到達するまでＢＩＴ処理を
起動しない。Ｅステージ３５で処理されている命令のみ
が実行段階の命令であり、ＩＰステージ３１−Ｆステー
ジ３４で処理されている命令は未だ実行段階に至ってい
ないからである。従ってＥステージ３５以前で検出され
たＢＩＴは検出されたことがステップコード中に記録さ
れて次のステージに伝えられるのみである。

Ｓステージ３６で検出されたＢＩＴはＥステージ３５で
処理中命令の実行が完了した時点またはその命令の処理
がキャンセルされた時点で受付けられ、Ｅステージ３５
に戻って処理される。

（４，２）　ｒ各パイプラインステージの処理」各パイ
プラインステージへの入出カステンプコードには第４図
に示したように便宜上名称が付与されている。またステ
ップコードには、オペレーションコードに関する処理を
行ってマイクロＲＯＭのエントリ番地やＥステージ３５
に対するパラメータ等になる系列と、Ｅステージ３５の
処理対象のオペランドになる系列との２系列がある。

また、Ｄステージ３２からＳステージ３６までの間では
処理中命令のプログラムカウンタ値が受渡される。

（４，２，１）　ｒ命令フェッチステージ」命令フェッ
チステージ（ＩＰステージ）３１で命令フェッチ部１１
１が動作する。

命令フェッチ部１１１は内蔵命令キャッシュあるいは外
部から命令をフェッチして命令キューに入力し、Ｄステ
ージ３２に対して２〜６バイト単位に命令コードを出力
する。命令キューの入力は整置された４バイト単位で行
われる。

命令フェッチ部１１１が標準アクセスモードで外部から
命令をフェッチする場合は整置された４バイトにつき最
小２クロンクを要する。

クワッドアクセスモードでは１６バイトにつき最小５ク
ロツクを要する。

内蔵命令キャッシュがヒントした場合は整置された８バ
イトにつき１クロツクでフェッチ可能である。

命令キューの出力単位は２バイトごとに可変であり、１
クロツクの間に最大６バイトまで出力できる。またジャ
ンプの直後には命令キューをバイパスして命令基本部２
バイトを直接命令デコーダに転送することもできる。

命令の論理アドレスの物理アドレスへの変換。

内蔵命令キャッシュや命令用ＴＬＢの制御、ブリフェッ
チ先命令アドレスの管理あるいは命令キューの制御もＩ
Ｆステージ３１で行われる。

（４，２，２）　ｒ命令デコードステージ」命令デコー
ドステージ（Ｄステージ）３２はＩＦステージ３１から
人力された命令コードをデコードす命令コードのデコー
ドは、命令デコード部１１２のＦＨＷデコーダ、　ＮＦ
ＨＷデコーダ、アドレッシングモードデコーダを使用し
て１クロツクに１度行なわれ、１回のデコード処理でＯ
〜６バイトの命令コードが消費される（リターンサブル
ーチン命令の復帰先アドレスを含むステップコードの出
力処理等では命令コードは消費されない）。

１回のデコードでＡステージ３３に対してアドレス計算
情報であるＡコード４２とオペコードの中間デコード結
果であるＤコード４１とが出力される。

Ｄステージ３２では各命令のＰＣ計算部１１６の制御命
令キューからの命令コード出力処理も行われる。

Ｄステージ３２ではブランチ命令あるいはサブルーチン
からのリターン命令に対して先行ジャンプ処理が行われ
る。先行ジャンプを行った無条件ブランチ命令に対して
はＤコード４１及びＡコード４２は出力されず、Ｄステ
ージ３２において命令の処理を終了する。

（４，２，３）　ｒオペランドアドレス計算ステージ」
５ ６ オペランドアドレス計算ステージ（Ａステージ）３３の
処理は大きく２つに分かれる。

１つは命令デコード部１１２の第２デコーダを使用して
オペレーションコードの後段デコードを行う処理で、他
方はオペランドアドレス計算部５４でオペランドアドレ
スの計算を行う処理である。

オペレーションコードの後段デコード処理はＤコード４
１を入力とし、レジスタ、メモリの書込み予約及びマイ
クロプログラムルーチンのエントリ番地とマイクロプロ
グラムに対するパラメータ等を含むＲコード４３を出力
する。

なお、レジスタあるいはメモリの書込み予約は、アドレ
ス計算で参照したレジスタあるいはメモリの内容がバイ
ブライン上を先行する命令で書換えられていた場合に、
誤ったアドレス計算が行われることを防ぐためのもので
ある。

オペランドアドレス計算処理はＡコード４２を入力とし
、Ａコード４２に従ってオペランドアドレス計算部５４
でオペランドのアドレス計算を行い、その計算結果がＦ
コード４４として出力される。

またジャンプ命令に対してはジャンプ先アドレスの計算
が行われて先行ジャンプ処理が実行される。この際、ア
ドレス計算に伴うレジスタの読出し時に書込み予約のチ
エツクも行われ、先行命令がレジスタあるいはメモリに
対する書込み処理を終了していないために予約があるこ
とが指示されていれば、先行命令がＥステージ３５で書
込み処理を終了するまで待機状態になる。

Ａステージ３３ではＤステージ３２で先行ジャンプを行
わなかったジャンプ命令に対して先行ジャンプ処理が行
われる。

絶対値アドレスへのジャンプあるいはレジスタ間接アド
レッシングのジャンプ等に対してはＡステージ３３で先
行ジャンプが行われる。先行ジャンプを行った無条件ジ
ャンプ命令に対してはＲコード４３及びＦコード４４は
出力されず、Ａステージ３３において命令の処理を終了
する。

（４，２，４）　ｒマイクロＲＯＭアクセスステージ」
オペランドフェッチステージ（Ｆステージ）３４の処理
も大きく２つに分かれる。

１つはマイクロＲＯＭのアクセス処理であり、特にＲス
テージ３７と称す。他方はオペランドプリフェッチ処理
であり、特にＯＦステージ３８と称す。

Ｒステージ３７とＯＦステージ３８とは必ずしも同時に
動作するわけではなく、データキャッシュのミス及びヒ
ント、データＴＬＢのミス及びヒツト等に依存して動作
タイミングが異なる。

Ｒステージ３７の処理であるマイクロＲＯＭアクセス処
理は、Ｒコード４３に対して次のＥステージ３５での実
行に使用する実行制御コードであるＥコード４５を作り
出すためのマイクロＲＯＭアクセスとマイクロ命令デコ
ード処理である。

１つのＲコードに対する処理が２つ以上のマイクロプロ
グラムステップに分解される場合、第１マイクロＲＯＭ
部１１３及び第２マイクロＲＯＭ部１１４がＥステージ
３５で使用され、次のＲコード４３がマイクロＲＯＭア
クセス待ちになる場合がある。

Ｒコード４３に対するマイクロＲＯＭアクセスが行われ
るのはＥステージ３５でのマイクロＲＯＭアクセスが行
われない場合である。

本発明のデータ処理装置１００では多くの整数演算命令
が１マイクロプログラムステノブで行われ、多くの浮動
小数点演算命令が２マイクロプログラムステツプで行わ
れるため、実際にはＲコード４３に対するマイクロＲＯ
Ｍアクセスが次々と行われる頻度が高い。

（４，２，５）　ｒオペランドフェッチステージ」オペ
ランドフェッチステージ（ＯＦステージ）３８はＦステ
ージ３４で行う上記の２つの処理の内のオペランドプリ
フェッチ処理を行う。

オペランドフェッチステージ３８ではＦコード４４の論
理アドレスをデータＴＬＢで物理アドレスに変換し、そ
の物理アドレスで内蔵データ４−ヤソシュをアクセスし
てオペランドをフェッチし、そのオペランドとＦコード
４４として転送されてきたその論理アドレスとを組合わ
せてＳコード４６ａ、　４６ｂとして出力する。

１つのＦコード４４では８バイト境界をクロスしてもよ
いが、８バイト以下のオペランドフェッチを指定する。

９ ０ Ｆコード４４にはオペランドのアクセスを行うか否かの
指定も含まれており、Ａステージ３３で計算されたオペ
ランドアドレス自体あるいは即値をＥステージ３５へ転
送する場合にはオペランドプリフェッチは行わず、Ｆコ
ード４４の内容をＳコード４６ａ。

４６ｂとして転送する。

プリフェッヂしようとするオペランドとＥステージ３５
が書込み処理を行おうとするオペランドとが一致する場
合は、オペランドプリフェッチは内蔵データキャッシュ
からは行われず、バイパスして行なわれる。

オペランドストアステージ３６の動作はオペランドアク
セス部１２０で行われ、データＴＬＢあるいは内蔵デー
タキャッシュがミスした場合のアドレス変換処理及び内
蔵データキャッシュの入換え処理も行う。

（４，２，６）　ｒ実行ステージ」 実行ステージ（Ｅステージ）３５はＥコード４５及びＳ
コード４６ａ、　４６ｂを入力として動作する。

このＥステージ３５が命令を実行するステージであり、
Ｆステージ３４以前のステージで行われた処理は総てＥ
ステージ３５のための前処理である。

Ｅステージ３５でジャンプが実行されたりあるいはＢＩ
Ｔ処理が起動されたりした場合は、ＩＦステージ３１〜
Ｆステージ３４まででの処理はすべて無効化される。

Ｅステージ３５はマイクロプログラムにより制御され、
Ｒコード４５に示されたマイクロプログラムルーチンの
エントリ番地からの一連のマイクロ命令を実行すること
により命令を実行する。

Ｅコード４５には整数演算部１１７を制御するコード（
特にＥｌコードと称す）と浮動小数点演算部１１８を制
御するコード（特にＵＰコードと称す）とがある。Ｅｌ
コードとＥＦコードとは独立に出力可能であり、この際
Ｅステージ３５では整数演算部１１７と浮動小数点演算
部１１８とが並列に動作する。

例えば浮動小数点演算部１１Ｂでメモリオペランドを有
さない浮動小数点命令を実行する場合はこの動作は整数
演算命令１７の動作と並行して実行される。

整数演算でも浮動小数点演算でもマイクロ間Ｈの読出し
とマイクロ命令の実行とはパイプライン化されて行われ
る。従って、マイクロプログラムで分岐が発生した場合
は１マイクロステツプの空きができる。

Ｅステージ３５ではＡステージ３３で行ったレジスタあ
るいはメモリに対する書込み予約をオペランドの書込み
の後に解除する。

各種の割込は命令の切目でＥステージ３５に直接受付け
られ、マイクロプログラムにより必要な処理が実行され
る。その他の各種１！ＩＴの処理もＥステージ３５でマ
イクロプログラムにより行われる。

演算の結果をメモリにストアする必要がある場合は、Ｅ
ステージ３５はＳステージ３６へＷコード４７ａ。

４７ｂとストア処理を行う命令のプログラムカウンタ値
とを出力する。

（４，２，７）　ｒオペランドストアステージ」オペラ
ンドストアステージ３６はＷコードの論理アドレス４７
ａをデータＴＬＢで物理アドレスに変換し、そのアドレ
スでＷコードのデータ４７ｂを内蔵データキャッシュに
ストアする。同時にＷコード４７ａ、　４７ｂとプログ
ラムカウンタ値とをストアバッファに入力し、データＴ
ＬＢから出力された物理アドレスを用いて外部のメモリ
へＷコードのデータ４７ｂをストアする処理を行う。

オペランドストアステージ３６の動作はオペランドアク
セス部１２０で行われ、データＴＬＢあるいは内蔵デー
タキャッシュがミスした際のアドレス変換処理及び内蔵
データキャッシュの入換え処理も行う。

オペランドのストア処理でＢＩＴを検出した場合はスト
アバッファにＷコード４７ａ、　４７ｂとプログラムカ
ウンタ値とを保持したままでＥステージ３５にＢＩＴを
通知する。

（４，３）　ｒ各パイプラインステージの状態制御」パ
イプラインの各ステージは入力ランチと出力ランチを有
し、他のステージとは独立に動作することを基本とする
。

各ステージは１つ前に行った処理が終了し、その処理結
果を出力ランチから次のステージの入力３ ４ ラッチへ転送し、自分のステージの入力ランチに次の処
理に必要な入力信号の総てがそろえば次の処理を開始す
る。

つまり、各ステージは１つ前段のステージから出力され
てくる次の処理に対する入力信号の総てが有効になり、
その時点の処理結果を後段のステージの入力ラッチへ転
送し、出力ランチが空になると次の処理を開始する。

各ステージが動作を開始する直前のタイミングで入力信
号が総てそろっている必要がある。入力信号がそろって
いなければ、そのステージは待機状態（入力待ち）にな
る。

出力ランチから次のステージの入力ラッチへの転送を行
われる際は次のステージの入力ラッチが空き状態になっ
ている必要があり、次のステージの入力ラッチが空きで
ない場合もパイプラインステージは待機状態（出力待ち
）になる。

また、キャッシュあるいはＴＬＢがミスしたり、パイプ
ラインで処理中の命令間にデータ干渉が生じると、１つ
のステージの処理に複数クロック必要となってパイプラ
イン処理が遅延する。

（５ンｒＰｓＷ、　ＦＭＣ，ＦＳＷの構成」（５，１）
ｐｓｗ（プロセッサ状態語）の構成第２図は本発明のデ
ータ処理装置の整数演算部１１７に備えられているプロ
セッサ状態語（ＰＳＷ）の構成を示す模式図である。

図中、２０は５Ｍビットであり、リング０で割込み処理
用スタックポインタを使用中であるかリング０用スタツ
クポインタを使用中であるかを示す。

２１はＲＮＧビット（２ビツト）であり、プログラムが
実行されているリングの番号を示す。

２２はへＴビット（２ビツト）であり、アドレス変換と
メモリ保護のモードとを示している。ＡＴ＝００はアド
レス変換なしでメモリ保護なしを、ＡＴ＝１０はアドレ
ス変換なしでメモリ保護ありを、ＡＴ＝０１ハアドレス
変換ありをそれぞれ示す。

２３はＰＥビットであり、浮動小数点演算トラップの起
動モードを示す。ＦＥ・１である場合には、マスクされ
ていない浮動小数点演算トラップは任意の命令の切目で
発生する。ＦＥ・０である場合には、マスクされていな
い浮動小数点演算トラップはその浮動小数点演算トラン
プを起こした浮動小数点演算命令の次の浮動小数点演算
命令または本発明のデータ処理装置Ｉ００を割込み待ち
状態にする縁ＡＩＴ命令の実行直前まで発生を遅延させ
られる。

２４はＤＢビットであり、デバッグ環境を示す。ＤＢ−
１である場合には、デバッグ環境がオンで、デバッグ条
件が成立すればセルフデバッグトランプが起動される。

ＤＢ＝Ｏである場合には、デバッグがオフでデバッグ条
件が成立してもセルフデバッグトラップは起動されない
。

２５はＩＭＡＳＫビット（４ビツト）であり、外部割込
みのマスクレベルを示す。ＩＭＡ５Ｋ　２５で示された
マスクレベルより優先度の高い外部割込みが本発明のデ
ータ処理装置１００に入力された場合に割込み処理が起
動される。

２６はＰＲＮＧビット（２ビツト）であり、現在のリン
グを呼出したリングのリング番号を示す。

２７はＦＬＡＧ　（６ビツト）であり、整数演算に関す
るフラグを示す。

なお、ＰＳｕはリセット時にはオールゼロにクリア 了される。ＬＤＣ命令とＳＴＣ命令とでＰＳＷの内容を
読出すこと及び指定した内容を書込むことが可能である
。

（５．２）　ｒ浮動小数点演算モード制御レジスタ（Ｆ
ＭＣ）の構成」 第２９図は本発明のデータ処理装置の浮動小数点演算部
１１Ｂに備えられている浮動小数点演算モード制御レジ
スタ（ＦＭＣ）の構成を示す模式図である。

図中、２ビツトのＲＮＤ　５０は米国ＩＥＥＥ規格にて
定められている浮動小数点演算の丸めモードを示す。

ＲＮＤ＝ＯＯである場合は近傍に丸め、ＲＮＤ・０１で
ある場合はゼロ方向に丸め、ＲＮＤ＝１０である場合は
正の無限大方向に丸め、ＲＮＤ・１１である場合は負の
無限大方向に丸めることを指定する。

ＥｒＴＲＱＥ　５１は米国ＩＥＥＥ規格で定める浮動小
数点演算トラップの許可を示す。対応するビットが１で
ある場合はその浮動小数点演算トラップはマスクされず
、対応するビットが０である場合はその浮動小数点演算
トラップはマスクされる。

ＥＴＴＲＱＥ　５１中（］ＯＰＥは不正演算に、ＯＶＦ
Ｅは浮動小数点オーバーフローに、ＩＩＮＰＥはアンダ
ーフローに、ＤＺＥは浮動小数点ゼロ除算に、ＩＮＥＸ
Ｉ！は不正確にそれぞれ対応する。

ＦＭＣはＬＤＣ命令とＳＴＣ命令とでその内容を読出す
こと及び指定した内容を書込むこと可能である。

なお、本発明のデータ処理袋Ｗ１００の浮動小数点演算
の丸めモード及び浮動小数点演算トラップの内容の詳細
については例えば八ＮＳＩ／ＩＩ！ＥＥ　ｓｔａ　７５
４１９８５、“ＩＥＥＥ　Ｓｔａｎｄｅｒｄ　ｆｏｒ　
Ｂｉｎａｒｙ　Ｆｌｏａｔｉｎｇ−ＰｏｉｎｔＡｒｉ　
Ｌｈｍｅｔｉｃ″に記載されている。

（５．３）　ｒＦｓＷ（浮動小数点演算状態語）の構成
」第３０図は本発明のデータ処理装置の浮動小数点演算
部１１Ｂに備えられている浮動小数点演算状態語（ＦＳ
Ｗ）の構成を示す模式図である。

図中、Ｂ１＾Ｓ　５２は浮動小数点演算がオーバーフロ
ーあるいはアンダーフローした際に、スタックに退避さ
れる例外データがバイアスされているか否かを示す。

ＥＳＴ　５３は直前の浮動小数点演算命令実行時に発生
した浮動小数点演算トラップを示す。

ＥＳＴ　５３中のｌ０ＰＩは不正演算に、１ＯＰ２は浮
動小数点数を整数に変換する際のオーバフローに、ｏｖ
ｐは浮動小数点オーバーフローに、υＮＦはアンダーフ
ローに、ＤＺは浮動小数点ゼロ除算に、ＩＮＥＷは不正
確にそれぞれ対応する。

ＣＮＤ　５４は浮動小数点演算実行結果のフラグである
。ＣＮ口５４中のＮは結果が負である場合にセットされ
、Ｚは結果がゼロである場合にセントされ、ｌは結果が
無限大である場合にセットされ、ＮＡＮは結果が非数で
ある場合にそれぞれセントされる。

＾ＳＴ　５５は浮動小数点演算命令実行時に発生した浮
動小数点トラップを蓄積して格納したものである。＾Ｓ
Ｔ　５５中のｌ０ＰＡは不正演算に、０ＶＦＡは浮動小
数点オーバーフローに、ＬＩＮＦＡはアンダーフローに
、ＤＺ＾は浮動小数点ゼロ除算に、ＩＭＥＸ＾は不正確
にそれぞれ対応する。

なお、ＦＳ−はＬＤＣ命令とＳＴＣ命令とでその内容を
読出すこと及び指定した内容を書込むことが可能である
。

（６）「外部アクセス動作」 （６，１）ｒ入出力信号線」 第７図は本発明のデータ処理装置１００の入出力信号を
示す模式図である。

本発明のデータ処理装置１００は、電源Ｖｃｃと接地Ｇ
ＮＤ、　　６４本のデータビンと３２本のアドレスピン
と３２本の命令ピン及び入力クロックＣＬＫの他に様々
な制御信号を入出力する。

命令アクセスの場合もデータアクセスの場合も、アドレ
スピンへは物理アドレスが出力される。

ＣＬＫは外部人力クロックであり、本発明のデータ処理
装置１００の動作クロックと同一周波数のクロックであ
る。

データアドレスストローブＤＡＳＩＩ　（ｌよ負論理を
表す）はアドレスピンに出力されたデータアドレスが有
効であることを示す。

リードライトＲ／ＩＩＩはデータビンでのバスサイクル
が入力であるか出力であるかを区別する。

データストローブＤＳＩは本発明のデータ処理装置１０
０がデータ入力準備を完了したことまたは本発明のデー
タ処理装置１ｉｆ１００からデータが出力され１ ７ま たことを示す。

ＤＣＩＩは本発明のデータ処理装置１００にデータアク
セスサイクルを終了してもよいことを通知する信号であ
る。

ＢＡＴ（０：２）は第２８図に示す様に、アドレスピン
とデータビンとの値の意味を示す。

命令アドレスストローブＩＡＳＩはアドレスピンに出力
された命令アドレスが有効であることを示す。

命令ストローブｌ５ＩＩは本発明のデータ処理装置１０
０が命令入力準備を完了したことを示す。

Ｉｃｅは本発明のデータ処理装置１００に命令アクセス
サイクルを終了してもよいことを通知する信号である。

ホールドリクエスト１ｌＲｔ！０１は本発明のデータ処
理袋Ｎ１００にバス権を要求する信号であり、ＨＡＣＫ
Ｉは本発明のデータ処理装置１００がホールドリクエス
トＨＲＥＯＩを受付けてバス権を他のデバイスに渡した
ことを示す信号である。

ＩＲＥＯ（０：２）は外部割込み要求信号である。

ＩＡＣＫＩは本発明のデータ処理装置１００が外部割込
みを受付け、割込みベクトルアクセスサイクルを行って
いることを示す信号である。

（６，２）　ｒ外部デバイスのアクセス」本発明のデー
タ処理装置１００を用いた第６図に示したシステムの例
では、本発明のデータ処理装置！１００とデータキャッ
シュ１０７．１０８とがデータビンに接続するデータバ
ス１０２．　　アドレスピンに接続するアドレスバス１
０１ノ他、ＢＡＴ（０：２）、　ＤＡＳＩ。

Ｒ／Ｗｌ、　ＤＳＩＩ、　ＤＣＩＩでも接続されている
。

本発明のデータ処理装置１００と命令キャッシュ１１と
は命令ピンに接続する命令バス１ｏ３．　　アドレスバ
ス１０１の他、ＢＡＴ（０：２）、　ＩＡＳ＃、　１ｓ
１１．　ＩＣ０Ｔ！も接続されている。

ＣＬＫハシステム全体に供給されシステムの基本タイミ
ングを決定するクロックである。

標準アクセスモードでのバスアクセスに際しては、デー
タバス１０２を用いたデータアクセスと命令バス１０３
を用いた命令アクセスとをそれぞれ十分高速な外部のメ
モリに対して外部入力クロックＣＬＫの２サイクルに１
度の速度で行う。

クワッドアクセスモードでのバスアクセスに際しては、
データバス１０２を用いたデータアクセスと命令バス１
０３を用いた命令アクセスとをそれぞれ十分高速な外部
のメモリに対して外部入力クロフクＣＬＫの５サイクル
に４度の速度で行う。

アドレスバス１０１はデータキャッシュ１０７．１０８
のアクセスと命令キャッシュ１０６のアクセスとの両方
に利用される。

（７）「本発明のデータ処理装置の例外処理機能」（７
，１）　ｒ本発明のデータ処理装置で検出されるＥＩＴ
の種類」 本発明のデータ処理装置１００で発生するＢＩＴには、
命令に依存しないＢＩＴとして、アクセスした論理アド
レスに対応するデータ及び命令が主メモリ１０９上にな
くページフォールトが発生した場合に検出されるページ
不在例外、論理アドレスを物理アドレスに変換中に発生
するエラ−１メモリ保護違反及びＴ１０領域に関する不
当なアクセスが生じた場合に発生するアドレス変換例外
、命令またはオペランドアクセスにおいて一定時間以内
にバスからの応答がなくメモリアクセスが実行されなか
った場合に発生するバスアクセス例外がある。

また、命令に依存して発生するＥＩＴとして、ジャンプ
命令のジャヤンブ先アドレスが奇数であった場合に発生
する奇数アドレスジャシブトラップ割当てられていない
命令及びアドレッシングモードのビットパターンを実行
しようとした場合に発生する予約命令例外、整数演算で
０除算を行なった場合に発生するゼロ除算トラップ、浮
動小数点命令を実行した際にマスクされていない例外を
検出した場合に発生する浮動小数点演算トラップ。

ＴＲＡＰＡ命令により発生する無条件トラップ、　ＴＲ
ＡＰ／ｃｃ命令により発生する条件トラップがある。

その他、命令のアドレスがブレイクポイントにヒントし
た場合あるいはシングルステツブモードで命令を実行し
た場合に発生するセルフデバッグトラップ、更には外部
からのハードウェア信号により発生する外部割込み、イ
ンサーキット・エミュレータ用のハードウェア割込みで
あるデバッガ−割込みがある。

５ ６ （７，２）　ｒＥＩＴ処理ハンドラを起動する時の動作
」本発明のデータ処理袋Ｗ１００ではＥＩＴを検出する
と、以下の手順に従うマイクロプログラムが実行され、
ＢＩＴ処理ハンドラが起動される。

まず、検出したＥＩＴに応じたベクトル番号が本発明の
データ処理袋Ｗ１００内部で生成される。

次に、メモリ空間上にあり、それぞれのＥＩＴに対する
処理ハンドラの先頭アドレスとＢＩＴのベクトルとがペ
アにして記憶されているＢＩＴベクトルテーブルがアク
セスされる。

ＥＩＴベクトルテーブルの各エントリは８バイトで構成
されており、ＥＩＴ処理ハンドラに処理が移る前に本発
明のデータ処理装置１００のプロセンサステータスワー
ド（ＰＳＷ）を更新するためのデータが含まれている。

次に、Ｅ１↑処理ハンドラから復帰した後に元の命令列
に戻るための戻り先命令の論理アドレスであるＮＥＸＴ
ＰＣ，ＥＩＴを起動する前のＰＳＷ、　　及び検出した
ＢＩＴの番号等の検出したＢＩＴに関する各種の情報で
あるＢＩＴＩＮＦがスタックに退避される。

更に必要であれば、ＢＩＴを検出した命令の論理アドレ
ス等の情報もスタックに退避される。

これらの処理により生成されるスタックフレームはＢＩ
Ｔの種類に依存しており、第３図に示す如き５種類のフ
ォーマントに分かれる 次に、読込まれたＢＩＴベクトルテーブルエントリに基
づいてＰＳＷが更新される。この際、Ｐ舗にｒｅｓσｒ
ｖｅｄの値がセントされようとするとシステムエラーと
なる。このＰＳＷの更新により、メモリ保護情報となる
リング番号の更新、アドレス変換の有無の切換え、デバ
ッグ環境の切り換え１割込みマスクレベルの切換え、浮
動小数点演算トラップ受付モードの切換えを行うこと可
能になる。

次に、ＥＩＴテーブルのエントリからフェッチされたＰ
Ｃ値へのジャンプが行われ、ＥｒＴ処理ハンドラが起動
する。多重にＥＩＴが検出されており、未処理のＢＩＴ
が抑止されていない場合はＢＩＴ処理ハンドラの先頭命
令を実行する以前にその未処理のＥＴＴに対するＢＴＴ
処理ハンドラを起動するための処理が行われる。

（７，３）　　ｒＥＩＴ処理ハンドラから元の命令列へ
の復帰動作」 ＥＴＴ処理ハンドラによる各ＢＩＴに対応する処理が終
了した後、ＢＩＴ処理ハンドラで最後に実行されるＲＥ
ＩＴ命令では以下のような処理を行うマイクロプログラ
ムが実行されて元の命令列に復帰する処理を行う。

まず、スタックからＢＩＴが検出された時点のｐｓｗ値
とＢＩＴＩＮＦとが読込まれる。続いてスタックから戻
光命令の論理アドレスが読込まれる。

更に、ＢＩＴＩＮＦ中のフォーマット情報により追加情
報の有無が判定され、追加情報があればスタックからそ
れが読込まれる。追加情報は第１図に示した５つのフォ
ーマットに依存してそれぞれ異なる。

次に、スタックから読込まれたＥＩＴが検出された時点
のｐｓｗ値に従ってＰＳ−の全フィールドが［７発生前
の値に復帰される。

フォーマット５のＢＩＴから復帰する際は、ＢＩＴを発
生したストアバッファによるライトサイクルの再実行を
ＲＥＩＴ命令の実行中に行なう場合がある。

この場合、ライトサイクルの再実行に必要な論理アドレ
ス及びストアデータとしては、スタック上の追加情報の
中にある５ＴＡＤＤＲ，５ＴＤＡＴＡＨ，５ＴＤＡＴＡ
Ｌが使用される。

次に、スタックから読込まれた戻り先命令の論理アドレ
スへのジャンプが実行され、元の命令列に復帰する。

（７，４）　ｒＥＩＴスタックフレームの詳細」ＥＩＴ
の検出に伴ってスタックに退避され、ＢＩＴ処理ハンド
ラへのパラメータとなる情報であるＢＩＴスタックフレ
ームは、ＢＩＴの処理に依存して第３図に示す５つのフ
ォーマントに分かれる。

フォーマット番号０のフォーマントは、予約命令例外と
外部割込みの際に形成されるスタックフレームのフォー
マントである。

フォーマント番号２のフォーマントは、セルフデバッグ
トラップ、奇数アドレスジャンプトラップ、ゼロ除算ト
ラップ、条件トラップ、無条件トラップの際に形成され
るスタックフレームのフォ９ ０ −マソトである。

フォーマット番号３のフォーマットは、デバッガ−割込
みの際に形成されるスタックフレームのフォーマットで
ある。

フォーマント番号４のフォーマントは、浮動小数点演算
トラップの際に形成されるスタックフレームのフォーマ
ントである。

フォーマント番号５のフォーマントは、ページ不在例外
、アドレス変換例外、バスアクセス例外の際に形成され
るスタックのフォーマットである。

第３図において、ＰＳＷ　１０はＥＩＴが検出された時
点の本発明のデータ処理装置１００のｐｓ−値、ＥＩＴ
ＩＮＦｌｌはＥＩＴフレームのスタックフォーマット及
びＥＩＴ番号とＢＩＴのタイプからなる［ＢＩＴに関す
る制御情報、　Ｎｌ！ＸＴＰＣ１２はＲ［！ＴＴ命令で
ＢＩＴ処理ハンドラから戻った後に実行する命令の論理
アドレス、　ＥＸＰＣ１３はＥＩＴの検出時にＥステー
ジ３５で実行していた命令の論理アドレス、　ｌ０ＩＮ
ＦＯ１４ａ、　ｌ０ＩＮＰＩ　１５ａ１０１ＮＰｎ　１
６ａはストアバッファで未処理のデータに関するメモリ
アクセスのための情報、　５ＴＰＣＯ１４ｂ。

５ＴＰＣＩ　１５ｂ、　５ＴＰＣｎ　１６ｂはストアバ
ッファで未処理のデータに関するストア動作を行った命
令の論理アドレス、　５ＴＡＤＤＲＯ１４ｃ、　５ＴＡ
ＤＤＲＩ　１５ｃ、　５ＴＡＤＤＲｎ１６ｃばストアバ
ッファで未処理のデータのストア先論理アドレス、　５
ＤＡＴＡＯＨ１４ｄ、　　５ＴＤＡＴＡＩＩ＋　１５ｄ
。

５ＴＤＡＴＡｎＨ１６ｄはストアバッファで未処理のデ
ータの上位４バイト、　５ＤＡＴＡＯ１，１４ｅ、　　
５ＴＤＡＴＡＩＬ　１５ｅＳＴＤＡＴＡｎＬ　１６ｅは
ストアバッファで未処理のデータの下位４バイト、　Ｂ
ＩＴＤＡＴＡ）Ｉ　１７ａは浮動小数点演算で例外検出
の原因となったデータの上位４バイト。

ＥＩＴＤＡＴＡＬ　１７ｂは浮動小数点演算で例外検出
の原因となったデータの下位４バイト５ＲＣＨ１７ｃは
浮動小数点演算で例外検出の原因となった演算の第１オ
ペランドの上位４バイト、　５ＲＣＬ　１７ｄは浮動小
数点演算で例外検出の原因となった演、算の第１オペラ
ンドの下位４バイト＋　ＤＢＳＴＨ１７ｅは浮動小数点
演算で例外検出の原因となった演算の第２オペランドの
上位４バイト、　ＤＩ！ＳＴＬ　１７ｆは浮動小数点演
算で例外検出の原因となった演算の第２オペランドの下
位４バイトＳＰ１１ＢはＢＩＴ検出時点の割込み処理用
スタックボインクである。

以上のように本発明のデータ処理装置では、ＥＴＴに応
じて豊富な情報を含むスタックフレームを形成し、必要
な情報をＢＩＴ処理ハンドラに渡す。特にフォーマント
番号４のフォーマントでは、例外を発生した命令のアド
レス及び例外を発生した演算の２つのソースオペランド
と、例外原因となった演算結果とをすべてスタックに退
避するので、例外処理ハンドラで例外原因の解析及びそ
の対応処理を行うために必要な情報が純分に得られる。

本発明のデータ処理装置の各ＢＩＴのＢＩＴヘクトル番
号、　　ＢＩＴの名称、　　ＢＩＴのタイプ、　　ＥＩ
Ｔスタックフォーマットを第３１図の模式図に示す。

３ ４ （７，５）　ｒＥＩＴ処理ハンドラの動作例」第１図は
ｐｓｗのＦＥビット２３が“１″であり、ユーザプログ
ラムの整数演算命令Ｂの実行中に、命令Ｂより以前に実
行が開始された浮動小数点演算命令Ａでマスクされてい
ない浮動小数点演算トラップが検出され、浮動小数点演
算命令Ｂの終了時点で整数演算命令Ａに対する浮動小数
点演算トラップが起動されてＢＩＴ処理ハンドラで例外
処理を行う場合のプログラムの流れの例を示す模式図で
ある。

第１図においてＢＩＴ処理ハンドラが起動する際の処理
手順を第３２図のフローチャートに、ＥＩＴ処理ハンド
ラからユーザプログラムへ戻る際の処理手順を第３３図
のフローチャートにそれぞれ示す。

まず、整数演算命令Ａの実行に際して、マスクされてい
ない浮動小数点演算トラップ（Ｆ［！Ｔ）であるアンダ
フローが発生し、これが浮動小数点演算命令Ｂの終了時
点で検出される（ステップ３１）。

次に、ＢＩＴ検出時点のＰＳＷが作業用レジスタに退避
され、またＰＳ−のＲＮＧ　２１が００″にセントされ
る（ステップＳ２）。

次に、ＥＩＴのベクトル番号２９がデータ処理装置内で
生成され、このＥＩＴベクトル番号２９に対応するＥＩ
ＴテーブルエントリからＥＩＴに対するＥＩＴベクトル
とＥＦＴハンドラの先頭番地とがフェッチされ、−旦作
業用レジスタにストアされる（ステップＳ３）。なおこ
の際、ＢＩＴベクトル中のＦＩ！ビット２３の値は“０
″に指定される。

次に、作業用レジスタに退避されているＥＩＴ検出時点
のＰＳ−とＥＩＴベクトルとから新たな２３ｗ値が決定
され、これがＰＳｕにセントされる（ステップＳ４）。

この際、ＥＩＴのＦＥビット２３が“０″にされてＥＩ
Ｔ検出モードが切換えられる。

次に、整数演算命令Ａの二つのオペランドとオーバフロ
ーを起こした演算結果とがＥＩＴＤＡＴＡＨ１７ａ。

ＥＩＴＤＡＴＡＬ　１７ｂ、　５ＲＣＨ１７ｃ、　５Ｒ
ＣＬ　１７ｄ、　ＤＩ！ＳＴＨ１７ｅ。

口ＥＳＴＬ　１７ｆとしてそれぞれスタックに退避され
る（ステップＳ５）。

次に、整数演算命令Ａの論理アドレスがＥＸＰＳ　１２
としてスタックに退避され、浮動小数点演算命令Ｂの直
後に引続く整数演算命令Ｃの論理アドレスがＮＥＸＴＰ
Ｃ１２としてスタックに退避される（ステップ３６）。

次に、ＥＩＴのＢＩＴベクトル番号２９とＩＥＩＴタイ
プ番号３とＢＩＴスタックフォーマット番号４とからな
る情報がＢＩＴＩＮＦ　１１としてスタックに退避され
る（ステップ３７）。

そして、作業用レジスタからＥＩＴ検出時点のＰＳＷが
読出され、スタックに退避される（ステップＳ８）。

最後に、作業用レジスタからＥＩＴに対するＢＩＴハン
ドラの先頭番地が読出され、そのアドレスへのジャンプ
が実行される（ステップＳ９）。

ユーザプログラムへ戻る場合の処理手順は以下の如くで
ある。

まず、スタックからＢＩＴ発生時点のＰｓ−値がフェッ
チされて作業レジスタに退避される（ステップ５１１）
。

次に、スタックからＥＩＴＩＮＦがフェッチされ、スタ
ックフォーマット番号であるＦｏｒｍａ　ｔがらスタッ
クフレームのフォーマット４が判明する　（ステップ５
１２）。

次に、スタックからＮＥＸＴＰＣ１２とＥＸＰＣ１３と
がフェッチされ、作業レジスタに退避される（ステップ
５１３）。

次に、スタックポインタが“＋２４′′インクリメント
され、残りのデータがスタックからクリアされる　（ス
テップ５１４）。

そして、作業用レジスタからＢＩＴ発生時点のＰＳ賀が
読出され、この値でＰ聞が更新される（ステップ５１５
）。この際、ＦＢビット２３は“０”から“１”に書換
えられ、ＢＩＴ検出モードが元の状態に戻る。

最後に、作業レジスタから命令Ｃの論理アドレスでアル
ＮＥＷＴＰＣＩ２が読出され、そのアドレスへのジャン
プが実行される（ステップ５１６）。

この例では、ユーザプログラムはＰＳ騨のＦＩ！ビット
２３が“１″になることにより実行されるが、浮動小数
点演算トラップに対するＢＩＴベクトルで浮動小数点演
算トラップの起動時にＰＳ−のＦ［！ビットの“０”へ
の切換えが指定され、ＢＩＴ処理ハンドラは７ ８ ＰＳＷのＦＥピントが“ｏ″である状態で実行される。

ＢＩＴ処理ハンドラでは、ＳＴＣ命令で読出したＦＳＨ
の内容とスタ・７りに退避された浮動小数点演算トラッ
プに対する各種情報とに従って、発生した浮動小数点演
算ト′ラップに対する例外処理が実行され、ＬＤＣ命令
でＦｓ−のＥＳＴ　５３がクリアされる。その後、ＲＥ
ＩＴ命令が実行されることによりＰｓｗは元の状態に復
帰し、Ｐｓ−のＦＢビットが“１″になってユーザプロ
グラムの浮動小数点演算命令Ｂの直後に引き続く整数円
座命令Ｃに処理が戻される。

（８）「本発明の他の実施例」 上述の実施例は本発明のデータ処理装置の一構成例であ
り、各機能ブロックの構成は必ずしも上記実施例と同一
構成である必要はない。例えば、ｐｓ−は整数演算部に
存在する必要はなく、制御部に存在する構成も可能であ
る。

また、浮動小数点演算トラップのＥＩＴスタンクフレー
ムのフォーマットは必ずしも上記実施例通りでなくても
よい。たとえば、例外を起こした浮動小数点命令のアド
レス及び例外に関するデータを含まないフォーマントを
別に定めるような構成も可能である。

［発明の効果］ 本発明のデータ処理の第１の発明では、第１の演算命令
である整数演算命令を第１の演算部である整数演算部で
実行し、浮動小数点演算命令を整数演算部と並列に動作
する第２の演算部である浮動小数点演算部で実行し、浮
動小数点演算部で発生した浮動小数点演算トラップの受
付はタイミングをプロセッサ状態語の中のＦＥビットの
値により切換えることにより、浮動小数点演算トラップ
を整数演算部で実行する命令の切目で即座に受付けるか
、浮動小数点演算トラップが発生しても整数演算部での
命令実行を継続して次の浮動小数点演算命令を浮動小数
点演算部で実行する直前で受付けるかが選択して制御さ
れる。

このため、発生した浮動小数点演算トラップを検出する
処理を早期に行うか次の浮動小数点演算実行前まで遅延
させるかがソフトウェアによりモード制御可能である。

従って、発生した浮動小数点演算トラップを早期に検出
する場合は浮動小数点演算トラップを発生した浮動小数
点演算命令の実行終了後はほとんど命令が実行されてい
ないため、浮動小数点演算トラップの発生原因を解析あ
るいは発生時点の状況への復帰が容易に可能である。

また、発生した浮動小数点演算トラップの検出を次の浮
動小数点演算命令、ウェイト命令の実行直前までマスク
して遅延さゼることにより、発生した浮動小数点演算ト
ラップの検出よりも引続く整数演算命令の処理を優先さ
せることも可能になる。

また本発明のデータ処理装置の第２に発明では、ＰＥビ
ットの切換えを例外処理ベクトルで指定して例外処理ハ
ンドラの起動の際に行うことにより、浮動小数点演算ト
ラップを命令の切目で即座に受付けるモードで実行中の
プログラムで発生した浮動小数点演算トラップに対して
起動された例外処理ハンドラであっても浮動小数点演算
状態語の内容を変更して浮動小数点演算トラップ発生状
態をクリアするまで同じ浮動小数点演算トラップが命令
の切目毎に何度も発生することが回避される。

本発明のデータ処理装置の第３の発明では、例外処理ハ
ンドラから復帰するハンドラ復帰命令を実行する際に、
スタックからフェッチしたＰＳＷ値でＰＥビットの値を
元の値に戻すことにより、元のプログラムにおけるＰＥ
ビットの値とは独立して例外処理ハンドラではＰＥビッ
トの値を０″にセットすることにより、浮動小数点演算
トラップの検出を遅延した状態で整数演算命令あるいは
シーケンス制御命令等を実行して例外処理を行った後に
元のプログラムに戻ることができる。

本発明のデータ処理装置の第４の発明では、第１のオペ
ランドと第２のオペランドとを対象として浮動小数点演
算命令を実行した際に浮動小数点演算トラップが発生し
た場合に、実行制御部の制御により各オペランドと例外
検出の原因となった演算結果とを外部のメモリ上のスタ
ックエリアにストアした上で例外処理ハンドラが起動す
るため、例外処理ハンドラではスタックにストアされた
こ１ ２ れらの値を利用して容易に例外原因の解析及び例外処理
を行うことができる。

本発明のデータ処理装置の第５の発明では、浮動小数点
演算トラップを発生した浮動小数点命令のアドレスと浮
動小数点演算トラップを受付ＬＪた際に実行直前であっ
た命令の番地とで例外処理ハンドラから元のプログラム
への戻り番地である次実行命令番地を外部のメモリのス
タックエリアへストアした後に例外処理ハンドラが起動
されるため、例外処理ハンドうではスタックにストアさ
れれいるこれらの値を利用して容易に例外原因の解析を
行い、元のプログラムに戻ることが可能になる。

【図面の簡単な説明】

第１図は本発明のデータ処理装置で浮動小数点演算ｌ−
ランプが発生し、ＢＩＴ処理ハンドラが起動された場合
のプログラムの制御手順を示す模式図。 第２図は本発明のデータ処理装置のプロセッサ状態語の
構成を示す模式図。 第３図は本発明のデータ処理装置のＩＥｒＴスタックフ
レームのフォーマントを示す模式図。 第４図は本発明のデータ処理装置の全体の構成を示すブ
ロック図。 第５図は本発明のデータ処理装置のパイプライン処理ス
テージの説明のための模式図。 第６図は本発明のデータ処理装置を用いたデータ処理シ
ステムの構成例を示すブロック図。 第７図は本発明のデータ処理装置の入出力信号を示す模
式図。 第８図は本発明のデータ処理装置の浮動小数点図 演算命令の種類を示す殻。 第９図から第１３図は本発明のデータ処理装置の命令の
フォーマントを示す模式図。 第１４図から第２７図は本発明のデータ処理装置の命令
中のアドレッシングモード指定部のフォーマットを示す
模式図。 第２８図は本発明のデータ処理装置のＢＡＴ（０：２）
信置 号の意味を示す灸。 第２９図は本発明のデータ処理装置の浮動小数点演算モ
ード制御レジスタの構成を示す模式図。 第３０図は本発明のデータ処理装置の浮動小数点演算状
態語の構成を示す模式図。 第３１図は本発明のデータ処理装置のＢＩＴの種類とヘ
クトル番号、タイプ番号、ＢＩＴスクソクフォーマソト
を示す模式図。 第３２図は本発明のデータ処理装置で浮動小数点演算ト
ラップを検出したときのＢＩＴ処理ハンドラ起動時の処
理手順の一例を示すフローチャート。 第３３図は本発明のデータ処理装置の浮動小数点演算ト
ラップに対するＢＩＴ処理ハンドラからの復帰時の処理
手順の一例を示すフローチャート。 １０９・・・主メモリ　　１１２・・・命令デコード部
　１１３・・・第１マイクロＲＯＭ部　１１４・・・第
２マイクロＲＯＭ部　１１７・・・整数演算部　１１８
・・・浮動小数点演算部なお、各図中同一符号は同−又
は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 （１）命令をデコードする命令デコード部と、前記命令
   デコード部でデコードされた第１の種類の演算命令を実
   行する第１の演算部と、前記命令デコード部でデコード
   された第２の種類の演算命令を実行する第２の演算部と
   、前記第２の演算部での第２の種類の演算命令の実行に
   際して例外が発生した場合にこれを受付けて例外処理ハ
   ンドラを起動する制御部と、前記制御部が前記例外を受
   付けるタイミングを定める情報を保持するレジスタとを
   備え、第２の演算部での第２の種類の演算命令である演
   算命令Ａの実行に際して例外が発生した場合に、前記レ
   ジスタに保持されている情報が第１の値である場合は、
   第１の演算部が第１の種類の演算命令である演算命令Ｂ
   の実行を終了した後から、前記命令デコード部で演算命
   令Ｂに引続いてデコードされた第１の種類の演算命令で
   ある演算命令Ｃを第１の演算部が実行する前までの任意
   の第１時点で、前記制御部は前記例外を受付けて例外処
   理ハンドラを起動し、前記レジスタに保持されている情
   報が第２の値である場合は、第１の演算部が第１の種類
   の演算命令である演算命令Ｄの実行を終了した後から、
   前記命令デコード部で演算命令Ｄに引続いてデコードさ
   れた第２の種類の演算命令である演算命令Ｅを第２の演
   算部が実行する前までの間の任意の第２時点で、前記制
   御部は前記例外を受付けて例外処理ハンドラを起動すべ
   くなしてあることを特徴とするデータ処理装置。 （２）命令をデコードする命令デコード部と、前記命令
   デコード部でデコードされたプログラムシーケンス切換
   え命令、前記命令デコード部でデコードされた第１の種
   類の演算命令及び前記命令デコード部でデコードされ前
   記第１の種類の演算命令とは独立に実行可能な第２の種
   類の演算命令を実行する命令実行部と、 前記命令実行部での命令の実行に際して例外が発生した
   場合にこれを受付けて例外処理ハンドラを起動する制御
   部と、 前記命令実行部での第２の種類の演算命令の実行に際し
   て発生した第２の種類の演算に関連する例外を前記制御
   部が受付けるタイミングを定める情報を保持するレジス
   タとを備え、前記命令実行部での第２の種類の演算命令
   の実行に際して例外が発生した場合に、 前記制御部は、前記第２の種類の演算に関連する例外を
   受付け、前記レジスタの保持情報を変更した後に例外処
   理ハンドラを起動すべくなしてあることを特徴とするデ
   ータ処理装置。 ３）命令をデコードする命令デコード部と、前記命令デ
   コード部でデコードされた例外処理ハンドラから復帰す
   るためのハンドラ復帰命令、前記命令デコード部でデコ
   ードされたプログラムシーケンス切換え命令、前記命令
   デコード部でデコードされた第１の種類の演算命令及び
   前記命令デコード部でデコードされ前記第１の種類の演
   算命令とは独立に実行可能な第２の種類の演算命令を実
   行する命令実行部と、 前記命令実行部での命令の実行に際して例外が発生した
   場合にこれを受付けて例外処理ハンドラを起動する制御
   部と、 前記命令実行部での第２の種類の演算命令の実行に際し
   て発生した第２の種類の演算に関連する例外を前記制御
   部が受付けるタイミングを定める情報を保持するレジス
   タとを備え、前記命令実行部が前記ハンドラ復帰命令を
   実行する際に、前記レジスタの保持情報が変更されるべ
   くなしてあることを特徴とするデータ処理装置。 （４）命令をデコードする命令デコード部と、前記命令
   デコード部でデコードされた第１の種類の演算命令及び
   前記命令デコード部でデコードされ前記第１の種類の演
   算命令とは独立に実行可能な第２の種類の演算命令を実
   行する命令実行部と、前記命令実行部に接続され、外部
   のメモリにデータをストアするデータ入出力部と、前記
   命令実行部での第２の種類の演算命令の実行に際して例
   外が発生した場合にこれを受付けて例外処理ハンドラを
   起動する制御部とを備え、前記命令実行部での第１のオ
   ペランドと第２のオペランドとを対象とした第２の種類
   の演算命令の実行に際して例外が発生した場合に、前記
   制御部は、前記データ入出力部から前記第１のオペラン
   ドと前記第２のオペランドと前記演算命令の実行結果と
   を外部のメモリヘスドアし、その後例外処理ハンドラを
   起動すべくなしてあることを特徴とするデータ処理装置
   。 （５）命令をデコードする命令デコード部と、前記命令
   デコード部でデコードされた第１の種類の演算命令を実
   行する第１の演算部と、前記命令デコード部でデコード
   された第２の種類の演算命令を実行する第２の演算部と
   、前記第１の演算部と前記第２の演算部とに接続され、
   外部のメモリにデータをストアするデータ入出力部と、 前記第２の演算部での第２の種類の演算命令の実行に際
   して例外が発生した場合にこれを受付けて例外処理ハン
   ドラを起動する制御部とを備え、第２の演算部での第２
   の種類の演算命令である演算命令Ａの実行に際して例外
   が発生した場合に、第１の演算部が第１の種類の演算命
   令である演算命令Ｂの実行を終了した後から、演算命令
   Ｂに引続いて前記命令デコード部でデコードされた第１
   の種類の演算命令である演算命令Ｃを実行する前までの
   任意の時点で、前記制御部は前記第２の種類の演算に関
   連する例外を受付け、演算命令Ａのアドレスと演算命令
   Ｃのアドレスとを前記データ入出力部から外部のメモリ
   ヘスドアし、その後例外処理ハンドラを起動すべくなし
   てあることを特徴とするデータ処理装置。 （６）前記第１の種類の演算は整数演算であり、前記第
   ２の種類の演算は浮動小数点演算である請求項１、２、
   ３、４及び５に記載のデータ処理装置。