JPH03185530A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ処理装置に関し、更に詳述すれば、シス
テムのデバッグを容易に行い得るように、実行した命令
のＰＣ値を蓄えるトレースメモリあるいはブレイクポイ
ントレジスタなどのインサーキット・エミュレータ機能
を備えたデータ処理装置に関する。

【従来の技術］ データ処理システムのデバッグのためには、システムを
動作させるソフトウェアに対するハードウェアの動作を
正確に観察する必要がある。このため、従来インサーキ
ット・エミュレーションと称される技術が用いられてい
る。

インサーキット・エミュレーションはシステムのデバッ
グに対して有効な技術ではあるが、この技術はデータ処
理装置が操作する各種のデータを観測してその動作を解
析するものであるため、システムの動作速度が高速にな
るに従ってインサーキット・工ξユレーシッンのための
サポート回路もより高速動作可能にする必要があり、実
現が困難になりつつある。

また、パイプライン処理を採用しているデータ処理装置
では、ジャンプ命令を実行したような場合には、パイプ
ラインヘフェフチされた命令がすべて実行されるとは限
らない等、データ処理装置の動作解析がますます困難に
なりつつある。

これらの問題を解決するため、データ処理装置のインサ
ーキット・エミュレーションのためのすボート回路を１
つの集積回路内に実現したデータ処理装置が提案されて
いる。

このデータ処理装置は、マイクロプロセッサシステムの
デバッグのためのインサーキット・エミュレーション回
路をマイクロプロセッサと同一の集積回路内に４Ｊ積す
ることにより、マイクロプロセッサの動作解析に必要な
情報を集積回路外部で利用可能化するものである。その
詳細な内容は、例えば特開昭（ｉｔ−２４１８４１号公
報に開示されている。

また、データ処理装置の高速化に伴ってメモリの動作速
度の高速化も要求されており、メモリシステムに関する
コストが増大するなどの問題がある。この問題を解決す
るため、キャッシュメモリとして知られている技術が従
来用いられている。

このキャッシュメモリをマイクロプロセッサと同一の集
積回路内に実現したデータ処理′２２置もたとえば特開
昭６３−１９３２３０号公報に詳細に開示されている。

［発明が解決しようとする課題］ インサーキット・エミュレーションのための回路をデー
タ処理装置と同一の集積回路に実現してデバッグに必要
な情報を集積回路外部に取出す場合、集積回路外部で情
報を高速で蓄え得るメモリが必要となる。データ処理装
置の動作速度に比べて外部のメモリの速度が遅い場合に
は、集積回路外部へ出力されたデバッグ情報の蓄積が困
難となる。また、特開昭６１−２４１８４１号公報に開
示された従来例では、デバッグ情報を集積回路外部へ取
出すためのインサーキット・エミユレーション用出力回
路とビンとを有している。

データ処理装置を１つの集積回路上に実現したマイクロ
プロセッサでは、データキャッシュとして高速のバッフ
ァメモリを内蔵することが提案されている。ところが集
積回路内で大きな面積を占めるバッファメモリをキャッ
シュとしてのみ使用するのでは集積回路の利用効率が低
い。アプリケーションによっては内蔵キャッシュを利用
しても効果が低い場合あるいは内蔵キャッシュを利用す
ることが不可能な場合もある。特に、インサーキット・
工ξニレージョン機能を利用して多くのトレース情報を
集積回路外部に取出すためには、内蔵キャッシュを動作
させない方が望ましい。このため、内蔵バッファメモリ
がキャッシュメモリにのみ使用可能な単機能である場合
は、内蔵バッファメモリの容量、換言すれば集積回路内
で占有する面積を有効利用できない場合がある。

［課題を解決するための手段］ 本発明は上述の課題を解決するためになされたものであ
り、第１の発明のデータ処理装置は、命令をデコードす
る命令デコード部と、命令を実行する演算部（命令実行
部）と、命令デコード部に接続していて命令デコード部
の出力をもとに演算部を制御するマイクロプログラムＲ
ＯＭ部（制御部）と、モード切換えによりデータキャッ
シュまたはデバッグ情報を蓄えるためのトレースメモリ
として動作するデータバッファ（記憶装置）と、データ
バッファのモードを指定する情報を保持するレジスタと
を備えている。

更にこの第１の発明では、プログラムの実行シーケンス
を乱してジャンプを発生する命令とジャンプクーゲット
の命令のプログラムカウンタ値とを選択的にトレースメ
モリに蓄えるように制御するＪビットを備える。

また、第２の発明は、データバッファがトレースメモリ
として動作することにより蓄えたトレース情報であるプ
ログラムカウンタ値の数をカウントするトレースカウン
トレジスタと、データバッファに蓄えられているデバッ
グ情報がオーバーフローした場合には例外発生（デバソ
グトラソプ）する例外処理機構を備えている。

更に、第３の発明は、データバッファにトレースメモリ
としての動作を開始させる命令アドレスと、終了させる
命令アドレスとを記憶するトリガポイントレジスタを備
えている。

［作用］ 本発明のデータ処理装置の第１の発明では、メモリから
フェッチした命令を命令デコード部でデコードし、その
デコード結果を入力とするマイクロ部の制御に従い演算
部で命令を実行する。

デバッグ制御レジスタのＴＧビットとＴピントとが共に
０”である場合は、データバッファはバッファメモリ制
御レジスタのＤ？Ｉフィールドの値に従ってデータキャ
ッシュとして動作して命令の実行に必要なオペランドを
データバッファにキャッシングする。また、ＰＳ−のＤ
Ｂビットが“ｌ”でデバッグ制御レジスタのＴＧビット
とＴビットとが共に“ｌ”である場合は、データバッフ
ァはトレースメモリとして動作してＰＣ計算部で計算さ
れて実行された命令のプログラムカウンタ値をトレース
情報として蓄える。

更に、この第１の発明では、データバッファがトレース
メモリとして動作する際に、デバッグ制御レジスタレジ
スフのＪビットが“ｌ”にセットされている場合にはジ
ャンプの実行、Ｎ４１割込みの発生等でプログラムの実
行シーケンスを乱す命令とそのジャンプ先の命令のプロ
グラムカウンタ値のみとを選択的にトレースメモリに蓄
える。

また、第２の発明では、データバッファがトレースメモ
リとして動作する際に、蓄えたプログラムカウンタ値の
数がトレースカウンタでカウントされ、トレースメモリ
がオーバーフローした場合にはデバッグトラップ力に起
動される。

更に第３の発明では、データバッファがトレースメモリ
として動作する際には、トリガポイントレジスタに蓄え
られたプログラムカウンタ値と一致したプログラムカウ
ンタ値の命令からトレース動作が開始され、またトリガ
ポイントレジスタに蓄えられたプログラムカウンタ値と
一致したプログラムカウンタ値の命令でトレース動作が
終了する。

【発明の実施例ｊ 以下、本発明をその実施例を示す図面を参照して詳述す
る。

（ｌ）「本発明のデータ処理装置を用いたシステムの構
成」 第６図に本発明のデータ処理装置を用いたシステムの構
成例を示す。

この構成例では、本発明のデータ処理装置１００゜命令
キャンシュ１０６．　　データキャッシュ１０７及び１
０８、　　主メモリ１０９がアドレスバス１０１．　　
データバス１０２．　　命令バス１０３．　　メモリア
ドレスバス１０４゜メモリデータバス１０５で結合され
ている。

アドレスバス１０１は本発明のデータ処理袋Ｈ１００か
ら出力されるアドレスを命令キャッシュ１０Ｇとデータ
キャッシュ１０７．１０８とに人力する。命令バス１０
３は命令キャッシュ１０６から出力される命令コードを
本発明のデータ処理装置ｆｌｏｏに転送する。

データバス１０２は本発明のデータ処理装置１００から
出力されるデータをデータキャッシュ１０７．　ＪＯＢ
に転送したり、データキャンシュ１０７．１０８から出
力されるデータを本発明のデータ処理袋！１００に転送
したりする。メモリアドレスバス１０４は命令キャッシ
ュ１０６またはデータキャッシュ１０７．１０８から出
力されるアドレスを主メモリ１０９に転送する。メモリ
データバス１０５は主メモリ１０９と命令キャッシュ１
０６またはデータキャッシュ１０７．１０８間での命令
またはデータを転送する。

命令キャッシュ１０６及びデータキャッシュＩ０７゜１
０８がξスした場合はそれぞれのキャッシュ１０６また
は１０７がメモリアドレスバス１０４とメモリデータバ
ス１０５とのバス権を調停して主メモリ１０９をアクセ
スする。

データキャッシュ１０７．１０８は本発明のデータ処理
装置１０Ｇの側では６４ビツトのバスに結合するために
２つのチンプが協調して動作する。各データの６４ビツ
トそれぞれの内の上位３２ビツトのデータをデータキャ
ッシュ１０７が、下位３２ビツトのデータをデータキャ
ッシュ１０Ｂが分担して受持つ。

以下、本発明のデータ処理装置１００の命令体系及び処
理機構について最初に記述し、次に例外処理の方法及び
実行された命令のｐｃｉｔｉのトレース動作等のデバッ
グサポート機構について説明する。

（２）「本発明のデータ処理装置の命令フォーマント」
本発明のデータ処理装置の命令は１６ビツト単位で可変
長となっており、奇数バイト長の命令はない。

本発明のデータ処理装置では高頻度に使用される命令を
短いフォーマットとするため、特に工夫された命令フォ
ーマット体系を有する０例えば、２オペランド命令に対
して、基本的に“４バイト＋拡張部”の構成を有して総
でのアドレッシングモードが利用可能な一般形フオーマ
ノドと、高頻度の命令及びアドレッシングモードのみを
使用可能な短縮形フォーマットとの２つのフォーマット
を有する。

第９図から第１３図に示す本発明のデータ処理装置の命
令フォーマント中に現われる記号の意味は以下の通りで
ある。

：オペレーションコードが入る部分 Ｅａ：８ミニ８ビツト形のアドレッシングモードでオペ
ランドが指定される部分 Ｓｈ：６ビントの短縮形のアドレッシングモードでオペ
ランドが指定される部分 Ｒｎニレジスタフアイル上のオペランドがレジスタ番号
で指定される部分 フォーマントは、第９図に示す如く、 側で且つ高いアドレスになっている。

アドレスＮとアドレスＮ＋１との２バイトを見ないと命
令フォーマットが判別できないようになっているが、こ
れは、命令が必ず１６ビツト（ハーフワード）単位でフ
ェッチ及びデコードされることを前提としているからで
ある。

本発明のデータ処理装置の命令ではいずれのフォーマ、
トの場合も、各オペランドのＥａまたはｓｈの拡張部は
必ずその［Ｅａまたはｓｈの基本部を含む１６ビツト　
（ハーフワード）の直後に置かれる。これは、命令によ
り暗黙に指定される即値データ及び命令の拡張部に優先
する。従って、４バイト以上の命令では、Ｈａの拡張部
により命令のオペレーションコート′が分断される場合
がある。

右側がＬＳＢ また、後述する如く、多段間接モードによりＥａの拡張
部に更に拡張部が付加される場合にも、次の命令オペコ
ードよりもそちらの方が優先される。

例えば、第１ハーフワードにＥａｌを含み、第２ハーフ
ワードにＥａ２を含み、第３ハーフワードまである６バ
イト命令の場合を考える。Ｅａｌに多段間接モードを使
用したために通常の拡張部の他に多段間接モードの拡張
部も付加されるものとする。

この際、実際の命令ビットパターンは、命令の第１ハー
フワード（Ｅａ　１の基本部を含む）、Ｅａｌの拡張部
、Ｅａｔの多段間接モード拡張部、命令の第２ハーフワ
ード（Ｅａ２の基本部を含む）、Ｅａ２の拡張部、命令
の第３ハーフワードの順となる。

（２，１）　　ｒ短縮形２オペランド命令」第１０図は
２オペランド命令の短縮形フォーマットを示す模式図で
ある。

このフォーマントには、ソースオペランド側がメモリと
なるＬ−ｆｏｒｍａｔとデスティネーションオペランド
側がメモリとなる”−ｆｏｒ−ａｔとがある。

Ｌ−ｆｏｒｍａ　ｔでは、ｓｈはソースオペランドの指
定フィールド′、Ｉ？ｎはデスティネーシッンオペラン
ドのレジスタの指定フィールド、ＲＲはｓｈのオペラン
ドサイズの指定をそれぞれ表す。

レジスタ上に置かれたデスティネーシッンオベランドの
サイズは３２ビツトに固定されている。レジスタ側とメ
モリ側とのサイズが異なり、ソース側のサイズが小さい
場合に符号拡張が行なわれる。

Ｓ−ｆｏｒｍａｔではｓｈはデスティネーシジンオベラ
ンドの指定フィールド、Ｒｎはソースオペランドのレジ
スタ指定フィールド、ＲＲはｓｈのオペランドサイズの
指定をそれぞれ表す。

レジスタ上に置かれたソースオペランドのサイズは３２
ビフトに固定されている。レジスタ側とメモリ側とのサ
イズが異なり、ソース側のサイズが大きい場合に、溢れ
た部分の切捨てとオーバーフローチエツクとが行われる
。

（２，２）　　ｒ−船形１オペランド命令」第１１図は
１オペランド命令の一般形フオーマフ）　（Ｇｌ−ｆｏ
＋ｖａＬ）を示す模式図である。

開はオペランドサイズの指定フィールドである。

一部のＧｌ−ｆｏｒｍａｔ命令では、Ｅａの拡張部以外
にも拡張部を有する。また、間を使用しない場合もある
。

（２，３）　　ｒ−船形２オペランド命令」第１２図は
２オペランド命令の一般形フオーマントを示す模式図で
ある。

このフォーマントに含まれるのは、８ビツトで指定され
る一般形アドレッシングモードのオペランドが最大２つ
存在する命令である。オペランドの総数自体は３つ以上
になる場合がある。

ＥａＭはデスティネーションオペランドの指定フィール
ド、問はデスティネーションオペランドサイズの指定フ
ィールド、ＥａＲはソースオペランド指定フィールド、
ＲＲはソースオペランドサイズの指定フィールドをそれ
ぞれ示している。

一部のＧ−ｆｏｒｍａｔ命令では、ＥａＭ及びＥａＲの
拡張部以外にも拡張部を有する。

第１３図はショートブランチ命令のフォーマットを示す
模式図である。

ｃｃｃｃは分岐条件指定フィールド、ｄｉｓｐ：８はジ
ャンプ先との変位指定フィールドをそれぞれ示している
。

本発明のデータ処理装置では８ビツトで変位を指定する
場合には、ビットパターンでの指定値を２倍して変位値
とする。

（２，４）　　ｒアドレッシングモード」本発明のデー
タ処理装置の命令のアドレッシングモード指定方法には
、レジスタを含めて６ビツトで指定する短縮形と、８ビ
ツトで指定する一般形とがある。

未定義のアドレッシングモードを指定した場合、あるい
は意味的に考えて明らかに不合理なアドレッシングモー
ドの組合わせが指定された場合には、未定義命令を実行
した場合と同しく予約命令例外が発生され、例外処理が
起動される。

これに工亥当するのは、デスティネーションが即値モー
ドである場合、アドレス計算を伴うべきアドレシングモ
ード指定フィールドで即値モードが使用された場合等で
ある。

第１４図から第２４図に示すフォーマントの模式図中で
使用されている記号の意味は以゛下の通りである。

Ｒｎ：　　レジスタ指定 （Ｓｈ）：　　６ビツトの短縮形アドレッシングモード
での指定方法 （Ｅａ）：　　８ビツトの一般形アドレッシングモード
での指定方法 フォーマットを示す模式図中で点線で囲まれた部分は拡
張部を示す。

（２，４，１）　　ｒＷ本アドレッシングモード」本発
明のデータ処理装置の命令では種々のアドレッシングモ
ードをサポートする。その内の本発明のデータ処理装置
でサポートする基本アドレッシングモードには、レジス
タ直接モード、レジスタ間接モード、レジスタ相対間接
モード、即値モード、絶対モード、ＰＣ相対間接モード
、スタックポンプモード及びスタックポンプモードがあ
る。

レジスタ直接モードは、レジスタの内容をそのままオペ
ランドとする。フォーマントの模式図を第１４図に示す
。図中、Ｒｎは汎用レジスタまたはＦＰＵレジスタの番
号を示す。

レジスタ間接モードは、汎用レジスタの内容をアドレス
とするメモリの内容をオペランドとする。

フォーマントの模式図を第１５図に示す。図中、Ｒｎは
汎用レジスタの番号を示す。

レジスタ相対間接モードは、ディスプレースメント値が
１６ビツトであるか３２ピントであるかにより２種類に
分かれる。それぞれ、汎用レジスタの内容に１６ビツト
または３２ビツトのディスプレースメント値を加えた値
をアドレスとするメモリの内容をオペランドとする。フ
ォーマットの模式図を第１６図に示す。図中、Ｒｎは汎
用レジスタの番号を示す。ｄｉｓｐ：１６とｄｉｓｐ：
３２とは、それぞれ、１６ビノトのディスプレースメン
ト値、３２ビツトのディスプレースメント値を示す。デ
ィスプレースメント値は符号付きとして扱われる。

即値モードは、命令コード中で指定されるピッドパクン
をそのまま２進数と見なしてオペランドとする。フォー
マットの模式図を第１７図に示す。

図中、ｉｍｓ　　ｄａｔａは即値を示し、そのサイズは
オペランドサイズとして命令中で指定される。

絶対モードは、アドレス値が１６ビツトで示されるか３
２ビツトで示されるかにより２種類に分かれる。それぞ
れ命令コード中で指定される１６ビソトまたは３２ビツ
トのビットパタンをアドレスとしたメモリの内容をオペ
ランドとする。フォーマントの模式図を第１８図に示す
。図中、ａｂｓ　：１６とａｂｓ：３２とはそれぞれ１
６ビツト、３２ビツトのアドレス値を示す。ａｂｓ：１
６でアドレスが示される場合は指定されたアドレス値を
３２ビツトに符号拡張する。

ＰＣ相対間接モードは、ディスプレースメント値が１６
ビノトか３２ビツトかにより２ｍｇに分かれる。

それぞれプログラムカウンタの内容に１６ピントまたは
３２ビツトのディスプレースメント値を加えた値をアド
レスとするメモリの内容をオペランドとする。フォーマ
ントの模式図を第１９図に示す。図中、ｄｉｓｐ　：　
１６とｄｉｓｐ　：　３２とはそれぞれ１６ビツトのデ
ィスプレースメント値、３２ビ、トのディスプレースメ
ント値を示す、ディスプレースメント値は符号付きとし
て扱われる。ＰＣ相対間接モードにおいて参照されるプ
ログラムカウンタの値は、そのオペランドを含む命令の
先頭アドレスである。多段間接アトレンジングモードに
おいてプログラムカウンタの値が参照される場合にも、
同様に命令先頭のアドレスがＰＣ相対の基準値として使
用される。

スタックポツプモードは、ＳＰ（スタックポインタ）の
内容をアドレスとするメモリの内容をオペランドとする
。オペランドアクセス後、ＳＰをオペランドサイズだけ
インクリメントする０例えば、３２ビツトデータを扱う
場合は、オペランドアクセス後にＳＰが＋４だけ更新さ
れる。　　８，１６．６４ビツトのサイズのオペランド
に対するスタックポツプモードの指定も可能であり、そ
れぞれＳＰが＋１．＋２．＋８だけ更新される。フォー
マントの模式図を第２０図に示す。オペランドに対しス
タックポツプモードが意味を持たないものについては、
予約命令例外が発生される。予約命令例外となるのは具
体的には、ｗｒｉｔｅオペランド及びｒｅａｄ−ｓ＋ｏ
ｄｉｆｙ−ｗｒｉｔｅオペランドに対するスタックポン
プモード指定である。

スタックブツシュモードは、ＳＰの内容をオペランドサ
イズだけデクリメントした内容をアドレスとするメモリ
の内容をオペランドとする。スタックブツシュモードで
はオペランドアクセス前にＳＰがデクリメントされる。

例えば、３２ビツトデータを扱う場合は、オペランドア
クセス前にＳＰが−４だけ更新される。８，１６，６４
ビツトのサイズのオペランドに対するスタックブツシュ
モードの指定も可能であり、それぞれＳＰが−１，−２
，−８だけ更新される。

フォーマントの模式図を第２１図に示す。オペランドに
対してスタックブツシュモードが意味を持たないものに
対しては、予約命令例外が発生される予約命令例外とな
るのは具体的には、ｒｅａｄオペランド及びｒｅａｄ−
Ｉｌｌｏｄｌｙ−ｗｒｉｔｅオペランドに対すスタック
ブツシュモード指定である。

（２，４，２）　　ｒ多段間接アドレッシングモード」
複雑なアドレッシングも、基本的には加算と間接参照の
組み合わせに分解することができる。従って、加算と間
接参照のオペレーションとをアドレッシングのプリミテ
ィブとして与えておき、それを任意に組合わせることが
出来れば、いかに複雑なアドレッシングモードをも実現
することが出来る。本発明のデータ処理装置の命令の多
段間接アドレッシングモードはこのような考え方に立脚
したアドレッシングモードである。複雑なアドレッシン
グモードは、モジュール間のデータ参照及び＾■言語の
処理系に特に有用である。

多段間接アドレッシングモードを指定する際、基本アド
レッシングモード指定フィールドでは、レジスタベース
多段間接モード、　ＰＣベース多段間接モード及び絶対
ベース多段間接モードの３種類の指定方法の内のいずれ
か１つを指定する。

レジスタベース多段間接モードは、汎用レジスタの値を
拡張する多段間接アドレッシングのベース値とするアド
レッシングモードである。フォーマットの模式図を第２
２図に示す０図中、Ｒｎは汎用レジスタの番号を示す。

ＰＣベース多段間接モードは、プログラムカウンタの値
を拡張する多段間接アドレッシングのベース値とするア
トレンジングモードである。フォーマントの模式図を第
２３図に示す。

絶対ベース多段間接モードは、ゼロを拡張する多段間接
アドレッシングのベース値とするアドレッシングモード
である。フォーマントの模式図を第２４図に示す。

拡張される多段間接モード指定フィールドは、１６ピン
トを単位としており、これが任意回反復される。１段の
多段間接モードにより、ディスプレースメントの加算、
インデクスレジスタのスケーリング（×Ｉ＋　×２＋　
　×４＋　×８）と加算、メモリの間接参照が行われる
。多段間接モードのフォーマットの模式図を第２５図に
示す。図中の各フィールドは以下に示す意味を有する。

Ｅ・０　：多段間接モード継続 Ｅ＝１　　ニアドレス計算終了 ｔＩｌｐ　＝＝＞　ａｄｄｒｅｓｓ　　ｏｆ　ｏｐｅｒ
ａｎｄＩ−０：メモリ間接参照なし ｔａｐ　＋　ｄｉｓｐ　＋　ＲＸ　＊　５ｃａｌｅ　＝
＝＞　ｔａｐ■・ｌ　：メモリ間接参照あり ｓｅｅ　［Ｌｍｐ　＋　ｄｉｓｐ　＋　Ｒｘ　＊　５ｃ
ａｌｅ　］＝＝〉　　釉ρ ：　＜ＲＸ＞をインデクスとして使用 ：特殊なインデクス ＜Ｒｘ＞＝　０　　インデクス値を加算しない（Ｒに・
０） ＜Ｒｘ＞＝　１　　プログラムカウンタをインデクス値
として使用 （Ｒｘ＝ＰＣ） ＜ＲＸ＞＝２〜ｒｅｓｅｒｖｅｄ 、多段Ｍｔｌｔ−モード中ビツトのフィールドｄ４の値
を４倍してディスプレースメント値とし、これを加算す
る。　ｄ４は符号付きとして扱い、オペランドのサ イズとは関係なく必ず４倍して使用す る ：多段間接モードの拡張部で指定されたｄｉｓｐｘ　（
１６／３２ビツト）をディスプレースメント値とし、こ
れを加算する。

拡張部のサイズはｄ４フィールドで指定する ｄ４＝ｏｏｏ１　　ｄｉｓｐｘは１６ビツトｄ４＝ｏｏ
１０　　ｄｉｓｐｘは３２ビットｘＸ：インデクスのス
ケール（ｓｃａｌｅ　＝　１／２／４７８） プログラムカウンタに対してＸ２．Ｘ４．ｘｇのスケー
リングを行なった場合には、その段の処理終了後の中間
値（ｔＩＩＩｐ）として不定値が入る。

この多段間接モードによって得られる実効アドレスは予
測できない値となるが、例外は発生しない。プログラム
カウンタに対するスケーリングの指定は行なってはいけ
ない。

多段間接モードによる命令フォーマットのバリエーショ
ンを第２６図及び第２７図の模式図に示す。

第２６図は多段間接モードがｍＶＥするか終了するかの
バリエーションを示す。第２７図はディスプレースメン
トのサイズのバリエーションを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少ないとしても、コンパイラとし
ては必ず正しいコードを発生できなければならないから
である。このため、フォーマント上では任意の段数を可
能としている。

（３）「本発明のデータ処理装置の機能ブロックの構成
」 第４図は本発明のデータ処理装置の一構成例を示すブロ
ック図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令入力部１１Ｏ１命令フェッチ部１１１゜命令デ
コード部１１２．　　第１マイクロＲＯ１’１部１１３
第２マイクロＲＯＭ部ｉｉ４．　　オペランドアドレス
計算部１１５．　　ＰＣ計算部１１６．　　整数演算部
１１７．　　浮動小数点演算部１１８．　　アドレス人
出力部１１９．　　オペランドアクセス部１２０．　　
データ人出力部１２＋に分かれる。

アドレス人出力部１１９をアドレスバス１０１に結合し
、データ人出力部１２１をデータバス１０２に結合し、
命令人力部１１０を命令ハス１０３に粘合することによ
り前述の第６図に示すシステム構成をとることができる
。

（３，１）　　ｒ命令人力部」 命令人力部１１０は外部の命令バス１０３から３２ビツ
トごとに命令コードを本発明にデータ処理装置へ入力す
る。

命令キャッシュ１０６のアクセス方法には、１つのアド
レスに対して３２ビツトの命令コードをアクセスする標
準アクセスモードと１つのアドレスに対して４回連続で
３２ビフトの命令コードをアクセスするクワッドアクセ
スモードとがあり、いずれの場合も命令入力部１１０は
入力した命令コードを命令フェッチ部１１１へ出力する
。

（３，２）　　ｒ命令フェッチ部」 命令フェッチ部１１１には命令アドレスのアドレス変換
機構、内蔵命令キャンシュ、命令用ＴＬＢ。

命令キューとそれらの制御部がある。

命令フェッチ部１１１は、次にフェッチすべき命令のｐ
ｃ値を物理アドレスに変換し、内蔵命令キャッシュから
命令コードをフェッチし、命令デコード部１１２へ出力
する。内蔵命令キャッシュがミスした場合には、アドレ
ス入出力部１１９へ物理アドレスを出力して外部への命
令アクセスを要求し、命令入力部１１０を通じて入力さ
れた命令コードを内蔵命令キャッシュに登録する。

次にフェッチすべき命令のＰＣ値は命令キューに入力す
べき命令のＰＣ値として専用のカウンタで計算される。

ジャンプが生した場合には、新たな命令のＰＣ値がオペ
ランドアドレス計Ｉγ部＋１５．　　ＰＣ計算部１１６
あるいは整数演算部１１７から転送されてくる。

命令用ＴＩ、Ｂがミスした場合のページングによるアド
レス変換及び命令用ＴＬＢ更新も命令フェッチ部１１１
の内部の制御回路により行われる。

また、本発明のデータ処理装置がバスウＡノヂモードで
ある場合は、アドレス入出力部１１９を通して入力され
た物理アドレスがヒツトする内１銭命令キャッシュのエ
ントリを無効化する。

（３，３）　　ｒ命令デコード部」 命令デコード部１１２では基本的に１６ビノト　（ハー
フワード）単位に命令コードをデコードする。

このブロックには第１ハーフワードに含まれるオペレー
ションコードをデコードするＰｌ＋−デコーダ、第２及
び第３ハーフワードに含まれるオペレーションコードを
デコードするＮＦＩＩＷデコーダ、アドレッシングモー
ドをデコードするアドレッシングモードデコーダが含ま
れる。

更に、ＦＨＷデコーダ及びＮＦＨ−デコーダの出力を更
にデコードしてマイクロＲＯＭのエントリアドレスを計
算する第２デコーダ、条件分岐命令の分岐予測を行う分
岐予測機構、オペランドアドレス計算の際のパイプライ
ンコンフリクトをヂエツクするアドレス計算コンフリク
トチエツク機構も含まれる。

命令デコード部１１２は命令フェッチ部１１１がら出力
された命令コードを１クロツクにっき０〜６バイトデコ
ードする。デコード結果の内の、整数演算部１１７での
演算に関する情報が第１マイクｒＩＲＯＭ部１１３へ、
浮動小数点演算部１１Ｂでの演算に関する情報が第２マ
イクロＲＯＭ部１１４へ、オペランドアドレス計算に関
係する情報がオペランドアドレス計算部１１５へ、ｐｃ
計算に関係する情報がｐｃ計算部１１６へそれぞれ出力
される。

（３，４）　　ｒ第１マイクロＲＯＭ部」第１マイクロ
Ｉ？ＯＭ部１１３には整数演算部１１７の制御を行う種
々のマイクロプログラムルーチンが格納されているマイ
クロＲＯＭ、　　マイクロシーケンサ、マイクロ命令デ
コーダ等とが含まれる。

マイクロ命令はマイクロｌ？ＯＭからｌクロックに１度
読出される。マイクロシーケンサは命令実行に関するマ
イクロプログラム実行のためのシーケンス処理の他に、
例外１割込、トラップ（この３つ併せてＥＩＴと総称す
る）の受付けと各ＥＩＴに対応するマイクロプログラム
のシーケンス処理も行う。

第１マイクロＲＯＭ部１１３へは命令コードに依存しな
い外部割込みや整数演算実行結果によるマイクロプログ
ラムの分岐条件も入力される。

マイクロデコーダの出力は主に整数？’Ａ算部１１７に
対して出力されるが、ジャンプ命令の実行時及び例外受
付時には一部の情報を他の機能ブロックへも出力する。

（３，５）　　ｒ大２マイクＣ２ＲＯ？ｆ部」第２マイ
クロＲＯＭ部１１４には浮動小数点演算部１１Ｂの制御
を行う種々のマイクロプログラムルーチンが格納されて
いるマイクロＲＯＭ、　　マイクロシーケンサ、マイク
ロ命令デコーダ等が含まれる。

マイクロ命令はマイクロＲＯＭから１クロツクに１度読
出される。マイクロシーケンサはマイクロプログラムで
示されるシーケンス処理の他に、浮動小数点演算に関係
する例外の処理も行い、マスクされていない浮動小数点
例外が検出された場合には第１マイクロＲＯＭ部１１３
へ例外処理を要求する。第２マイクロＲＯｊ’１部１１
４のマイクロシーケンサは第１マイクロＲＯＭ部１１３
のマイクロシーケンサと並列に動作し、整数演算部１１
７と並列に浮動小数点演算部１１８を制御する。

第２マイクロＲＯＭ部１１３には浮動小数点演算実行結
果によるフラッグ情報も入力される。

マイクロデコーダの出力は主に浮動小数点演算部１１Ｂ
に対して出力されるが、浮動小数点演算に関係する例外
の検出等の一部の情報は他の機能ブロックへも出力され
る。

（３，６）　　ｒオペランドアドレス計算部」オペラン
ドアドレス計算部１１５は、命令デコード部１１２のア
ドレッシングモードデコーダ等から出力されたオペラン
ドアドレス計算に関係する情報によりハードワイヤード
制御される。このブロックではメモリ間接アドレッシン
グのためのメモリアクセス以外のオペランドのアドレス
計算とジャンプ命令のジャンプ先アドレスの計算と力５
行われる。

オペランドアドレスの計算結果は整数演算部１１７へ出
力される。オペランドアドレス計ｒ１．終了段階での先
行ジャンプ処理では、ジャンプ先アドレスの計算結果が
命令フェッチ部１１．１　とｐｃ計算部とへ出力される
。

即値オペランドは整数演算部１１７及び浮動小数点演算
部１１Ｂへ出力される。アドレス計算に必要な汎用レジ
スタ及びプログラムカウンタの値は整数演算部１１７又
はｐｃ計算部１１６から人力される。

（３，７）　　ｒＰＣ計算部」 ｐｃ計算部１１６は命令デコード部１１２から出力され
るＰＣ計算に関係する情報でハードワイヤードに制御さ
れ、命令のｐｃ値を計算する。

本発明のデータ処理装置の命令は前述の如く、可変長命
令であり、命令をデコードしてみないとその命令の長さ
が判らない、ＰＣ計算部１１６は、命令デコード部１１
２から出力される命令長をデコード中の命令のＰＣ値に
加算することにより次の命令のｐｃ値を計算する。

また、ＰＣ計算部１１６では命令アドレスのブレイクポ
イントレジスタあるいはトリガポイントレジスタの値と
実行された命令のＰＣ値との比較も行われる。

ｐｃ計算部１１６の計算結果は各命令のｐｃ値として命
令のデコード結果とともに出力される。

命令デコードステージでの先行ブランチ処理では、命令
デコード部１１から出力されるブランチ幅をＰＣ値に加
算することによりブランチ先命令のアドレスが計算され
る。

また、ＰＣ計算部１１６にはサブルーチンへのジャンプ
命令の実行時にスタックにブツシュしておいたサブルー
チンからの戻り先ＰＣ値のコピーを保持するＰＣスタッ
クが用意されている。ＰＣ計算部１１６は、サブルーチ
ンからのリターン命令に対してはＰＣスタックから戻光
ＰＣを読出すことにより、プリリターン先命令のアドレ
スを生成する処理も行う。

実行された命令のＩＩｃ値をトレースする動作時には、
ＰＣ計算部１１６はオペランドアクセス部１２０へ命令
のＰＣ値を出力する処理も行う。

（３，８）　　ｒ整数演算部」 整数演算部＋１７は第１マイクロＲＯＭ部１１３のマイ
クロＲＯＭに格納されたマイクロプログラムにより制御
され、各整数演算命令の機能を実現するために必要な演
算を整数演算部１１７の内部にあるレジスタファイルと
演算器とを使用して実行する。

レジスタファイルには汎用レジスタ及び作業用レジスタ
が含まれる。また、整数演算部１１７には整数演算の結
果により変化するフラッグ及び外部割込みのマスクレベ
ル、デバッグ環境を定めるビット等を含むプロセッサ状
態語（ＰＳＷ）　、　　更にはデバッグ制御レジスク、
バッファメモリ制御レジスタ等も含まれる。

命令の演算対象となるオペランドがアドレスあるいは即
値である場合は、オペランドアドレス計算部１１５から
即値あるいは計算されたアドレスが人力される。また、
命令の演算対象となるオペランドがメモリ上のデータで
ある場合は、アドレス計算部１１５で計算されたアドレ
スがオペランドアクセス部１２０へ出力され、データバ
ッファあるいは外部からフェッチされたオペランドが整
数演算部１１７へ入力される。

演算に際して、データバッファ、外部のデータキャッシ
ュ１０７．１０８あるいは主メモリ１０９をリードする
必要がある場合は、整数演算部１１７はマイクロプログ
ラムの指示によりオペランドアクセス部１２０ヘアドレ
スを出力して目的のデータをフェッチする。

演算結果をデータバッファ、外部のデータキャッシュ１
０７．１０８あるいは主メモリ１０９ヘスドアする必要
がある場合は、整数演算部１１７はマイクロプログラム
の指示によりオペランドアクセス部１２０ヘアドレスと
データとを出力する。この際、ＰＣ計算部１１６からは
そのストア動作を行った命令のＰＣ値がオペランドアク
セス部１２０へ出力される。

外部割込み１例外の処理等が行われて新たな命令アドレ
スを整数演算部１１７が得た場合は、整数演算部１１７
はこれを命令フエ’７千部１１１　とｐｃ計算部１１６
とへ出力する。

（３，９）　　−′ｉ動小数点演算部」浮動小数点演算
部１１８は第２マイクロｌｌ０Ｍ部１１４のマイクロＲ
ＯＭに格納されたマイクロプログラムにより制御され、
各浮動小数点演算命令の機能を実現するために必要な演
算を浮動小数点演算部１１８の内部にあるレジスタファ
イルと演算器とを使用して実行する。

また浮動小数点演算部１１８には浮動小数点演算の丸め
処理方法及び浮動小数点演算例外の検出許可をモード設
定する浮動小数点演算モード制御レジスタＦＭＣと、浮
動小数点演算結果に対するフラグ及び浮動小数点演算例
外の発生状態を示すステタスビソトからなる浮動小数点
演算状態語ＦＳＷとが備えられている。

命令の演算対象となるオペランドが即値である場合は、
オペランドアドレス計算部１１５から浮動小数点演算部
１１８へ即値が人力される。また、命令の′６４算対象
となるオペランドがメモリ上のデータである場合は、ア
ドレス計算部１１５で計算されたアドレスがオペランド
アクセス部１２０へ出力され、データバッファまたは外
部からフェッチされたオペランドが浮動小数点演算部１
１８へ入力される。

オペランドを内蔵データキャツシュ３外部のデータキャ
・７シユ１０７．１０８あるいは主メモリ１０９ヘス１
〜アする必要がある場合は、浮動小数点演算部１１８は
マイクロプログラムの指示によりオペランドアクセス部
１２０ヘデータを出力する。ストア動作では浮動小数点
演算部ｌ１８と整数演算部１１７とが協調して動作し、
オペランドアクセス部１２０に対して整数演算部１１７
からオペランドのアドレスが出力され、浮動小数点演算
部１１８からオペランドが出力される。この際、ＰＣ計
算部１１６からはそのストア動作を行った命令のＰＣ値
がオペランドアクセス部１２０へ出力される。

（３，１０）　ｒオペランドアクセス部ｊオペランドア
クセス部１２０にはオペランドアドレスのアドレス変換
機構、データバンファ、データ用ＴＬＢ、　　ストアバ
ッファ、オペランドブレイクポイントレジスタとそれら
の制御部とがある。

なお、データバッファはモード切換えにより内蔵データ
キャッシュまたはｐｃ値のトレースメモリとして動作す
る。

データバッファを内蔵データキャッシュとして動作させ
る場合、データのロード動作に際しては、オペランドア
クセス部１２０はオペランドアドレス計算部１１５また
は整数演算部１１７から出力されたロードすべきデータ
の論理アドレスを物理アドレスに変換し、データバッフ
ァからデータをフェッチし、整数演算部１１７または浮
動点小数演算部１１８へ出力する。

データバッファがミスした場合には、オペランドアクセ
ス部１２０はアドレス入出力部１１９へ物理アドレスを
出力し、外部へのデータアクセスを要求し、データ入出
力部１２２を通じて人力されたデータをデータバッファ
に登録する。

データのストア動作に際しては、オペランドアクセス部
１２Ｇは整数演算部１１７から出力されたストアすべき
データの論理アドレスを物理アドレスに変換し、整数演
算部１１７あるいは浮動小数点演算部１１８から出力さ
れたデータをデータバッファにストアすると共に、スト
アバッファを通じてアドレス入出力部１１９へ物理アド
レスを出力し、データ入出力部１２２を通じてデータを
外部へ出力する。ストア動作でミスが発生した場合には
、データの更新は行われない。

ストアバッファではストアすべきデータとそのアドレス
、更にそのストア動作を行った命令のｐｃ値とが１組に
して管理される。ストアバッファでのストア動作は先入
れ先出し＠御方式で管理される。

データバッファをトレースメモリとして動作させる場合
、トレースメモリの内容をダンプするＤＭＰ命令以外の
オペランドアクセス動作ではデータバッファのアクセス
は行われない、データバッファはＰＣ計算部１１６から
転送されて来る実行命令のｐｃ値を順に保持するメモリ
として動作する。

データ用Ｔ１．Ｂがミスした場合のページングによるア
ドレス変換及びデータ用ＴＬＢ更新もオペランドアクセ
ス部１２０の内部の制御回路により行われる。また、メ
モリアクセスアドレスがメモリにマツプされたＩｌｏ　
Ｎ域に入るか否かのヂエックも行われる。

また、データバッファを内蔵データキャッシュとして動
作させる際に、本発明のデータ処理装置がパスウォッチ
モードである場合には、オペランドアクセス部１２０は
アドレス入出力部１１９を通して入力された物理アドレ
スがヒントするデータバッファのエントリを無効化する
。

（３，１１）　ｒアドレス入出力部」 アドレス入出力部１１９は命令フェッチ部１１１とオペ
ランドアクセス部１２Ｇとから出力されたアドレスを本
発明のデータ処理装置１００の外部へ出力する。

アドレスの出力は本発明のデータ処理装置１００で定め
られたバスプロトコルに従って実行される。

バスプロトコルの制御はアドレス入出力部１１９内にあ
る外部バス制御回路で行われる。外部バス制御回路では
ページ不在例外及びバスアクセス例外、外部割込みの受
付けも行う。

また、本発明のデータ処理装置１１００以外の外部デバ
イスがバスマスクになっており、本発明のデータ処理装
置１００がバスウォッチモードである場合には、アドレ
ス入出力部１１９は外部デバイスがデータライトサイク
ルを実行した際にアドレスバス１０１上へ出力されたア
ドレスを取込んで命令フェッチ部１１１　とオペランド
アクセス部１２０とへ転送する。

（３，１２）　ｒデータ入出力部」 データ入出力部１２１はオペランドのロード動作に際し
ては、データバス１０２からデータを取込みオペランド
アクセス部１２Ｇへ転送する。オペランドのストア動作
に際しては、オペランドアクセス部１２０から出力され
たオペランドをデータバス１０２へ出力する。

データキャッシュ１０７．１０８のアクセス方法には、
１つのアドレスに対して６４ビツトのデータをアクセス
する標準アクセスモードと１つのアドレスに対して４回
連続で６４ピントのデータをアクセスするクワンドアク
セスモードとがあり、いずれの場合もデータ人出力部１
２１はオペランドアクセス部１２０と外部のメモリとの
間で遣取りするデータを（４）「パイプライン処理」 本発明のデータ処理装置１００は各種のバッファ記憶と
、命令バス１０３．　　データバス１０２を使用したメ
モリの効率的アクセスにより命令をパイプライン処理し
て高性能に動作する。

ここでは、本発明のデータ処理装置１００のパイプライ
ン処理方法について説明する。

（４，１）　　ｒパイ１９４フ機構」 本発明のデータ処理装置１００のパイプライン処理機構
は第５図に模式的に示すように構成されている。

命令のブリフェッチを行う命令フェッチステージ（ＩＦ
ステージ）３１．　　命令のデコードを行うデコードス
テージ（Ｄステージ）３２．　　オペランドのアドレス
計算を行うオペランドアドレス計算ステージ（Ａステー
ジ）３３．　　マイクロＲＯＭアクセス（特にＲステー
ジ３７と称す）とオペランドのブリフェッチ（特にＯＦ
ステージ３８と称す）を行うオペランドフェッチステー
ジ（Ｆステージ）３４．　　命令の実行を行う実行ステ
ージ（Ｅステージ）３５．　　メモリオペランドのスト
アを行うストアステージ（Ｓステージ）３６の６段構成
でパイプライン処理を実行する。

Ｓステージ３６には３段のストアバッファがある。

各ステージは他のステージとは独立に動作し、理論上は
６つのステージが完全に独立動作する。

Ｓステージ３６以外の各ステージは１回の処理を最小ｌ
クロックで行うことができる。Ｓステージ３６は１回の
オペランドストア処理を最小２クロックで行うことがで
きる。従ってメモリオペランドのストア処理がない場合
、理想的にはｌクロックごとに次々とパイプライン処理
が進行する。

本発明のデータ処理装置にはメモリーメモリ間演算ある
いはメモリ間接アドレッシング等のような１回の基本パ
イプライン処理のみでは処理出来ない命令があるが、こ
れらの処理に対してもなるべく均衡したパイプライン処
理が行えるように構成されている。

複数のメモリオペランドを有する命令に対しては、メモ
リオペランドの数に基づいてデコード段階で複数のパイ
プライン処理単位（ステンプコード）に分解してパイプ
ライン処理が行われる。

ＩＦステージ３１からＤステージ３２へ渡される情報は
命令コードそのものである。

Ｄステージ３２からＡステージ３３へ渡される情報は、
命令で指定された演算に関するコード（Ｄコード４１と
称す）と、オペランドのアドレス計算に関係するコード
（Ａコード４２と称す）と処理中命令のプログラムカウ
ンタ値（ＰＣ）との３つである。

Ａステージ３３からＦステージ３４に渡される情報は、
マイクロプログラムルーチンのエントリ番地及びマイク
ロプログラムへのパラメータ等を含むＲコード４３と、
オペランドのアドレスとアクセス方法指示情報等を含む
Ｆコード４４と、処理中命令のプログラムカウンタ値（
ＰＣ）との３つである。

Ｆステージ３４からＥステージ３５へ渡される情報は、
演算制御情報とリテラル等を含むＥコード４５と、オペ
ランド及びオペレータアドレス等を含むＳコード（４６
ａ、　４６ｂ）と、処理中命令のプログラムカウンタ値
（ＰＣ）との３つである。

Ｓコード４６ａ、　４６ｂはアドレス４６ａ　とデータ
４６ｂとからなる。

Ｅステージ３５からＳステージ３６へ渡される情報は、
ストアすべき演算結果であるＷコード４７ａ、４７ｂと
、その演算結果を出力した命令のプログラムカウンタ値
（ＰＣ）との２つである。

Ｗコード４７ａ、　４７ｂはアドレス４７ａ　とデータ
４７ｂとからなる。

なお、トレース動作中はオペランドストアが行われなく
ても、実行待された命令のＰＣ値がＥステージ３５から
Ｓステージ３６へ渡される。

Ｅステージ３５以前のステージで検出されたＥＦＴはそ
のコードがＥステージ３５に到達するまでＢＩＴ処理を
起動しない。Ｅステージ３５で処理されている命令のみ
が実行段階の命令であり、ＩＦステージ３１〜Ｆステー
ジ３４で処理されている命令は未だ実行段階に至ってい
ないからである。従ってＥステージ３５以前で検出され
たＢＩＴは検出されたことがステップコード中に記録さ
れて次のステージに伝えられるのみである。

Ｓステージ３６で検出されたＥＩＴはＥステージ３５で
処理中命令の実行が完了した時点またはその命令の処理
がキャンセルされた時点で受付けられ、Ｅステージ３５
に戻って処理される。

（４，２）　　ｒ各パイプラインステージの処理」各パ
イプラインステージへの入出カステップコードには第４
図に示したように便宜上名称が付与されている。またス
テップコードには、オペレーションコードに関する処理
を行ってマイクロＲＯＭのエントリ番地やＥステージ３
５に対するパラメータ等になる系列と、Ｅステージ３５
の処理対象のオペランドになる系列との２系列がある。

また、Ｄステージ３２からＳステージ３６までの間では
処理中命令のプログラムカウンタ値が受渡される。

（４，２，１）　　ｒ命令フェッチステージ」命令フェ
ッチステージ（ＩＦステージ）３１で命令フェッチ部１
１１が動作する。

命令フェッチ部１１１は内蔵命令キャッシュあるいは外
部から命令をフェッチして命令キューに入力し、Ｄステ
ージ３２に対して２〜６バイト単位に命令コードを出力
する。命令キューの入力は整置された４バイト単位で行
われる。

命令フェッチ部１１１が標準アクセスモードで外部から
命令をフェッチする場合は整置された４バイトにつき最
小２クロックを要する。

クワッドアクセスモードでは１６バイトにつき最小５ク
ロツクを要する。

内蔵命令キャッシュがヒントした場合は整置された８バ
イトにつきｌクロックでフェッチ可能である。

命令キューの出力単位は２バイトごとに可変であり、ｌ
クロックの間に最大６バイトまで出力できる。またジャ
ンプの直後には命令キューをバイパスして命令基本部２
バイトを直接命令デコーダに転送することもできる。

命令の論理アドレスの物理アドレスへの変換。

内蔵命令キャッシュや命令用ＴＬＢの制御、ブリフヱッ
チ先命令アドレスの管理あるいは命令キューの制御もＩ
Ｆステージ３１で行われる。

（４，２，２）　　ｒ命令デコードステージ」命令デコ
ードステージ（Ｄステージ）３２は！Ｆステージ３１か
ら入力された命令コードをデコードする。

命令コードのデコードは、命令デコード部１１２のＦｌ
（Ｗデコーダ、　ＮＦＩ＋−デコーダ、アドレッシング
モードデコーダを使用して１クロツクに１度行なわれ、
１回のデコード処理で０〜６バイトの命令コードが消費
される（リターンサブルーチン命令の復帰先アドレスを
含むステップコードの出力処理等では命令コードは消費
されない）。

１回のデコードでＡステージ３３に対してアドレス計算
情報であるＡコード４２とオペコードの中間デコード結
果であるＤコード４１とが出力される。

Ｄステージ３２ではＰＣ計算部１１６のＩＩＩＪ御、命
令キューからの命令コード出力処理も行われる。

Ｄステージ３２ではブランチ命令あるいはサブルーチン
からのリターン命令に対して先行ジャンプ処理が行われ
る。先行ジャンプを行った無条件ブランチ命令に対して
はＤコード４１及びＡコード４２は出力されず、Ｄステ
ージ３２において命令の処理を終了する。

（４，２，３）　　ｒオペランドアドレス計算ステージ
」オペランドアドレス計算ステージ（Ａステージ）３３
の処理は大きく２つに分かれる。

１つは命令デコード部１１２の第２デコーダを使用して
オペレーションコードの後段デコードを行う処理で、他
方はオペランドアドレス計算部５４でオペランドアドレ
スの計算を行う処理である。

オペレーションコードの後段デコート処理はＤコード４
１を入力とし、レジスタ、メモリの書込み予約及びマイ
クロプログラムルーチンのエントリ番地とマイクロプロ
グラムに対するパラメータ等を含むＲコード４３を出力
する。

なお、レジスタあるいはメモリの書込み予約は、アドレ
ス計算で参照したレジスタあるいはメモリの内容がパイ
プライン上を先行する命令で書換えられていた場合に、
誤ったアドレス計算が行われることを防ぐためのもので
ある。

オペランドアドレス計算処理はＡコード４２を入力とし
、Ａコード４２に従ってオペランドアドレス計算部５４
でオペランドのアドレス計算を行い、その計算結果がＦ
コード４４として出力される。

またジャンプ命令に対してはジャンプ先アドレスの計算
が行われて先行ジャンプ処理が実行される。この際、ア
ドレス計算に伴うレジスタの読出し時に書込み予約のチ
エツクも行われ、先行命令がレジスタあるいはメモリに
対する書込み処理を終了していないために予約があるこ
とが指示されていれば、先行命令がＥステージ３５で書
込み処理を終了するまで待機状態になる。

Ａステージ３３ではＤステージ３２で先行ジャンプを行
わなかったジャンプ命令に対して先行ジャンプ処理が行
われる。

絶対値アドレスへのジャンプあるいはレジスタ間接アド
レッシングのジャンプ等に対してはＡステージ３３で先
行ジャンプが行われる。先行ジャンプを行った無条件ジ
ャンプ命令に対してはＲコード４３及びＦコード４４は
出力されず、Ａステージ３３において命令の処理を終了
する。

（４，２，４）　　ｒマイクロＲＯＭアクセスステージ
」オペランドフェッチステージ（Ｆステージ）３４の処
理も大きく２つに分かれる。

１つはマイクロＲＯＭのアクセス処理であり、特にＲス
テージ３７と称す、他方はオペランドブリフェッチ処理
であり、特にＯＦステージ３８と称す。

Ｒステージ３７とＯＦステージ３８とは必ずしも同特に
動作するわけではなく、データキャッシュのミス及びヒ
ツトデータＴＬＢのくス及びヒント等に依存して動作タ
イミングが異なる。

Ｒステージ３７の処理であるマイクロＲＯＭアクセス処
理は、Ｒコード４３に対して次のＥステージ３５での実
行に使用する実行制御コードであるＥコード４５を作り
出すためのマイクロＲＯＭアクセスとマイクロ命令デコ
ード処理である。

１つのＲコードに対する処理が２つ以上のマイクロプロ
グラムステップに分解される場合、第１マイクロＲＯＭ
部１１３及び第２マイクロＲＯＭ部１１４がＥステージ
３５で使用され、次のＲコード４３がマイクロＲＯＭア
クセス待ちになる場合がある。

Ｒコード４３に対するマイクロＲＯＭアクセスが行われ
るのはＥステージ３５でのマイクロＲＯＭアクセスが行
われない場合である。

本発明のデータ処理袋Ｗ１００では多くの整数演算命令
が１マイクロプログラムステンプで行われ、多くの浮動
小数点演算命令が２マイクロプログラムステツブで行わ
れるため、実際にはＲコード４３に対するマイクロＲＯ
Ｍアクセスが次々と行われる頻度が高い。

（４，２，５）　　ｒオペランドフェッチステージ」オ
ペランドフェッチステージ（ＯＦステージ）３８はＦス
テージ３４で行う上記の２つの処理の内のオペランドプ
リフェッチ処理を行う。

オペランドフェッチステージ３８ではＦコード４４の論
理アドレスをデータＴＬＢで物理アドレスに変換し、そ
の物理アドレスで内蔵データキャッシュをアクセスして
オペランドをフェッチし、そのオペランドとＦコード４
４として転送されてきたその論理アドレスとを組合わせ
てＳコード４６ａ、　４６ｂとして出力する。

１つのＦコード４４では８バイト境界をクロスしてもよ
いが、８バイト以下のオペランドフェッチを指定する。

Ｆコード４４にはオペランドのアクセスを行うか否かの
指定も含まれており、Ａステージ３３で計算されたオペ
ランドアドレス自体あるいは即値をＥステージ３５へ転
送する場合にはオペランドブリフェッチは行わず、Ｆコ
ード４４の内容をＳコード４６ａ。

４６ｂとして転送する。

ブリフエソヂしようとするオペランドとＥステージ３５
が書込み処理を行おうとするオペランドとが一致する場
合は、オペランドブリフェッチは内蔵データキャッシュ
からは行われず、バイパスして行なわれる。

（４，２，６）　　ｒ実行ステージ」 実行ステージ（Ｅステージ）３５はＥコード４５及びＳ
コード４６ａ、　４６ｂを入力として動作する。

このＥステージ３５が命令を実行するステージであり、
Ｆステージ３４以前のステージで行われた処理は総てＥ
ステージ３５のための前処理である。

Ｅステージ３５でジャンプが実行されたりあるいはＥＩ
Ｔ処理が起動されたりした場合は、ＩＦステージ３１−
Ｆステージ３４まででの処理はすべて無効化される。

Ｅステージ３５はマイクロプログラムにより制御され、
Ｒコード４５に示されたマイクロプログラムルーチンの
エントリ番地からの一連のマイクロ命令を実行すること
により命令を実行する。

Ｅコード４５には整数演算部１１７を制御するコード（
特にＥｌコードと称す）と浮動小数点演算部１１Ｂを制
御するコード（特にＥＦコードと称す）とがある。Ｅｌ
コードとＥＦコードとは独立に出力可能であり、この際
Ｅステージ３５では整数演算部１１７と浮動小数点演算
部１１８とが並列に動作する。

例えば浮動小数点演算部１１８でメモリオペランドを有
さない浮動小数点命令を実行する場合はこの動作は整数
演算部１１７の動作と並行して実行される。

整数演算でも浮動小数点演算でもマイクロＲＯＭの読出
しとマイクロ命令の実行とはパイプライン化されて行わ
れる。従って、マイクロプログラムで分岐が発生した場
合は１マイクロステツプの空きができる。

Ｅステージ３５ではＡステージ３３で行ったレジスタあ
るいはメモリに対する書込み予約をオペランドの書込み
の後に解除する。

各種の割込は命令の切目でＥステージ３５に直接受付け
られ、マイクロプログラムにより必要な処理が実行され
る。その他の各種ＥＩＴの処理もＥステージ３５でマイ
クロプログラムにより行われる。

演算の結果をメモリにストアする必要がある場合は、Ｅ
ステージ３５はＳステージ３６へＷコード４７ａ。

４７ｂとストア処理を行う命令のプログラムカウンタ値
とを出力する。

また、トレース動作中はオペランドのストア動作とは関
係なく、実行された命令のｐｃ値がＥステージ３５から
Ｓステージ３６へ出力される。

（４，２，７）　　ｒオペランドストアステージ」オペ
ランドストアステージ（Ｓステージ）３６はＷコードの
論理アドレス４７ａをデータＴＬＢで物理アドレスに変
換し、そのアドレスでＷコードのデータ４７ｂをデータ
バッファにストアする。同時にオペランドストアステー
ジ３６はＷコード４７ａ、　４７ｂとプログラムカウン
タ値とをストアバッファに入力し、データＴＬＢから出
力された物理アドレスを用いて外部のメモリへＷコード
のデータ４７ｂをストアする処理を行う。

また、トレース動作中はオペランドストアステージ３６
はＥステージ３５から転送されたｐｃ値をデータバッフ
ァに蓄える。

オペランドストアステージ３６の動作はオペランドアク
セス部１２０で行われ、データＴ１．Ｂあるいはデータ
バッファが５スした際のアドレス変換処理及びデータバ
ッファの入換え処理も行う。

オペランドストアステージ３６がオペランドのストア処
理でＢＩＴを検出した場合はストアバッファにＷコード
４７ａ、　４７ｂとプログラムカウンタ値とを保持した
ままでＥステージ３５にＥＩＴを通知する。

（４，３）　　ｒ各パイプラインステージの状態制御」
バイブラインの各ステージは入力ランチと出力ランチを
有し、他のステージとは独立に動作することを基本とす
る。

各ステージは１つ前に行った処理が終了し、その処理結
果を出力ランチから次のステージの入力ランチへ転送し
、自分のステージの入力ランチに次の処理に必要な人力
信号の総てがそろえば次の処理を開始する。

つまり、各ステージは１つ前段のステージから出力され
てくる次の処理に対する入力信号の総てが有効になり、
その時点の処理結果を後段のステージの人力ランチへ転
送し、出力ランチが空になると次の処理を開始する。

各ステージが動作を開始する直前のタイミングで入力信
号が総てそろっている必要がある。入力信号がそろって
いなければ、そのステージは待機状Ｂ（入力待ち）にな
る。

出力ランチから次のステージの人力ランチへの転送を行
われる際は次のステージの人力ランチが空き状態になっ
ている必要があり、次のステージの入力ランチが空きで
ない場合もパイプラインステージは待機状態（出力待ち
）になる。

また、キャッシュあるいはＴＬＢがミスしたり、パイプ
ラインで処理中の命令間にデータ干渉が生じると、１つ
のステージの処理に複数クロック必要となってパイプラ
イン処理が遅延する。

（５）「オペランドアクセス部の詳細動作」（５，１）
　　ｒオペランドアクセス部の構成」第１図にオペラン
ドアクセス部１２０の一構成例を示す詳細なブロック図
を示す。

オペランドアクセス部１２０はデータの論理アドレスと
物理アドレスとをベアにしてバッファリングするＴＬＢ
２０１．物理アドレスとデータとをペアにしてバッファ
リングする内蔵のデータキャッシュとして動作するかま
たは実行した命令のＰＣ値を蓄えるトレースメモリとし
て動作するデータバッファ２０２．　　アクセスされた
データの論理アドレスの上位とＴＬＢ２０１の論理アド
レスタグとを比較する論理アドレス比較器２０３．　　
ＴＬＢ２０１から出力された物理アドレスとデータバッ
ファ２０２から出力された物理アドレスタグとを比較す
る物理アドレス比較器２０４．　　データ入出力回路２
０７．　　アドレス出力回路２０６．　　ストアバッフ
ァ部２０８．　　更に論理アドレス比較！１Ｓ２０３及
び物理アドレス比較器２０４の比較結果に従って全体を
制御するオペランドアクセス制御回路２０５等にて構成
されている。

また、オペランドアクセス部１２０にはデータバッファ
２０２がトレースメモリとして動作する際にアクセスす
るエントリのアドレスを示すエンドリボインク２０９　
も備えれている。

アドレス出力回路２０６中にはオペランドブレイクポイ
ンタが備えられており、このオペランドブレイクポイン
タによりオペランドアクセスがブレイクポイントにヒツ
トするか否かのチエツクが行われる。

（５，２）　　ｒオペランドアクセス部のデータリード
動作」 整数演算部１１７から出力された論理アドレスのアドレ
ス変換対象となる上位２０ビツトの内の下位側（８ビツ
ト）でＴＬＢ２０１のエントリが指定される。

ＴＬＢ２０１の指定されたエントリからは論理アドレス
タグ（１２ピント）と物理アドレス　（２０ビツト）と
が出力される。この際、論理アドレスの上位側（１２ビ
ツト）と論理アドレスタグとが一致すればＴＬＢ２０１
はヒントしたことになり、ＴＬＢ２０１から出力された
物理アドレスは有効である。

データバッファ２０２が内蔵データキャッシュとして動
作する場合は、論理アドレスの内のページオフセントを
示し物理アドレスに変換されない下位ビット　（１２ビ
ツト）でデータバッファ２０２のエントリが指定される
。データバッファ２０２の指定されたエントリからは物
理アドレスタグ（２０ビツト）とデータとが出力される
。この際、ＴＬＢ２０１から出力された物理アドレスが
有効で且つそれが物理アドレスタグと一致すればデータ
バ・７フア２０２はヒツトしたことになりデータバッフ
ァから出力されたデータは有効である。

ＴＬＢ２０１がミスした場合は、オペランドアクセス制
御部２０５の制御により、本発明のデータ処理袋７１０
０の外部のメモリにあるアドレス変換テーブルがアクセ
スされ、論理アドレスが物理アドレスに変換され、ＴＬ
Ｂ２０１のエントリが更新される。ＴＬＢ２０１のエン
トリを更新後、再びＴＬＢ２０１がアクセスされ、ＴＬ
Ｂ２０１はヒントする。

ＴＬＢ２０１がヒントしたが内蔵データキャンシュとし
て動作したデータバッファ２０２がミスした場合は、オ
ペランドアアクセス制御部２０５の制御により、物理ア
ドレスで外部のメモリがアクセスされ、データバッファ
２０２のエントリが更新される。

ＴＬＢ２０１がミスした場合は、ＴＬＢ２０１から読出
された物理アドレスとデータバッファの物理アドレスタ
グとが一致してもデータバッファ２０２はヒントとはな
らない。この場合、データバッファ２０２のヒツト／ミ
スの判定はＴＬＢ２０１のエントリが更新されてＴＬＢ
２０１がヒントした後に行われる。

データバッファ２０２がトレースメモリとして動作する
場合は、トレース内容を外部に出力させるための口ＭＰ
命令以外ではオペランドアクセスの際にデータバッファ
がアクセスされることはない。

この場合、ＴＬＢ２０１で変換された物理アドレスが本
発明のデータ処理装置１００の外部に出力されることに
より外部からデータがフェッチされる。

（５，３）　　ｒオペランドアクセス部のデータライト
動作」 オペランドアクセス部１２０に対するデータのライト動
作はＴＬＢ２０１のアクセスに関してはデータリード動
作時と同様である。

データバッファ２０２が内蔵データキャンシュとして動
作する場合、データバッファ２０２のアクセス動作もデ
ータリード動作と類似しているが、データバッファ２０
２からデータが読出されることはない。

データライト動作ではデータバッファ２０２がヒツトし
た場合はヒントしたエントリにデータが書込まれる。ミ
スした場合はデータバッファ２０２にはデータは書込ま
れず、エントリの更新動作も行われない。

本発明のデータ処理袋Ｗｌｌｏｏのデータバッファ２０
２はライトスルー制御のデータキャッシュとして動作し
、データライト動作時にデータバッファ２０２がヒント
した場合もミスした場合もストアデータが外部へ出力さ
れる。

データバッファ２０２がトレースメモリとして動作する
場合はオペランドライト時にデータバッファがアクセス
されることはない、この場合、ＴＬＢ２０１で変換され
た物理アドレスが本発明のデータ処理装置ＯＯの外部へ
出力されると共にストアデータが外部へ出力される。

外部へのデータのストア処理は最小でも２クロツクを必
要とし、本発明のデータ処理装置１００のＥステージ３
５のストア動作速度に比べて低速である。このため、ス
トアデータはそのストア動作を行った命令のＰＣ値、ス
トア先の物理アドレス、ストア先の論理アドレスと共に
ストアバッファに一旦登録され、その後にストアバッフ
ァがストア動作を行う。ストアバッファに登録されるス
トア動作を行った命令のＰＣ値はｐｃ計算部１１Ｇから
入力された命令のｐｃ値である。

（５，４）、　ｒオペランドアクセス部の実行命令アド
レストレース動作」 本発明のデータ処理装置１００のデータバッファ２０２
は内蔵データキャッシュとして動作する他、モード切換
えによりトレースメモリとしても動作する。

データバッファ２０２がトレースメモリとして動作する
場合は、ｐｃ計算部１１６から転送されてくるＰＣ値が
データ入出力回路２０７を通じてデータバッファ２０２
に書込まれる。データバッファ２０２中でＰＣ値を書込
むべきエントリのアドレスはエントリポインタ２０９に
より指し示される。エントリポインタ２０９はトレース
動作の開始時に“０＃にクリアされ、ＰＣ（ｉが書込ま
れる都度インクリメントされる。

データバッファ２０２は４バイトＸ　２０４８エントリ
の容量があり、４バイトのＰＣ値を２０４８個まで登録
できる。このため、エントリポインタ２０９の値が２０
４８になるとデータバッファ２０２はオーバーフローし
、デバッグトランプが発生する。

（５，５）　　ｒオペランドアクセス部のトレースアド
レスダンプ動作」 本発明のデータ処理袋２１００はＤＭＰ命令を実行する
ことによりデータバッファ２０２の内容を外部へ出力す
る。出力光の外部メモリのアドレスは汎用レジスタＲＯ
で指し示される。

データバッファ２０２をトレースメモリとして動作させ
て蓄えた実行命令アドレスのトレース結果はこのＤＭＰ
命令により外部に出力されてソフトウェアのデバッグに
利用される。

また、ＤＭＰ命令はデータバッファを内蔵データキャッ
シュとして動作させた場合に、キャッシュのデータ部を
診断するためにもイ１゛効である。

ＤＭＰ命令が実行されるとエントリポインタ２０９がゼ
ロクリアされ、エントリポインタ２０９が指すエントリ
からデータ入出力回路２０７にＰＣ（ｆｉが読出され、
ストアバッファに転送される。エントリポインタ２０９
の内容はｐｃ値が読出される都度インクリメントされる
。

データバッファ２０２からのＰＣ（直の読出しに同期し
て整数演算部からはｐｃ値の転送先である外部メモリの
アドレスがアドレス出力回路２０６を通じてストアバッ
ファ２０８に送られる。ｐｃ値の転送先アドレスの先頭
は汎用レジスタＲＯの値であり、ｐｃ値が転送される都
度整数演算部１１７で４づつインク（６）「外部アクセ
ス動作」 （６，１）　　ｒ入出力信号線」 第７図は本発明のデータ処理ｖ装置１００の入出力信号
を示す模式図である。

本発明のデータ処理装置１００は、電源Ｖｃｃと接ｊｌ
ｃＮｎ、　　６４本のデータピンと３２本のアドレスピ
ンと３２本の命令ピン及び入力クロックＣＬＫの他に種
々の制御信号を人出力する。

命令アクセスの場合もデータアクセスの場合も、アドレ
スピンへは物理アドレスが出力される。

ＣＬＫは外部入カクロソクであり、本発明のデータ処理
装置１００の動作クロックと同一周波数のりロックであ
る。

データアドレスストローブＤＡＳＩ　（ＩＩはｆｌ、論
理を表す）はアドレスピンに出力されたデータアドレス
が有効であることを示す。

リードライトＲ／Ｍｌはデータビンでのバスサイクルが
人力であるか出力であるかを区別する。

データストローブＤＳＩは本発明のデータ処理装置１０
０がデータ入力準備を完了したことまたは本発明のデー
タ処理装置１００からデータが出力されたことを示す。

ＤＣＩは本発明のデータ処理装置１００にデータアクセ
スサイクルを終了してもよいことを通知する信号である
。

ＢＡＴ（０：２）は第２８図に示す様に、アドレスピン
とデータビンとの値の意味を示す。

命令アドレスストローブＩＡＳＩはアドレスピンに出力
された命令アドレスが有効であることを示す。

命令ストローブ■Ｓ＃は本発明のデータ処理装置１００
が命令人力準備を完了したことを示す。

ＩｃＩは本発明のデータ処理装置１００に命令アクセス
サイクルを終了してもよいことを通知する信号である。

ホールドリクエストＨＲＥＱＩは本発明のデータ処理装
置１００にバス権を要求する信号であり、ＩＩＡＣＫＩ
Ｉは本発明のデータ処理装置１００がホールドリクエス
トＨＲＥＱＩを受付けてバス権を他のデバイスに渡した
ことを示す信号である。

ＩＲＥＱ（０：２）は外部割込み要求信号である。

」＾ＣＫＩは本発明のデータ処理装置１００が外部割込
みを受付け、割込みベクトルアクセスサイクルを行って
いることを示す信号である。

（６，２）　　ｒ外部デバイスのアクセス」本発明のデ
ータ処理装置１００を用いた第６図に示したシステムの
例では、本発明のデータ処理装置１００とデータキャッ
シュ１０７．１０８とがデータビンに接続するデータバ
ス１０２．　　アドレスビンに接続するアドレスバスｌ
ｏｔの他、ＢＡＴ（０：２）、　ＤＡＳＩ。

Ｒ／Ｗｌ、　ＤＳＩ、口Ｃ１でも接続されている。

本発明のデータ処理装置１００と命令キャッシュ１１と
は命令ビンに接続する命令バス１０３．　　アドレスバ
ス１０１の他、ＢＡＴ（０：２）、　ＩＡＳ＃、　１５
１．　ＩＣ＃でも接続されている。

ＣＬＫはシステム全体に供給されシステムの基本タイ稟
ングを決定するクロックである。

標準アクセスモードでのバスアクセスに際しては、デー
タバス１０２を用いたデータアクセスと命令バス１０３
を用いた命令アクセスとをそれぞれ十分高速な外部のメ
モリに対して外部人カクロンクＣ１Ｊの２サイクルに１
度の速度で行う。

クワンドアクセスモードでのバスアクセスに際しては、
データバス１０２を用いたデータアクセスと命令バス１
０３を用いた命令アクセスとをそれぞれ十分高速な外部
のメモリに対して外部人力クロックＣＬにの５サイクル
に４度の速度で行う。

アドレスバス１０１はデータキャッシュ１０７．１０８
のアクセスと命令キャンシュ！０６のアクセスとの両方
に利用される。

（７）「各種制御レジスタ」 （７，１）　　ｒプロセッサ状！！１（ＰＳＷ）の構成
」第３図は本発明のデータ処理装置１０Ｇの整数演算部
１１７にあるプロセッサ状ｍ語（ｐｓｗ＞の構成を示す
模式図である。

第３図において、５Ｍビット２０はリング０で割込み処
理用スタックポインタを使用中であるかりフグ０用スタ
ックポイりタを使用中であるかを示す。

ＲＮＧフィールド２１はプログラムが実行されているリ
ングの番号を示す。

ＡＴフィールド２２はアドレス変換とメモリ保護とのモ
ードを示す。

ＰＲビット２３は浮動小数点演算トラップの起動モード
を示す。

ＤＢビット２４はデバッグ条件を示す。ＤＢ、、　１で
あればデバッグサポート機構がオンで、デバッグ条件が
成立すればセルフデバッグトラップが起動される。　Ｄ
Ｂ・０であればデバッグサポート機構がオフで、デバッ
グ条件が成立してもセルフデバッグトラップは起動され
ない。

団＾Ｓにフィールド２５は外部割込みのマスクレベルを
示す。ＩＭ＾ＳＫフィールド２５で示されたマスクレベ
ルより優先度が高い外部割込みが本発明のデータ処理袋
２１００に入力されると割込み処理が起動される。

ＰＲＮＧフィールド２６は現在のリングを呼出したリン
グのリング番号を示す。

ＦＬＡＧフィールド２７は整数演算に関するフラグを示
す。

ＰＳ−はリセット時にはオールゼロにクリアされる。ま
た、ＰＳＨはＬＤＣ命令とＳＴＣ命令とでその内容を読
出すこと及び指定した内容を書込むことがそれぞれ可能
である。

（７，２）　　ｒデバッグ制御レジスタの構成」第２図
は本発明のデータ処理装置１００のデバッグサポート機
構を制御するデバッグ制御レジスタの構成を示す模式図
である。

デバッグ制御レジスタはＰＳＨのＤＢビフト２４が“１
１である場合に有効となるレジスタで、Ｐ側のＤＢビッ
ト２４が１０”である場合は全ビットが“０”である場
合と等価な動作を行う。

デバッグ制御レジスタはリセット時にはオールゼロにク
リアされる。　　ＬＤＣ命令とＳＴＣ命令とでその内容
を読出すこと及び指定した内容を書込むことがそれぞれ
可能である。

第２図において、Ｓχフィールド６は本発明のデータ処
理装置１００に対して命令をステップ実行することを指
定するフィールドで以下の意味を有する。

５Ｘ＝ＯＯニステップ実行モードでない。

５Ｘ−Ｏｆ　ニステップ実行モードである。

命令を１つずつ逐次実行する。複数 の命令をパイプライン上に取込んで 同時に処理することはない。従って、 各命令の切目で逐次的に例外や割込 みを受付ける。但し、命令のブリフ エノヂは行う。

５Ｘ＝ｌＯ：　ステップ実行モー］゛である。

ブランチ等の命令実行シーケンスに 乱れを生しさせるような命令（プリ ブランチの誤りによる本来の直後の 命令への復帰を除く）を実行すると デバッグ事象を検出する ５Ｘ＝１１　：　ステツブ実行モードである。

各命令の切れ目でデバッグ事象を検 出する。

Ｓ＾ビフト１はＳｘフィールド６に対応してステップ実
行ステータスを示すビットであり、以下の意味を有する
。

ＳＡ・０ニステップ実行によるデバッグ事象が検出され
なかったことを示す。

５Ａ＝ｌ　ニステップ実行モードでデバッグ事象が検出
されたことを示す。

ＴＧビ・７ト７はトレースの開始及び終了アドレスをそ
れぞれ指定するトリガポイントレジスタであるＴＧＰＯ
及びＴＧＰＩの有効無効を制御するビットであり以下の
意味を有する。

ＴＧ・Ｏ：　ＴＧＰＯとＴＧＰＩとを無効にする。

ＴＧ・１　：　７１；ＰＯ又はＴＧＰＩにセットされた
アドレスの命令が実行されると、トレースメモ リ制御ビット（Ｔビット）９の値を切替える。命令の先
頭アドレスのみをチエツ クする。

Ｊビット８はデータバッファ２０２をトレースメモリと
して動作させた際の動作モードを指定するビットであり
、以下のような意味を有する。

Ｊ＝０：全命令のＰＣ値をトレースメモリへの格納対象
とする。

Ｊ・１ニブランチ等の命令実行シーケンスに乱れを生し
させるような命令（プリブラ ンチが誤りであった際に本来の命令の 直後の命令への復帰を除く）のＰＣ（ｌＩ！とジャンプ
先の命令のｐｃ（ａとをトレースメモリへの格納対象と
する。

Ｔビット９はデータバッファ２０２がトレースメモリと
して動作中であるか否かを示すビットであり、以下の意
味を有する。

Ｔ・０：　トレースメモリを動作させない。トレース中
でない。

Ｔ＝ｌ：）レースメモリを動作させる。トレス中である
。

ＴＡビット２はトレースメモリのオーバフローによりデ
バノグトラソプが発生したか否かを示すビットであり、
以下のような意味を有する。

ＴＡ・０ニドレースメモリのオーバーフローではデバッ
グ事象が検出されなかったこと を示す。

ＴＡ・１ニドレースメモリのオーバーフローでデバッグ
事象が検出されたことを示す。

Ｅビット１０は命令アドレスのブレイクポイントレジス
タであるＸＢＰＯとＸＢＰＩとの有効無効を制御するビ
ットであり、以下の意味を有する。

Ｅ＝Ｏ：　ＸＢＰＯとＸＢＰＩとを無効にする。

Ｅ・１：にＢＰＯ又はＸＢＰＩにセントされたアドレス
の命令が実行されるとデバッグ事象を 検出する。命令の先頭アドレスのみを チエツクする。

ＥＡフィールド３はＥビット１０に対応して実行ブレイ
クのステータスを示すフィールドであり、以下の意味を
有する。

ＥＡ＝００　：　ＸＢＰＯ，ＸＢＰＩノ示すアドレスで
はデバッグ事象が検出されなかったことを 示す。

ＥＡ・１０　： ＥＡ＝０１　７ Ｅ＾＝１１　＝ ＸＢＰＯの示すアドレスでデバッグ事象が検出されたこ
とを示す。

ＸＢＰＩの示すアドレスでデバッグ事象が検出されたこ
とを示す。

ＸＢＰＯ及びＸＢＰＩの示すアドレス両方でデバッグ事
象が検出されたことを示 す。

Ｒビット１１はデータリードアクセスに対してプレイク
ポイントレジスタである０ＢＰＯと０ＢＰＩとの有効無
効を制御するビットであり、以下の意味を有する。

Ｒ−０：オペランドリードアクセスに対して０ＢＰＯと
０ＢＰＩとを無効にする。

Ｒ・Ｉ　：　０ＢＰＯ又は０ＢＰＩにセントされたアド
レスに対してオペランドの読出しが行われ ると、デバッグトランプを発生する。

メモリ間接アドレッシングのためのメ モリアクセスもデバッグ事象の検出対 象となる。命令の読出しに対してはデ バッグ事象を検出しない。

１？Ａフイールド４はＲビット１１ムこ対応してデータ
リードに対するブレイクステータスを示すフィールドで
あり、以下の意味を有する。

Ｒ＾−００：　０ＢＰＯ，０ＢＰＩの示すアドレスから
の読出しに際してはデバッグ事象が検出 されなかったことを示す。

Ｒ＾・１０　：　０ＢＰＯの示すアドレスからの読出し
に際してデバッグ事象が検出されたこ とを示す。

１２Ａ＝０１　：　０ＢＰＩの示すアドレスからの読出
しに際してデバッグ事象が検出されたこ とを示す。

ＲＡ＝１１　：　０ＢＰＯ及び０ＢＰＩの示すアドレス
からの読出しに際してデバッグ事象が検出 されたことを示す。

Ｗビン目２はデータライトアクセスに対してブレイクポ
イントレジスタである０ＢＰＯと０ＢＰＩとの有効無効
を制御するビットであり、以下の意味を有する。

−・０ニオペランドライドアクセスに対して０ＢＰＯと
０ＢＰＩとを無効にする。

−・１　：　０ＢＰＯ又は０ＢＰＩにセットされたアド
レスに対してオペランドの書込みが行われ るとデバッグ事象を検出する。

一＾フィールド５はＷピッ目２に対応してデｒクライト
に対するブレイクステータスを示すフィールドであり、
以下の意味を有する。

−＾＝ｏｏ　：　０ＢＰ０．１の示すアドレスへの書込
みではデバッグ事象が検出されなかった ことを示す。

ＨＡ＝１０　：　０ＢＰＯの示すアドレスへの書込みで
はデバッグ事象が検出されたことを示 す。

ＨＡ・０１　：　０ＢＰＩの示すアドレスへの書込みで
はデバッグ事象が検出されたことを示 す。

ＷＡ＝１１　：　０ＢＰＯ及び０ＢＰＩの示ずアドレス
への書込みでデバッグ事象が検出されたこ とを示す。

（７，３）　　ｒデバッグ補助レジスタ」デバッグ制御
レジスタの動作を補助するため、本発明のデータ処理装
置１００はトレースカウントレジスタ、トリガポイント
レジスタ、ブレイクカウントレジスタ、ブレイクポイン
トレジスタ、命令アドレスブレイクポイントレジスタ、
オペランドアドレスブレイクポイントレジスタを有する
。

これらの各デバッグ補助レジスタに対してはＬＤＣ命令
とＳＴＣ命令とでその内容を読出すこと及び指定した内
容を書込むことがそれぞれ可能である。

第２９図はトレースカウントレジスタの構成を示す模式
図である。

トレースカウントレジスタは、データバッファ２０２が
トレースメモリとして動作中に格納した命令アドレスの
数を示す。このレジスタは整数演算部１１７にあり、第
１マイクロＲＯＭ部１１３により制御される。

第３０図はトリガポイントレジスタの構成を示す模式図
である。

トリガポイントレジスタはＴＧＰＯ及びＴＧＰＩの２つ
がオペランドアクセス部１２０にあり、トレース開始の
命令アドレス及びトレース終了の命令アドレスをそれぞ
れ示す。

第３１図はブレイクカウントレジスタの構成を示す模式
図である。

ブレイクカウントレジスタは０ＢＰＯ，０ＢＰＩ、　Ｘ
ＢＰＯ。

ＸＢＰＩまたはステップ実行モードで検出されたセルフ
デバッグトラップの数をカウントする。

このレジスタは、ブレイクポイントによるセルフデバフ
グトラソブが検出される都度ｌずっ値をディスカウント
し、ブレイクカウントレジスタの値がゼロのときにブレ
イクポイントによるセルフデバッグトラップが検出され
るとＥ１丁処理を起動する。

このレジスタは整数演算部１１７にあり、第１マイクロ
ＲＯＭ部１１３により制御される。

第３２図は命令アドレスブレイクポイントレジスタの構
成を示す模式図である。

命令アドレスブレイクポイン１−レジスタはＸＢＰＯと
ＸＢＰＩとの２つがｐｃ計算部１１６にあり、実行した
命令に対するブレイクポイントのアドレスが入る。

第３３図はオペランドアドレスブレイクポイントレジス
タの構成を示す模式図である。

オペランドアドレスブレイクポイントレジスタは０８１
”Ｏと０ＢＰＩとの２つがオペランドアクセス部１２０
にあり、オペランドアクセスに対するブレイクポイント
のアドレスが入る。

（７，４）　　ｒバッファメモリ制御レジスタ」第８図
は本発明のデータ処理装置１００のデータバッファ２０
２と内蔵命令キャッシュとを制御するバッファメモリ制
御レジスタの構成を示す模式図である。

聞フィールド２８はデータバッファ２０２をＩＩ　ｍす
るフィールドであり、以下の意味を有する。

ＤＭ＝００　：　データバッファを動作させない。

ＤＭ・０１：データバッファをデータキャッシュとして
動作させ、キャッシュフリー ズ状態にする。

Ｄｌ’１＝１０７データバンフアをラインサイズ１６バ
イトのデータキャッシュとして動作 させる。

聞・１１：　データバッファをラインサイズ３２バイト
でデータキャッシュとして動作 させる。

１Ｍフィールド２９は内蔵命令キャッシュを制御するフ
ィールドであり、以下の意味を有する。

ＩＭ・００：内蔵命令キャンシュを動作させない。

ＩＭ・０１：内蔵命令キャッシュを動作させ、キャッシ
ュフリーズ状態にする。

ＩＭ・１０：内蔵命令キャッシュをラインサイズ１６バ
イトで動作させる。

ＩＭ＝１１　：　ｒｅｓｅｒｖｅｄ。

（８）「本発明のデータ処理装置の例外処理機能」（８
，１）　　ｒ本発明のデータ処理装置で検出されるＢＩ
Ｔの種類」 本発明のデータ処理装置１００で発生するＢＩＴには、
命令に依存しないＢＩＴとして、アクセスした論理アド
レスに対応するデータ及び命令が主メモ１７１０９上に
なくページフォールトが発生した場合に検出されるペー
ジ不在例外、論理アドレスを物理アドレスに変換中に発
生するエラー、メモリ保護違反及びｌ１０ｅｆｆ域に関
する不当なアクセスが生じた場合に発生するアドレス変
換例外、命令またはオペランドアクセスにおいて一定時
間以内にバスからの応答がなくメモリアクセスが実行さ
れなかった場合に発生するバスアクセス例外がある。

また、命令に依存して発生するＢＩＴとして、ジャンプ
命令のジャヤンブ先アドレスが奇数であった場合に発生
する奇数アドレスジャンプトラップ。

割当てられていない命令及びアドレッシングモードのビ
ットパターンを実行しようとした場合に発生ずる予約命
令例外、整数演算でＯ除算を行なった場合に発生するゼ
ロ除算トラップ、浮動小数点命令を実行した際にマスク
されていない例外を検出した場合に発生する浮動小数点
演算トラップ。

ＴＲＡＰＡ命令により発生する無条件トラップ、　ＴＲ
ＡＰ／ｃｃ命令により発生する条件トラップがある。

その他、命令のアドレスがブレイクポイントにヒツトし
た場合あるいはシングルステップモードで命令を実行し
た場合にトレースメモリのオーバフローにより発生する
セルフデバッグトラップ。

更には外部からのハードウェア信号により発生する外部
割込み、インサーキット・工ごユレータ用のハードウェ
ア割込みであるデバッガ−割込みがある。

（８，２）　　ｒＥＩＴ処理ハンドラを起動する時の動
作」本発明のデータ処理袋２１００ではＥＩ丁を検出す
ると、以下の手順に従うマイクロプログラムが実行され
、ＢＩＴ処理ハンドラが起動される。

まず、検出したＥＩＴに応じたベクトル番号が本発明の
データ処理装置１００内部で生成される。

次に、メモリ空間上にあり、それぞれのＢＩＴに対する
処理ハンドラの先頭アドレスとＥＩＴのベクトルとがペ
アにして記憶されているＩＥＩＴベクトルテーブルがア
クセスされる。

ＥＩＴベクトルテーブルの各エントリは８バイトで構成
されており、ＥＩＴ処理ハンドラに処理が移る前に本発
明のデータ処理装置１００のプロセッサステータスワー
ド（ＰＳＷ）を更新するためのデータが含まれている。

次に、ＢＩＴ処理ハンドラから復帰した後に元の命令列
に戻るための戻り先命令のｐｃ値であるＮＩＥＸＴＰＣ
，ＥＩＴを起動する前のｐｓｗ、　　及び検出したＥＩ
Ｔの番号等の検出したＥＩＴに関する各種の情報である
ＢＩＴＩＮＦがスタックに退避される。

更に必要であれば、ＥＩＴを検出した命令のＰＣ値等の
情報もスタックに退避される。

これらの処理により生成されるスタックフレームはＢＩ
Ｔの！ｉ類に依存しており、５種類のフォーマットに分
かれる 次に、読込まれたＢＩＴベクトルテーブルエントリに基
づいてＰＳｕが更新される。この際、ＰＳＨにｒｅｓｅ
ｒｖｅｄの値がセントされようとするとシステムエラー
となる。このＰＳ−の更新により、メモリ保護情報とな
るリング番号の更新、アドレス変換の有無の切換え、デ
バッグ環境の切り換え９割込みマスクレベルの切換え、
浮動小数点演算トラップ受付モードの切換えを行うこと
可能になる。

次に、ＢＩＴテーブルのエントリからフェッチされたＰ
Ｃ（Ｉｆｊへのジャンプが行われ、ＢＩＴ処理ハンドラ
が起動する。多重にＢＩＴが検出されており、未処理の
ＥＫＴが抑止されていない場合はＢＩＴ処理ハンドラの
先頭命令を実行する以前にその未処理のＢＩＴに対する
ＢＩＴ処理ハンドラを起動するための処理が行われる。

（８，３）　　ｒ　ＥＩＴ処理ハンドラから元の命令列
への復帰動作」 ＢＩＴ処理ハンドラによる各ＢＩＴに対応する処理が終
了した後、ＥＩＴ処理ハンドラで最後に実行されるＲＥ
ＩＴ命令では以下のような処理を行うマイクロプログラ
ムが実行されて元の命令列に復帰する処理を行う。

まず、スタックからＢＩＴが検出された時点のｐｓｗ値
とＥＩＴＩＮＦとが読込まれる。続いてスタックから戻
光命令の論理アドレスが読込まれる。

更に、ＢＩＴＩＮＦ中のフォーマント情報により追加情
報の有無が判定され、追加情報があればスタ・ツクから
それが読込まれる。追加情報は前述の如く５つのフォー
マントに依存してそれぞれ異なる。

次に、スタックから読込まれたＢＩＴが検出された時点
のｐｓｗ値に従ってＰＳＨの全フィールドがＥＩＴ発生
前の値に復帰される。

ＥＩＴを発生したストアバッファによるライトサイクル
の再実行をＲＥＩＴ命令の実行中に行なう場合がある。

次に、スタックから読込まれた戻り先命令の論理アドレ
スへのジャンプが実行され、元の命令列（９１ｒ　）レ
ースメモリの利用例」 本発明のデータ処理装置１００では、ＰＳ−のＤＢビッ
ト２４を“１″としてデバッグ制御レジスタのＴＧビ、
／ドア又はＴピント９を“１″にすると、パンツアメモ
リ制御レジスタの０Ｍフィールド２８８は無関係にデー
タバッファ２０２はトレースメモリとして動作する。

ＴＧビット７、Ｔビット９のセント等のデバッグ制御レ
ジスタの操作はシステムプログラムのハンドラ中でＰＳ
ＷのＤＢビフト２４を“０”にセントした状態で行われ
、ハンドラからユーザプログラムに戻る際にｐｓ！４の
Ｉ）Ｂビット２４が°ドにセットされる。

Ｔビット９が“１′にセントされた場合には、ＤＢビッ
ト２４が“ｌ”になっｔ・時点から即座にトレースが開
始される。

？Ｇピント７がセットされた場合は、ＴＧＰＯまたはＴ
ＧＰＩが示すアドレスの命令が実行されてＴビット９が
セットされることによりトレースが開始される。

トレースの終了は、トレースメモリがオーバーフローし
た場合、ＸＢＰＯ，ＸＢＰＩが示すアドレス命令の実行
に伴うブレイクデバッグトラソプの起動の際にＰＳｈの
ＤＢビット２４が“１”から“０″にクリアされること
により終了する。

デバッグトラノブに対するハンドラの中でＤＭＰ命令が
実行されると、データバッファ２０２中に蓄えられたト
レース結果が外部のメモリにダンプされる。また、この
際にトレースカウントレジスタの値をＳＴＣ命令で読出
すことにより、ダンプされたトレース結果であるＰＣ値
の数を知ることも可能である。

トレースの終了はデバッグトラノブを起動しなくともＴ
ＧＰＯまたはＴＧＰＩのレジスタで示されたアドレスの
命令を実行してＴビット９をクリアすることでも行える
。

デバッグ制御レジスタのＪビット８が“０″である場合
はＴビット９が“ドである間に実行された全命令のＰＣ
値がデータバッファ２０２にトレース結果として蓄えら
れる。しかし、Ｊビット８が“ｌ”である場合は、ジャ
ンプあるいはＥＩＴの発生により命令のシーケンスを乱
した命令のＰＣ値と、その際のジャンプターゲットの命
令のＰＣ値とのみがＰＣ計算部１１６からオペランドア
クセス部１２０へ送られてデータバッファ２０２にトレ
ース結果として蓄えられる。

Ｊビット８が°１”である場合は、トレース結果のジャ
ンプターゲットの命令と次のジャンプを起こす命令との
間に実行された命令のＰＣ値はトレース対象とはならな
い、このため、全命令のＰＣ値のトレース結果を得るに
は、ソフトウェアでの解析処理が別途必要であるが、Ｊ
ビット８が“Ｏ”である場合に比してトレースメモリが
節約されるので、長い区間のトレースを行うことが可能
である。

第３４図にトレース動作の第１の具体例として、ＴＧＰ
Ｏで指定されたｌｌ’００００４０００番地（「は１６
進数を表す）の命令からＴＧＰＩで指定されたＨ　’　
００００５０００番地の命令が実行されるまでの間のト
レースをＪビット８を′１”として行う場合のフローチ
ャートを示す。

まず、ＴＲＡＰ命令によりハンドラが起動され、その際
にＰＳＨの［）Ｂビット２４が１０″にされる（ステッ
プ３１）。

次に、ＬＤＣ命令によりデバッグ制御レジスタのＴＧピ
ノｌ−７とＪビット８とが共に“１″に、他の各ビット
が“０″にされ（ステップ３２）、更にＴＰＧＯにＨ’
０ＯＯ０４０００（Ｈ”は１６進数を表す）が、ＴＰＧ
ＩにＨ゛００ｏｏｓｏｏｏがそれぞれロードされる（ス
テップＳ３．Ｓ４）。

次に、ＲＥＦＴ命令によりハンドラから復帰し、その際
にＰＳ−のＤＢビット２４が“１ｍ　にされる（ステッ
プＳ５）。

次に、Ｅステージ３５で実行された命令（命令へとする
）のＰＣ値がＴＧＰＯで指定されたアドレスｌ＋’００
００４０００と一致し、デバッグ制御レジスタのＴビッ
ト９が“Ｏ“から“１″になってトレース動作が起動す
る。この際、トレースカウントレジスタはゼロクリアさ
れる（ステップ３６）。

しステージで実行された命令の内のシーケンスを見出す
命令とジャンプ先の命令とのＰＣ値がＰＣ値計算部１１
６からオペランドアドレスアクセス部１２０に登録され
、データバッファ２０２に登録される。

なお、ＰＣ値転送の都度トレースカウントレジスタがイ
ンクリメントされる（ステップＳ７）。

Ｅステージ３５で実行された命令（命令Ｂとする〉のＰ
Ｃ（ＪがＴＧＰＩで指定されたアドレスＨ’　００００
５０００と一致し、デバッグ制御レジスタのＴビット９
が“１“から“０”になるとトレース動作が停止される
（ステップＳ８）。

次に、ＴＲＡＰ命令によりハンドうが起動され、この際
にＰＳ−のＤＢビット２４が“０”にされる（ステップ
Ｓ９）。

次に、ＤＭＰ命令によりデータバッファ２０２の内容が
、ＲＯにて示されるアドレスから始まる外部命令の領域
へ読出される（ステップ５１０）。

最後に、ＬＤＣ命令によりトレースカウンタの内容が読
出される　（ステップ５１１）。

また、第３５図にトレース動作の第２の具体例として、
ＴＧＰＯで指定されたＨ　’　００００６０００番地の
命令からＸＢＰＯで指定されたＨ　’　００００７００
０番地の命令が実行されるまでの間のトレースをＪビッ
ト８を“０“として行い、Ｈ”　００００７０００番地
の命令が実行される前にトレースメモリがオーバーフロ
ーしてトレースが終了した場合の手順のフローチャート
を示す。

まず、ＴＲＡＰ命令によりハンドラが起動され、その際
にＰＳ−のＤＢビット２４が“０″にされる（ステップ
５２１）。

次に、Ｉ、ＤＣ命令によりデバッグ制御レジスタのＴＧ
ビット７とＥビット１０とが共に“ｌ”に、他の各ビッ
トが“Ｏ”にされ（ステップ３２）、更にＴＰＧＯ及び
↑ＰＧ　１　ニＨ’　００００６０００が、ＸＢＰＯ及
びＸＢＰｌニｌｌ’００００７０００がそれぞれロード
される（ステップＳ２２〜５２６）。

次に、ＲＥＩＴ命令によりハンドラから復帰し、その際
にＰＳＨのＯＢビット２４が“ｌ”にされる（ステップ
５２７）。

次に、Ｅステージ３５で実行された命令（命令Ｃとする
）のＰＣ値がＴＧＩ’Ｏで指定されたアドレス１１００
００６０００と−敗し、デバッグ制御レジスタの′ｒビ
ット９が“０′から“１′″になるとトレース動作が起
動する。この際、トレースカウントレジスタはゼロクリ
アされる（ステップ５２Ｂ）。

命令ＣのＰＣ値から順に、Ｅステージ３５で実行された
命令のＰＣ値がＰＣＣ計算部１１６からオペランドアク
セス部１２０へ転送されてデータバッファ２０２に登録
される。ｐｃ値の転送の都度、トレースカウントレジス
タがインクリメントされる（ステップ５２９）。

に８ＰＯで指定されたアドレス１１　’　００００７０
００をＰＣ値とする命令りの実行以前にトレースカウン
トレジスタの値が２０４８になるとデータバッファ２０
２はオーバフローし、デバッグトラップが起動される。

ハンドラの起動時にＰＳ−のＯＢビフト２４が“０２に
される（ステップ５３０）。

次に、ＤＭＰ命令によりデータバッファ２０２の内容が
、ＲＯにて示されるアドレスから始まる外部命令の領域
へ読出される（ステップ５３１）。

最後に、ＬＤＣ命令によりトレースカウンタの内容が読
出される（ステップ５３２）。

（２）「本発明の他の実施例」 上記実施例では、データバッファをトレースメモリとし
て動作させることを指示するデバッグ制御レジスタのＴ
ビットと、データバッファをデータキャッシュとして動
作させることを指示するパンファメモリｔＩＩＩｍレジ
スタの０Ｍフィールドとは独立に値を設定できる例につ
いて説明したが、１つのレジスタの１つのビットでデー
タバッファがデータキャッシュとして動作する場合とト
レースメモリとして動作する場合とを指示するような構
成を採ってもよい。

また、上記実施例では、実行した命令のプログラムカウ
ンタ値をトレースメモリに蓄える例について説明したが
、トレースメモリにはリードしたメモリオペランドアド
レス又はストアしたメモリオペランドのアドレス等、他
のトレース情報を蓄える構成を採ってもよい。

［発明の効果］ 本発明のデータ処理装置は上述のように、第１の発明に
よれば、命令をデコードする命令デコード部と、命令を
実行する命令実行部（演算部）と、命令デコード部に接
続されて命令デコード部の出力に従って演算部を制御す
る制御部（マイクロＲＯＭ部〉と、モード切替えにより
データキャッシュまたはデバッグ情報を蓄えるためのト
レースメモリとして動作する記憶装置（データバッファ
）と、データバッファのモードを指定する情報を保持す
るデバッグ制御レジスタとを備え、デバッグ制御レジス
タのＴＧビットとＴビットとが“Ｏ”にセントされてい
る場合はデータバッファは通常のデータキャッシュとし
て動作し、ＰＳ−のＤＢビットが＠１″でありデバッグ
制御レジスタのＴＧビットとＴビットとが“１１にセン
トされている場合はデータバッファはトレースメモリと
して動作し、演算部で実行された命令のＰＣ計算部で計
算されたプログラムカウンタ値をトレース情報として蓄
える。

このため、高速記憶装置であるデータバッファをキャッ
シュメモリとしてだけでなく、トレースメモリとしても
利用出来るので、データバッファの効率的な利用が可能
になる。トレース情報は一旦データバッファに蓄えられ
、トレース終了後に専用のＤＭＰ命令でデータバッファ
から外部メモリへ読出されるので、本発明のデータ処理
装置を１つの集積回路上に実現した場合でもトレース情
報を外部メモリに出力する専用の出力ピンは不要であり
、外部メモリの速度もトレース時の命令処理時に比して
低速にすることができる。

更に、デバッグ制御レジスタにはプログラムカウンタ値
を選択的にトレースメモリに蓄えることを制御するＪビ
ットを備え、Ｊピントを“１”にセットした場合にデー
タバッファが１−レースメモリとして動作する際は、ジ
ャンプの実行１例外及び割込みの発生等によりプログラ
ムの実行シーケンスを乱す命令とそのジャンプ先の命令
のブトコグラムカウンタ値のみを選択的にトレースメモ
リに蓄えるので、１−レースメモリを有効に利用してト
レース区間を長くとることができる。

また第２の発明では、データバッファがトレースメモリ
動作時に蓄えたトレース情報であるプログラムカウンタ
値の数をカウントするトレースカウントレジスタと、デ
ータバッファがトレース動作時にオーバフローした場合
にデバソグトラソプが起動される。このｉ能により、ト
レースメモリがオーバフローした場合には即座にトレー
スが中断されてデバッグ処理ハンドラによりトレース情
報が外部へ読出され、トレースカウントレジスタをクリ
アして更にトレースを続行させたり、オーバフロー時点
でトレースを終了してトレース情報の解析処理を行った
りすることが容易に可能になる。なお、トレースカウン
トレジスタの値はトレースがオーバフロー前に終了した
際には、トレースメモリの有効情報数を知るための情報
としても利用可能である。

更に第３の発明では、トレースメモリには実行が完了し
た命令のプログラムカウンタ値のみが蓄えられるので、
命令の実行と命令のデコードとがパイプライン処理され
ていてデコードは行われたが実行されなかった命令のプ
ログラムカウンタ値はトレースの対象とはならない。従
って、パイプライン処理が行われている場合においても
、常時具に実行した命令のプログラムカウンタ値のみが
トレースメモリに蓄えられる。

【図面の簡単な説明】

第１図は本発明のデータ処理装置のオペランドアクセス
部を示すブロック図、 第２図は本発明のデータ処理装置のデバッグ制御レジス
タの構成を示す模式図、 第３図は本発明のデータ処理装置のプロセッサ状態語（
ＰＳＷ）の構成を示す模式図、第４図は本発明のデータ
処理装置の全体を示すブロック図、 第５図は本発明のデータ処理装置のパイプライン処理ス
テージの説明のための模式図、第６図は本発明のデータ
処理装置を用いたデータ処理システムの構成例を示す模
式図、第７図は本発明のデータ処理装置の入出力信月を
示す模式図、 第８図は本発明のデータ処理装置のバッツァメモリ制御
レジスタの構成を示す模式図、第９図乃至第１３図は本
発明のデータ処理装置の命令のフォーマントを示す模式
図、 第１４図乃至第２７図は本発明のデータ処理ＶｉＥの命
令中のアドレッシングモード指定部のフォーマントを示
す模式図、 第２８図は本発明のデータ処理装置のＢＡＴ（０：２）
信号の意味を表す表を示す図、 第２９図は本発明のデータ処理装置のトレースカウント
レジスタの構成を示す模式図、 第３０図は本発明のデータ処理装置のトリガポイントレ
ジスタの構成を示す模式図、 第３１図は本発明のデータ処理装置のブレイクカウント
レジスタの構成を示す模式図、 第３２図は本発明のデータ処理装置の命令アドレスブレ
イクポ、インドレジスタの構成を示す模式図、第３３図
は本発明のデータ処理装置のオペランドアドレスブレイ
クポイントレジスタの構成を示す模式図、 第３４図及び第３５図は本発明のデータ処理装置でデー
タバッファをトレースメモリとして使用する場合の動作
手順の一例を示すフローチャートである。 ７・・・ＴＧビフト　　８・・・Ｊピント　　９・・・
Ｔビット　　１１２・・・命令デコード部　１１３・・
・第１マイクロＲＯＭ部　１１７・・・整数演算部　２
０２・・・データバンフ１１６・・・プログラムカウン
タ値計算部なお、各図中同一符号は同−又は相当部分を
示す。 代 理 人 大 岩 増 雄 第 ６ 図 第 図 （遍しのビット番号〉 ０ ５１６ ３２４ １ 〈バイト毎のビット番号〉 ０ ０ Ｎ＋１ Ｎ＋２ Ｎ＋３ （アドレス〉 １話アドレス ←ＭＳＢＩ 高７ドレス→ ＬＳＢＩ→ →→命令を忌む方向→→ 図 ＢＹＴＥ　： Ｎ＋２ ＢＹＴＥ： Ｎ＋２−１ １ 図 ＢＹＴＥ： Ｎ＋２−１ ＢＹＴＥ： Ｎ＋２ Ｎ＋２＋１ Ｎ＋２＋２　−−−−−−　　Ｎ＋２＋Ｍ＋２−１２ 図 ＢＹＴＥ： ３ 図 ４ 図 ５ 図 弔 ６ 図 第 ７ 図 第 １日 図 ９ 図 （５ｈ） （Ｅａ） 日】］ 巳ヨＩヨ ０ 図 （ｓｈ） （Ｅａ） 田Ｉヨ 巴ヨエヨ １ 図 ２ 図 第 ２３ 図 第 ４ 図 第 ５ 図 弔 ６ 図 第 ７ 図 第 ８ 図 ０ 第 ９ 図 第 ０ 図 １ 手 続 補 正 書（自発） 平底　　年 月 ０ 日 ２、発明の名称 データ処理装置 ３、補正をする者 代表者 士 Ｉじ１ 岐 守 哉 ４、代 理 人 （ｊ１ｍ先０３（３２１３）３４２１特許ｔＳ＞＆補正
の対象 明細書の「特許請求の範囲」及び「発明の詳細な説明」
の欄、並びに図面 ６、補正の内容 ６−１明細書の「特許請求の範囲」の柵別紙の通り ６−２明細書の「発明の詳細な説明」の柵（１）　　明
細書の第６頁１６行目に「パイプラインへｊとあるのを
削除する。 （２）明細書の第１Ｏ頁１８行目から１９行目に「マイ
クロ部」とあるのを、ｒマイクロプログラムＲＯＭ部」
と訂正する。 （３）明細書の第１１頁６行目にｒＴＧビットとＴビッ
トとが共に“ｌ”Ｊとあるのを、「Ｔビットが“ｌ”」
と訂正する。 （４）　　明細書の第３５頁８行目にｒ等ど」とあるの
を、「等」と訂正する。 （５）明細書の第３５頁１８行目にｒ大２」とあるのを
、「第２」と訂正する。 （６）明細書の第４３頁２０行目にｒ１２２Ｊとあるの
を、ｒ１２１　Ｊ　と訂正する。 （７）明細書の第４４頁９行目にｒ１２：ＩＮとあるの
を、ｒ１２１Ｊ　と訂正する。 （８）明細書の第５１頁ｌＯ行目に「実行部された」と
あるのを、「実行された」と訂正する。 （９）　　明細書の第５２頁３行目に「された時点で」
とあるのを、「されてＪと訂正する。 αＧ　　明細書の第５２頁７行目に「第４図Ｊとあるの
を、「第５図」と訂正する。 ａυ　明細書の第６０頁３行目に「までで」とあるのを
、「まで」と訂正する。 ａカ　明細書の第６０頁６行目に「Ｒコード４５」とあ
るのを、「Ｅコード４５」　と訂正する。 ０３　　明細書の第７４頁７行目に「データビンとの」
とあるのを、「データビンと命令ビンとの」と訂正する
。 ａ４　　明細書の第７４頁２０行目にｒ　ＩＲＢＱＪ　
とあるのを、ｒｌＲＩＪ」と訂正する。 α９　明細書の第８４頁２０行目から第８５頁１行目に
「書込みでは」とあるのを、「書込みで」と訂正する。 Ｏｅ　　明細書の第８５頁３行目に「書込みではＪとあ
るのを、「書込みで」と訂正する。 （２）明細書の第８５頁６行目に「書込みではＪとある
のを、「書込みで」と訂正する。 ＠　明細書の第８７頁２行目に「ディスカウントｊとあ
るのを、「デクリメント」と訂正する。 ａＩ　　明細書の第８９頁１２行目に「エラー、メモリ
」とあるのを、「エラーあるいはメモリ」と訂正する。 ■　明細書の第９０頁１０行目に１場合あるいは」とあ
るのを、「場合に、あるいは」と訂正する。 （２１）明細書の第９０頁１１行目に「場合に」とある
のを、「場合に、またはＪと訂正する。 （２２）明細書の第９２頁９行目に「こと可能」とある
のを、「ことが可能」と訂正する。 （２３）明細書の第９４頁５行目に「２８８は」とある
のを、１２８とは」と訂正する。 （２４）明細書の第９５頁１行目に「場合、」とあるの
を、「場合、あるいは」と訂正する。 （２５）明細書の第９７頁２０行目に「登録」とあるの
を、ｒ転送」と訂正する。 ６−３図面 （１）第３図を別紙の通り訂正する。 但し、第８図は訂正の要なし。 （２）第５図を別紙の通り訂正する。 （３）第７図を別紙の通り訂正する。 ７、添付書類の目録 （１）補正後の特許請求の範囲の全文を記載した書面　
　　　　　　　　　　　　　　１通（２）訂正図面　　
　　　　　　　　　　　１通補正後の特許請求の範囲の
全文を記載した書面２、特許請求の範囲 （１）命令をデコードする命令デコード部と、命令を実
行する命令実行部と、 前記命令デコード部に接続され、前記命令デコード部の
出力信号に従って前記命令実行部を制御する制御部と、 前記命令実行部に接続され、前記命令実行ツシングする
第１の動作又は前記命令実行部が実行した命令に関する
トレース情報を蓄える第２の動作を行う記憶装置と、 前記記憶装置に前記第１の動作又は前記第２の動作のい
ずれかを行わせる記憶装置制御情報を保持する記憶装置
制御情報保持手段とを備え、 前記記憶装置制御情報保持手段に前記記憶装置制御情報
として第１の値がセットされている場合は、前記命令実
行部が命令を実行する際に前記記憶装置が前記第１の動
作を行い、前記記憶装置制御情報保持手段に前記記憶装
置制御情報として第２の値がセットされている場合は、
前記命令実行部が命令を実行する際に前記記憶装置が前
記第２の動作を行うべくなしてある ことを特徴とするデータ処理装置。 （２）請求項１に記載のデータ処理装置において、前記
命令実行部が実行すべき命令のプログラムカウンタ値を
生成するプログラムカウンタ値生成部を備え、 前記記憶装置は、前記命令実行部が命令を実行した際に
ジャンプが発生した場合及び前記命令実行部がジャンプ
ターゲット命令を実行した場合には前記プログラムカウ
ンタ値生成部が生成したプログラムカウンタ値を蓄え、
前記命令実行部がジャンプターゲット以外の命令を実行
した際にジャンプが発生しなかった場合には前記プログ
ラムカウンタ値生成部が生成したプログラムカウンタ値
を蓄えないようになされていることを特徴とするデータ
処理装置。 （３）命令をデコードする命令デコード部と、命令を実
行する命令実行部と、 前記命令デコード部に接続し、前記命令デコード部の出
力信号に従って前記命令実行部を制御する制御部と、 前記命令実行部が実行した命令に関するトレース情報を
蓄える記憶装置と、 前記記憶装置が蓄えたトレース情報の数を記憶するレジ
スタと を備え、 前記ｔｓｎ部は、前記レジスタの記憶領が所定値に達し
た場合に、例外を発生して例外処理ハンドラを起動すべ
くなしてあることを特徴とするデータ処理装置。 （４）　　命令をデコードする命令デコード部と、命令
を実行する命令実行部と、 前記命令デコード部に接続し、前記命令デコード部の出
力信号を入力して前記命令実行部をｆ／ｌＪ御する制御
部と、 前記命令実行部に接続され、前記命令実行部が実行すべ
き命令のコードまたはオペランドの内の少なくとも一方
オペランドとなるデータをキャッシングする第１の動作
又は前記命令実行部が実行した命令に関するトレース情
報を蓄える第２の動作を行う記憶装置と、前記命令デコ
ード部がデコードすべき命令のプログラムカウンタ値を
生成する第１のプログラムカウンタ値生成部と、 前記第１のプログラムカウンタ値生成部に接続し、前記
命令実行部が実行すべき命令のプログラムカウンタ値を
生成する第２のプログラムカウンタ値生成部と、 前記第２のプログラムカウンタ値生成部に接続し、前記
第２のプログラムカウンタ領生成部が生成したプログラ
ムカウンタ値と比較される第１．第２のプログラムカウ
ンタ値をそれぞれ保持する第１．第２のアドレスレジス
タと を備え、 前記記憶装置は、前記第２のプログラムカウンタ値生成
部が生成したプログラムカウンタ値が前記ｗＥ１のプロ
グラムカウンタ値と一致する場合は前記第２の動作を起
動して前記第２のプログラムカウンタ値生成部が生成し
たプログラムカウンタ値を蓄え、前記第２のプログラム
カウンタ値生成部が生成したプログラムカウンタ値が前
記第２のプログラムカウンタと一致する場合は前記第２
の動作を停止すべくなしてあることを特徴とするデータ
処理装置。 第 ワ 図

Claims (4)

【特許請求の範囲】
1. （１）命令をデコードする命令デコード部と、命令を実
   行する命令実行部と、 前記命令デコード部に接続され、前記命令 デコード部の出力信号に従って前記命令実行部を制御す
   る制御部と、 前記命令実行部に接続され、前記命令実行 部が実行すべき命令のオペランドとなるデータをキヤッ
   シングする第１の動作又は前記命令実行部が実行した命
   令に関するトレース情報を蓄える第２の動作を行う記憶
   装置と、 前記記憶装置に前記第１の動作又は前記第 ２の動作のいずれかを行わせる記憶装置制御情報を保持
   する記憶装置制御情報保持手段とを備え、 前記記憶装置制御情報保持手段に前記記憶 装置制御情報として第１の値がセットされている場合は
   、前記命令実行部が命令を実行する際に前記記憶装置が
   前記第１の動作を行い、前記記憶装置制御情報保持手段
   に前記記憶 装置制御情報として第２の値がセットされている場合は
   、前記命令実行部が命令を実行する際に前記記憶装置が
   前記第２の動作を行うべくなしてある ことを特徴とするデータ処理装置。
2. （２）請求項１に記載のデータ処理装置において、前記
   命令実行部が実行すべき命令のプログ ラムカウンタ値を生成するプログラムカウンタ値生成部
   を備え、 前記記憶装置は、前記命令実行部が命令を 実行した際にジャンプが発生した場合及び前記命令実行
   部がジャンプターゲット命令を実行した場合には前記プ
   ログラムカウンタ値生成部が生成したプログラムカウン
   タ値を蓄え、前記命令実行部がジャンプターゲット以外
   の命令を実行した際にジャンプが発生しなかった場合に
   は前記プログラムカウンタ値生成部が生成したプログラ
   ムカウンタ値を蓄えないようになされていることを特徴
   とするデータ処理装置。
3. （３）命令をデコードする命令デコード部と、命令を実
   行する命令実行部と、 前記命令デコード部に接続し、前記命令デ コード部の出力信号に従って前記命令実行部を制御する
   制御部と、 前記命令実行部が実行した命令に関するト レース情報を蓄える記憶装置と、 前記記憶装置が蓄えたトレース情報の数を 記憶するレジスタと を備え、 前記制御部は、前記レジスタの記憶値が所 定値に達した場合に、例外が発生したとして例外処理ハ
   ンドラを起動すべくなしてあることを特徴とするデータ
   処理装置。
4. （４）命令をデコードする命令デコード部と、命令を実
   行する命令実行部と、 前記命令デコード部に接続し、前記命令デ コード部の出力信号を入力して前記命令実行部を制御す
   る制御部と、 前記命令実行部に接続され、前記命令実行 部が実行すべき命令のオペランドとなるデータをキヤッ
   シングする第１の動作又は前記命令実行部が実行した命
   令に関するトレース情報を蓄える第２の動作を行う記憶
   装置と、 前記命令デコード部がデコードすべき命令 のプログラムカウンタ値を生成する第１のプログラムカ
   ウンタ値生成部と、 前記第１のプログラムカウンタ値生成部に 接続し、前記命令実行部が実行すべき命令のプログラム
   カウンタ値を生成する第２のプログラムカウンタ値生成
   部と、 前記第２のプログラムカウンタ値生成部に 接続し、前記第２のプログラムカウンタ値生成部が生成
   したプログラムカウンタ値と比較される第１、第２のプ
   ログラムカウンタ値をそれぞれ保持する第１、第２のア
   ドレスレジスタと を備え、 前記記憶装置は、前記第２のプログラムカ ウンタ値生成部が生成したプログラムカウンタ値が前記
   第１のプログラムカウンタ値と一致する場合は前記第２
   の動作を起動して前記第２のプログラムカウンタ値生成
   部が生成したプログラムカウンタ値を蓄え、前記第２の
   プログラムカウンタ値生成部が生成したプログラムカウ
   ンタ値が前記第２のプログラムカウンタと一致する場合
   は前記第２の動作を停止すべくなしてあることを特徴と
   するデータ処理装置。