JPH11282709A - インサーキットエミュレータ - Google Patents

インサーキットエミュレータ

Info

Publication number
JPH11282709A
JPH11282709A JP10082198A JP8219898A JPH11282709A JP H11282709 A JPH11282709 A JP H11282709A JP 10082198 A JP10082198 A JP 10082198A JP 8219898 A JP8219898 A JP 8219898A JP H11282709 A JPH11282709 A JP H11282709A
Authority
JP
Japan
Prior art keywords
cpu
internal
signal
circuit
ice
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10082198A
Other languages
English (en)
Inventor
Motoki Higashida
基樹 東田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP10082198A priority Critical patent/JPH11282709A/ja
Priority to US09/130,349 priority patent/US6233673B1/en
Priority to GB9817806A priority patent/GB2335765B/en
Publication of JPH11282709A publication Critical patent/JPH11282709A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/36—Preventing errors by testing or debugging software
    • G06F11/362—Software debugging
    • G06F11/3636—Software debugging by tracing the execution of the program
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/36—Preventing errors by testing or debugging software
    • G06F11/362—Software debugging
    • G06F11/3648—Software debugging using additional hardware
    • G06F11/3652—Software debugging using additional hardware in-circuit-emulation [ICE] arrangements

Abstract

(57)【要約】 【課題】 ＩＣＥ用ＣＰＵのチップ端子数によって、並
列に出力可能なＣＰＵ内部信号のビット数が制限される
ことがなく、またＩＣＥ用ＣＰＵの動作周波数が高速に
なっても、トレースメモリによるサンプリングが困難に
なることのないＩＣＥを得る。 【解決手段】 デバッグ対象システムのＣＰＵと同等の
動作を処理するＣＰＵコア１１からのＣＰＵ内部信号を
トレースするためのトレースメモリを、内部トレースメ
モリ１４としてＩＣＥ用ＣＰＵ２に内蔵させ、この内部
トレースメモリ１４より読み出されたＣＰＵ内部信号の
ビット幅を狭め、複数サイクルでＩＣＥ制御回路４に出
力するビット幅変更回路１５を設けた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＣＰＵを搭載し
たシステムのデバッグを支援するための、ＣＰＵの入出
力端子の信号の観測機能と、プログラムの実行制御機能
を持つ、インサーキットエミュレータ（Ｉｎ Ｃｉｒｃ
ｕｉｔ Ｅｍｕｌａｔｏｒ、以下ＩＣＥという）に関す
るものである。
【０００２】
【従来の技術】図６は、従来のＩＣＥの構成を、そのＩ
ＣＥ用ＣＰＵの内部構成とともに示したブロック図であ
る。図において、１はＩＣＥであり、２はこのＩＣＥ１
に内蔵されたＩＣＥ用ＣＰＵ、３はこのＩＣＥ用ＣＰＵ
２の入出力端子の信号論理をトレースするための、ＩＣ
Ｅ用ＣＰＵ２の外部に設けられた外部トレースメモリで
ある。４は上記ＩＣＥ用ＣＰＵ２の実行制御、外部トレ
ースメモリ３の制御、さらには図示を省略した端末との
インタフェースを行うＩＣＥ制御回路であり、５はデバ
ッグ対象システム上のＣＰＵの接続端子とこのＩＣＥ１
とを接続するケーブルであるプロセッサプローブ、６は
これらＩＣＥ用ＣＰＵ２、外部トレースメモリ３、ＩＣ
Ｅ制御回路４、およびプロセッサプローブ５を接続して
いるＣＰＵバスである。
【０００３】また、ＩＣＥ用ＣＰＵ２内において、１１
は当該ＩＣＥ用ＣＰＵ２の中核をなすＣＰＵコアであ
る。１２はこのＣＰＵコア１１における動作の実行を制
御する内部実行制御回路であり、１３はＣＰＵコア１１
の内部状態を示すＣＰＵ内部信号を出力するＣＰＵ内部
信号出力回路である。
【０００４】次に動作について説明する。ここで、ＩＣ
Ｅ用ＣＰＵ２内のＣＰＵコア１１は、デバッグ対象とな
るシステムのボード上のＣＰＵと同じ動作を処理するＣ
ＰＵである。このＩＣＥ１の使用時には、そのデバッグ
対象システムのボード上のＣＰＵを除去して、当該デバ
ッグ対象システムのボード上のＣＰＵの入出力端子と、
ＩＣＥ１をプロセッサプローブ５にて接続する。その
後、このＩＣＥ１内のＩＣＥ用ＣＰＵ２のＣＰＵコア１
１が、デバッグ対象システムのＣＰＵに代わって代理動
作する。
【０００５】ＩＣＥ用ＣＰＵ２ではＣＰＵ内部信号出力
回路１３が、内部実行制御回路１２の実行制御で動作し
ているＣＰＵコア１１の入出力端子の信号論理を、クロ
ックに同期して外部トレースメモリ３にＣＰＵ内部信号
として出力するとともに、そのＣＰＵ内部信号をＩＣＥ
制御回路４にも出力する。外部トレースメモリ３はこの
ＣＰＵ内部信号出力回路１３からのＣＰＵ内部信号の信
号電圧レベルを、クロック周期でサンプリングしてその
サンプリング結果の保存を行う。この外部トレースメモ
リ３を使用して、ＩＣＥ１はＣＰＵの入出力端子の信号
の観測機能を実現している。
【０００６】なお、このような従来のＩＣＥに関連する
技術の記載がある文献としては、例えば、特開昭６３−
１８８２４５号公報、特開平２−１３３８３４号公報な
どがある。
【０００７】
【発明が解決しようとする課題】従来のＩＣＥ１は以上
のように構成されているので、ＩＣＥ用ＣＰＵ２のチッ
プ端子数の制約により、並列に出力可能なＣＰＵ内部信
号のビット数が制限され、また、ＩＣＥ用ＣＰＵ２の動
作周波数が高速になると、ＣＰＵ内部信号出力回路１３
より出力されるＣＰＵ内部信号の信号波形を、外部トレ
ースメモリ３がクロック周期でサンプリングすることが
困難になるなど課題があった。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、トレースメモリをＩＣＥ用ＣＰＵ
に内蔵させることで、ＩＣＥ用ＣＰＵのチップ端子数に
よって、並列に出力可能なＣＰＵ内部信号のビット数が
制限されることがなく、また、ＩＣＥ用ＣＰＵの動作周
波数が高速になっても、トレースメモリによるサンプリ
ングが困難になるなことのないＩＣＥを得ることを目的
とする。
【０００９】
【課題を解決するための手段】この発明に係るＩＣＥ
は、デバッグ対象システムのＣＰＵと同等の処理動作を
実行するＣＰＵコアのＣＰＵ内部信号をトレースするた
めのトレースメモリを、内部トレースメモリとしてＩＣ
Ｅ用ＣＰＵに内蔵させ、この内部トレースメモリより読
み出されたＣＰＵ内部信号のビット幅を狭めてＩＣＥ制
御回路に出力するビット幅変更回路を設けたものであ
る。
【００１０】この発明に係るＩＣＥは、１つで書き込み
が行われている期間に、他の１つで書き込みの準備が行
われる、少なくとも２つのＤＲＡＭセルによって、ＩＣ
Ｅ用ＣＰＵ内の内部トレースメモリを形成したものであ
る。
【００１１】この発明に係るＩＣＥは、ＩＣＥ用ＣＰＵ
にトレース停止制御回路を設け、ＣＰＵ内部信号出力回
路より出力されるＣＰＵ内部信号の内容に応じて、当該
ＣＰＵ内部信号の内部トレースメモリへの書き込みを停
止するようにしたものである。
【００１２】この発明に係るＩＣＥは、外部信号プロー
ブにおいて、外部信号として取り込んだＣＰＵ以外のデ
バッグ対象システムのボード上の信号を、ＩＣＥ用ＣＰ
ＵのＣＰＵ内部信号出力回路より、内部トレースメモリ
およびトレース停止制御回路に出力するようにしたもの
である。
【００１３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＩ
ＣＥの構成を、そのＩＣＥ用ＣＰＵの内部構成とともに
示したブロック図である。図において、１はＣＰＵを搭
載したデバッグ対象システムのデバッグを支援するため
の、この発明の実施の形態１によるＩＣＥであり、２は
上記デバッグ対象システムのＣＰＵと同等の動作をす
る、このＩＣＥ１に内蔵されたＩＣＥ用ＣＰＵである。
４はこのＩＣＥ用ＣＰＵ２の動作の実行を制御するとと
もに、図示を省略した端末とのインタフェースを行うＩ
ＣＥ制御回路であり、５は上記デバッグ対象システム上
のＣＰＵの入出力端子とこのＩＣＥ１とを接続するため
のケーブルであるプロセッサプローブ、６はこれらＩＣ
Ｅ用ＣＰＵ２、ＩＣＥ制御回路４、およびプロセッサプ
ローブ５を接続しているＣＰＵバスである。なお、これ
らは図６に同一符号を付して示した従来のそれらに相当
する部分である。
【００１４】また、ＩＣＥ用ＣＰＵ２内において、１１
は上記デバッグ対象システムのＣＰＵと同等の処理動作
を実行する、当該ＩＣＥ用ＣＰＵ２の中核をなすＣＰＵ
コアである。１２はＩＣＥ制御回路４との間で信号の授
受を行い、それに基づいてＣＰＵコア１１における処理
動作の実行を制御する内部実行制御回路であり、１３は
クロックに同期してＣＰＵコア１１の内部状態を示すＣ
ＰＵ内部信号を出力するＣＰＵ内部信号出力回路であ
る。１４は従来の外部トレースメモリ３の代わりに、Ｉ
ＣＥ用ＣＰＵ２内に設けられ、ＣＰＵ内部信号出力回路
１３から出力されるＣＰＵコア１１のＣＰＵ内部信号を
トレースするために、そのＣＰＵ内部信号をクロック周
期でサンプリングして保存する内部トレースメモリであ
る。１５はこの内部トレースメモリ１４より読み出され
たビット幅の広いＣＰＵ内部信号を、ビット幅の狭いＣ
ＰＵ内部信号に変換して、ＩＣＥ制御回路４に複数サイ
クルで出力するビット幅変更回路である。なお、上記Ｃ
ＰＵコア１１、内部実行制御回路１２、およびＣＰＵ内
部信号出力回路１３も、図６に同一符号を付して示した
従来のそれらに相当する部分である。
【００１５】この発明の実施の形態１によるＩＣＥは、
ＩＣＥ用ＣＰＵ２の外部に設置されていた外部トレース
メモリ３を、内部トレースメモリ１４としてＩＣＥ用Ｃ
ＰＵ２に内蔵させるとともに、ビット幅変更回路１５を
設けて、ＩＣＥ制御回路４に出力するＣＰＵ内部信号の
ビット幅を、内部トレースメモリ１４より読み出された
信号のビット幅より狭くしている点で、従来のＩＣＥと
は異なっている。
【００１６】次に動作について説明する。従来の場合と
同様に、このＩＣＥ１の使用時には、そのデバッグ対象
システムのボード上のＣＰＵを除去して、当該デバッグ
対象システムのボード上のＣＰＵの入出力端子と、この
ＩＣＥ１とをプロセッサプローブ５にて接続する。その
後、このＩＣＥ１内のＩＣＥ用ＣＰＵ２のＣＰＵコア１
１が、デバッグ対象システムのＣＰＵに代わって処理動
作を実行する。すなわち、ＩＣＥ用ＣＰＵ２では、内部
実行制御回路１２がＩＣＥ制御回路４との間で信号のや
り取りを行って、ＣＰＵコア１１における処理動作の実
行を制御する。
【００１７】この処理動作時のＣＰＵコア１１の入出力
端子の信号論理は、ＣＰＵ内部信号出力回路１３よりＣ
ＰＵ内部信号として、クロックに同期して内部トレース
メモリ１４に出力される。内部トレースメモリ１４は、
このＣＰＵ内部信号出力回路１３から出力されたＣＰＵ
内部信号の信号電圧レベルを、クロック周期でしきい値
電圧と比較し、その大小を論理信号値として測定するこ
とによりサンプリングを行って、そのサンプリング結果
を保存する。ＩＣＥ１はこの内部トレースメモリ１４を
使用して、ＣＰＵの入出力端子の信号の観測機能を実現
している。
【００１８】一方、この内部トレースメモリ１４より読
み出されたＣＰＵ内部信号は、ビット幅変更回路１５に
よってビット幅の変換が行われた後、ＩＣＥ制御回路４
に出力される。このビット幅変更回路１５とは、ビット
幅の広い入力信号をビット幅の狭い出力端子に、複数サ
イクルに分割して出力する回路である。図２に、６４ビ
ットバスの入力信号を、４周期で１６ビットのバスに出
力する場合のビット幅変更回路１５の構成例を示す。
【００１９】図において、２１は６４ビットバス、２２
は１６ビットバスであり、２３ａ〜２３ｄは６４ビット
バス２１の信号を１６ビットずつ保持する１６ビットレ
ジスタである。２４はこれら各１６ビットレジスタ２３
ａ〜２３ｄを１つずつ順番に選択して、そこに保持され
ている６４ビットのデータを１６ビットバス２２に４サ
イクルで出力するセレクタであり、２５はこのセレクタ
２４の選択を制御するための信号を生成する２ビットカ
ウンタである。
【００２０】内部トレースメモリ１４より読み出されて
６４ビットバス２１に出力されたＣＰＵ内部信号は、１
６ビットずつに４分割されてビット幅変更回路１５の１
６ビットレジスタ２３ａ〜２３ｄにてそれぞれ保持され
る。セレクタ２４はこれら各１６ビットレジスタ２３ａ
〜２３ｄを、４サイクルで１周する２ビットカウンタ２
５の計数値に応じて順番に選択し、そこに保持されてい
るデータを１６ビットバス２２に出力する。これによ
り、内部トレースメモリ１４より読み出された６４ビッ
トのＣＰＵ内部信号は、１６ビットバス２２を経由して
４サイクルでＩＣＥ制御回路４に送られる。
【００２１】以上のように、この実施の形態１によれ
ば、トレースメモリとして内部トレースメモリ１４をＩ
ＣＥ用ＣＰＵ２のチップ内部に置いているので、ＣＰＵ
内部信号出力回路１３からチップの接続端子を経由して
外部トレースメモリ３に接続している従来の場合のよう
に、接続端子数の制約によって出力可能なＣＰＵ内部信
号数が制約されることがなくなり、多くのＣＰＵ内部信
号をトレースすることが可能になるとともに、ＣＰＵ内
部信号出力回路１３から内部トレースメモリ１４までの
信号線の長さが短くなるため、外部トレースメモリ３を
用いた従来の場合のように、信号線の大きな浮遊容量に
よってＣＰＵ内部信号が弱まって、トレース可能な周波
数に限界が生ずることが抑制でき、より高速な周波数で
のトレースが可能となるなどの効果が得られる。
【００２２】また、この実施の形態１によれば、ビット
幅変更回路１５を介してＩＣＥ制御回路４と接続してい
るので、ＩＣＥ用ＣＰＵ２のチップにおける接続端子数
の制約や、ＩＣＥ制御回路４の都合にあわせて、最適な
ビット幅でＩＣＥ制御回路４と接続することができると
いう効果も得られる。
【００２３】実施の形態２．この実施の形態２は、上記
実施の形態１のように、ＩＣＥ用ＣＰＵ２のチップ内部
に内部トレースメモリ１４を実現した場合に、チップ面
積の制約により小容量の内部トレースメモリ１４しか実
現できないために生ずる、保存可能なトレース期間が短
くなるといった課題を、内部トレースメモリ１４を小面
積で大容量のメモリを実現できるＤＲＡＭセルを複数個
用いて形成することにより解決したものである。
【００２４】図３はそのようなこの発明の実施の形態２
によるＩＣＥのＩＣＥ用ＣＰＵ２内に実現される、内部
トレースメモリ１４の構成を示すブロック図である。図
において、３１は小面積で大容量のメモリが実現可能な
＃１ＤＲＡＭセル（ＤＲＡＭセル）、３２は同じく＃２
ＤＲＡＭセル（ＤＲＡＭセル）であり、３３はそれらの
連続アドレスを生成するカウンタである。３４は上記＃
１ＤＲＡＭセル３１および＃２ＤＲＡＭセル３２を、そ
の一方に書き込みを行っている間に、他方で次の書き込
みの準備を行うように制御するアドレスコントローラで
ある。３５、３６はこのアドレスコントローラ３４が＃
１ＤＲＡＭセル３１あるいは＃２ＤＲＡＭセル３２のア
ドレスを指定するためのアドレスバスであり、３７、３
８はアドレスコントローラ３４から＃１ＤＲＡＭセル３
１あるいは＃２ＤＲＡＭセル３２への、ＲＡＳ（Ｒｏｗ
Ａｄｄｒｅｓｓ Ｓｅｌｅｃｔ；行アドレス選択）、
ＣＡＳ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ Ｓｅｌｅｃ
ｔ；列アドレス選択）、ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌ
ｅ；書き込みイネーブル）、ＯＥ（Ｏｕｔｐｕｔ Ｅｎ
ａｂｌｅ；出力イネーブル）などの制御信号を伝送する
制御信号線である。
【００２５】次に動作について説明する。ここで、ＤＲ
ＡＭセルは、一般に１本のアドレスバスを使ってＲＡＳ
アドレスとＣＡＳアドレスを指定する形式の回路であ
る。従って、アクセスには、最低２クロック周期が必要
である。このため、単体のＤＲＡＭセルでは、毎クロッ
ク周期でのデータ書き込みは不可能である。そのため、
この実施の形態２では内部トレースメモリ１４に、＃１
ＤＲＡＭセル３１と＃２ＤＲＡＭセル３２の２個のＤＲ
ＡＭセルを使い、片側のＤＲＡＭセルに書き込みを行っ
ている間に、他方のＤＲＡＭセルの次の書き込みの準備
を行うようにすることで、毎クロック周期での連続書き
込みを可能としている。
【００２６】この２つのＤＲＡＭセルを用いた内部トレ
ースメモリ１４では、カウンタ３３より連続アドレスを
生成し、そのアドレスを受けたアドレスコントローラ３
４は次の処理を行う。 （１）ＲＡＳアドレスが奇数であれば、＃１ＤＲＡＭセ
ル３１に対しては、アドレスバス３５よりＣＡＳアドレ
ス出力を行うとともに、制御信号線３７にてデータの書
き込みを指示する。また＃２ＤＲＡＭセル３２に対して
は、アドレスバス３６より現在のＲＡＳアドレスに１を
加えたアドレスのＲＡＳアドレス出力を行う。 （２）ＲＡＳアドレスが偶数であれば、＃１ＤＲＡＭセ
ル３１に対しては、アドレスバス３５より現在のＲＡＳ
アドレスに１を加えたアドレスのＲＡＳアドレス出力を
行う。また＃２ＤＲＡＭセル３２に対しては、アドレス
バス３６よりＣＡＳアドレス出力を行うとともに、制御
信号線３８にてデータの書き込みを指示する。
【００２７】これにより、＃１ＤＲＡＭセル３１に書き
込みが行われているときには、＃２ＤＲＡＭセル３２で
次の書き込みの準備が行われ、＃２ＤＲＡＭセル３２に
書き込みが行われているときには、＃１ＤＲＡＭセル３
１で次の書き込みの準備が行われる。したがって、毎ク
ロック周期で＃１ＤＲＡＭセル３１もしくは＃２ＤＲＡ
Ｍセル３２に書き込みが行われ、この内蔵トレースメモ
リ１４の毎クロック周期での書き込みが可能となる。
【００２８】以上のように、この実施の形態２によれ
ば、内部トレースメモリ１４をＤＲＡＭセルを用いるこ
とによって、小面積で大容量のメモリを実現することが
でき、長期間のトレースが可能になり、また、ＤＲＡＭ
セルを＃１ＤＲＡＭセル３１と＃２ＤＲＡＭセル３２と
に分割しているので、毎クロック周期での書き込みが可
能となり、書き込み時間が長くなることもないなどの効
果が得られる。
【００２９】実施の形態３．上記実施の形態１において
は、ＩＣＥ制御回路４から、ＩＣＥ用ＣＰＵ２のチップ
内部の内部トレースメモリ１４にアクセスするために、
トレースデータ（ＣＰＵ内部信号）の書き込みを停止す
る場合、チップ外部のＩＣＥ制御回路４からの指示によ
って、ＩＣＥ用ＣＰＵ２の制御を行っていたが、内部ト
レースメモリ１４に書き込まれているトレースデータの
内容に応じて、内部トレースメモリ１４への書き込みを
停止するようにしてもよい。
【００３０】図４はそのようなこの発明の実施の形態３
によるＩＣＥで用いられる、ＩＣＥ用ＣＰＵ２の内部構
成を示すブロック図であり、相当部分には図１と同一の
符号を付してその説明を省略する。図において、１６は
ＩＣＥ用ＣＰＵ２のＣＰＵ内部信号出力回路１３より出
力される、ＣＰＵコア１１の内部状態を示すＣＰＵ内部
信号（トレースデータ）を受けて、当該トレースデータ
の内容、すなわちＣＰＵコア１１の内部状態に応じて、
トレースデータの内部トレースメモリ１４への書き込み
を停止するトレース停止制御回路である。
【００３１】次に動作について説明する。ここで、ＩＣ
Ｅ制御回路４から、ＩＣＥ用ＣＰＵ２のチップ内部の内
部トレースメモリ１４にアクセスするためには、トレー
スデータの書き込みを停止する必要がある。実施の形態
１に示したＩＣＥ１では、ＩＣＥ用ＣＰＵ２のチップ外
部のＩＣＥ制御回路４からの指示によりＩＣＥ用ＣＰＵ
２の制御を行っていた。しかしながら、このような構成
では、ＣＰＵコア１１の内部状態による内部トレースメ
モリ１４の書き込み停止制御は不可能である。そのた
め、この実施の形態３では、トレース停止制御回路１６
を設けて、ＣＰＵコア１１の内部状態によって内部トレ
ースメモリ１４へのトレースデータの停止制御を可能に
するようにしている。
【００３２】すなわち、ＣＰＵコア１１の処理動作時の
入出力端子の信号論理が、ＣＰＵ内部信号出力回路１３
によってクロックに同期して読み出され、トレースデー
タとして内部トレースメモリ１４に入力される。なお、
このトレースデータは分岐されてトレース停止制御回路
１６にも入力されている。トレース停止制御回路１６は
このＣＰＵ内部信号出力回路１３からのトレースデータ
を受け取ると、その内容、すなわちＣＰＵコア１１の内
部状態に応じた内部トレースメモリ１４へのトレースデ
ータの書き込み停止の制御を行う。ここで、このトレー
ス停止制御回路１６は、内部トレースメモリ１４からの
データの読み出し線と共用されている信号線によって、
ＩＣＥ制御回路４側からも制御可能となっており、した
がって、内部トレースメモリ１４へのトレースデータの
書き込み停止の制御を、ＩＣＥ制御回路４からの指示に
よって行うこともできる。
【００３３】以上のように、この実施の形態３によれ
ば、トレース停止制御回路１６を設けて、トレースデー
タの内容により内部トレースメモリ１４へのトレースデ
ータの書き込み停止の制御を行っているので、ＩＣＥ用
ＣＰＵ２のチップ外部のＩＣＥ制御回路４からの制御で
トレースを停止させるとともに、ＣＰＵコア１１の内部
状態に応じてトレースを停止させることも可能となり、
また、トレース停止制御回路１６の信号線とトレースデ
ータの読み出し線を共用しているので、ＩＣＥ用ＣＰＵ
２の接続端子数が増大することもないなどの効果が得ら
れる。
【００３４】実施の形態４．上記各実施の形態では、Ｉ
ＣＥ用ＣＰＵ２内のＣＰＵコア１１の入出力端子の信号
論理（ＣＰＵ内部信号）をトレースする場合について説
明したが、デバッグ対象システムのＣＰＵの入出力信号
以外の信号値のトレースや、これらの信号値をトリガと
したＣＰＵの制御を行うことも可能である。
【００３５】図５はそのようなこの発明の実施の形態４
によるＩＣＥの構成を、そのＩＣＥ用ＣＰＵの内部構成
とともに示したブロック図である。ここで、図中の相当
部分には図１および図４と同一符号を付してその説明を
省略する。図において、７はデバッグ対象システムのボ
ード上のＣＰＵの入出力信号以外の信号を、外部信号と
して当該ＩＣＥ１内に取り込むためのケーブルである外
部信号プローブ、８はこの外部信号プローブ７から取り
込まれた外部信号をＩＣＥ用ＣＰＵ２に接続するための
ドライバである。なお、ＩＣＥ用ＣＰＵ２内に配置され
たＣＰＵ内部信号出力回路１３は、外部信号プローブ７
で取り込まれた外部信号をドライバ８より受け取り、そ
れを内部トレースメモリ１４に出力するとともに、トレ
ース停止制御回路１６にも出力する機能を有している点
で、図４に同一符号を付したものとは異なっている。
【００３６】次に動作について説明する。ここで、上記
各実施の形態においては、ＩＣＥ用ＣＰＵ２内のＣＰＵ
コア１１の入出力端子の信号論理（ＣＰＵ内部信号）を
トレースすることはできても、デバッグ対象システムの
ＣＰＵの入出力信号以外の信号値のトレースや、これら
の信号値をトリガとしたＣＰＵの制御は不可能であっ
た。そのため、この実施の形態４によるＩＣＥでは、デ
バッグ対象システムのＣＰＵの入出力端子以外の接続端
子に外部信号プローブ７を接続し、当該ＣＰＵの入出力
信号以外の任意の信号を外部信号としてＩＣＥ１内に取
り込む。この外部信号プローブ７にて取り込まれた外部
信号は、ドライバ８を経由してＩＣＥ用ＣＰＵ２に接続
される。
【００３７】ＩＣＥ用ＣＰＵ２の内部では、ドライバ８
を介して外部信号プローブ７から受け取った外部信号を
ＣＰＵ内部信号出力回路１３に入力し、このＣＰＵ内部
信号出力回路１３より内部トレースメモリ１４ヘ接続す
るとともに、トレース停止制御回路１６にも接続する。
内部トレースメモリ１４では、ＣＰＵコア１１の内部状
態を示すＣＰＵ内部信号の場合と同様に、この外部信号
プローブ７からの外部信号をクロック周期でサンプリン
グを行い、そのサンプリング結果を保存する。一方、ト
レース停止制御回路１６では、ＣＰＵコア１１の内部状
態に加えて、この外部信号プローブ７からの外部信号に
よる条件でも、トレースの停止を可能とする。
【００３８】以上のように、この実施の形態４によれ
ば、外部信号プローブ７を設けて、デバッグ対象システ
ムのＣＰＵの入出力信号以外の信号を、ＩＣＥ１内のＩ
ＣＥ用ＣＰＵ２に取り込むようにしているので、デバッ
グ対象システムのＣＰＵの入出力信号以外の信号値のト
レースが可能となり、また、これらの信号をトリガとし
たＣＰＵの制御が可能となるなどの効果が得られる。
【００３９】
【発明の効果】以上のように、この発明によれば、デバ
ッグ対象システムのＣＰＵと同等の動作を処理するＣＰ
ＵコアからのＣＰＵ内部信号をトレースするためのトレ
ースメモリを、内部トレースメモリとしてＩＣＥ用ＣＰ
Ｕに内蔵させるとともに、ビット幅変更回路を設けて、
この内部トレースメモリより読み出されたＣＰＵ内部信
号のビット幅を狭めてＩＣＥ制御回路に出力するように
構成したので、ＩＣＥ用ＣＰＵの接続端子数の制約によ
り、出力可能なＣＰＵ内部信号数が制約されることがな
くなって、多くのＣＰＵ内部信号をトレースすることが
可能になるとともに、ＣＰＵ内部信号出力回路から内部
トレースメモリまでの信号線長が短縮されるため、信号
線の浮遊容量によるトレース可能な周波数限界が緩和さ
れ、より高速な周波数でのトレースが可能となるばかり
か、ＩＣＥ用ＣＰＵのチップにおける接続端子数の制約
や、ＩＣＥ制御回路の都合にあわせて、最適なビット幅
でＩＣＥ制御回路と接続することも可能なＩＣＥが得ら
れる効果がある。
【００４０】この発明によれば、ＩＣＥ用ＣＰＵ内の内
部トレースメモリを、少なくとも２つのＤＲＡＭセルに
よって形成し、その１つで読み出しが行われている期間
に、他の１つで書き込みが行われるように構成したの
で、チップ面積が小さくても大容量のメモリを実現する
ことが可能となり、また、クロック周期毎に内部トレー
スメモリへの書き込みが可能となるため、書き込み時間
を増大させることなく、長期間のトレースを行うことが
可能になる効果がある。
【００４１】この発明によれば、ＩＣＥ用ＣＰＵに設け
たトレース停止制御回路によって、内部トレースメモリ
へのＣＰＵ内部信号出力回路の出力するＣＰＵ内部信号
の書き込みの停止を、ＣＰＵ内部信号出力回路より出力
されたＣＰＵ内部信号の内容に応じて制御するように構
成したので、ＩＣＥ用ＣＰＵのＣＰＵコアの内部状態を
示すＣＰＵ内部信号の内容に応じてトレースを停止させ
ることも可能になるという効果がある。
【００４２】この発明によれば、外部信号プローブで外
部信号として取り込んだ、ＣＰＵ以外のデバッグ対象シ
ステムのボード上の信号を、ＩＣＥ用ＣＰＵのＣＰＵ内
部信号出力回路より、内部トレースメモリ、およびトレ
ース停止制御回路に出力するように構成したので、デバ
ッグ対象システムのＣＰＵの入出力信号以外の信号値の
トレースが可能となり、また、これらの信号をトリガと
したＣＰＵの制御が可能になるなどの効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるＩＣＥの構成
を、そのＩＣＥ用ＣＰＵの内部構成とともに示したブロ
ック図である。
【図２】 実施の形態１におけるビット幅変更回路の構
成例を示すブロック図である。
【図３】 この発明の実施の形態２によるＩＣＥで用い
られる、内部トレースメモリの構成を示すブロック図で
ある。
【図４】 この発明の実施の形態３によるＩＣＥで用い
られる、ＩＣＥ用ＣＰＵの構成を示すブロック図であ
る。
【図５】 この発明の実施の形態４によるＩＣＥの構成
を、そのＩＣＥ用ＣＰＵの内部構成とともに示したブロ
ック図である。
【図６】 従来のＩＣＥの構成を、そのＩＣＥ用ＣＰＵ
の内部構成とともに示したブロック図である。
【符号の説明】
１ ＩＣＥ、２ ＩＣＥ用ＣＰＵ、４ ＩＣＥ制御回
路、５ プロセッサプローブ、７ 外部信号プローブ、
１１ ＣＰＵコア、１２ 内部実行制御回路、１３ Ｃ
ＰＵ内部信号出力回路、１４ 内部トレースメモリ、１
５ ビット幅変更回路、１６ トレース停止制御回路、
３１ ＃１ＤＲＡＭセル（ＤＲＡＭセル）、３２ ＃２
ＤＲＡＭセル（ＤＲＡＭセル）。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 ＣＰＵを搭載したデバッグ対象システム
    のデバッグを支援するための、前記ＣＰＵの入出力端子
    の信号の観測機能と、プログラムの実行制御機能を持っ
    たインサーキットエミュレータにおいて、 当該インサーキットエミュレータを、前記デバッグ対象
    システムのボード上の前記ＣＰＵの入出力端子に接続す
    るためのプロセッサプローブと、 前記デバッグ対象システムのＣＰＵと同等の動作をす
    る、当該インサーキットエミュレータに内蔵されたイン
    サーキットエミュレータ用ＣＰＵと、 前記インサーキットエミュレータ用ＣＰＵの実行処理を
    制御するインサーキットエミュレータ制御回路とを備
    え、 前記インサーキットエミュレータ用ＣＰＵが、 前記デバッグ対象システムのＣＰＵと同等の処理動作を
    実行するＣＰＵコアと、 当該ＣＰＵコアからのＣＰＵ内部信号をトレースするた
    めの内部トレースメモリと、 前記ＣＰＵコアのＣＰＵ内部信号をクロックに同期して
    前記内部トレースメモリに出力するＣＰＵ内部信号出力
    回路と、 前記内部トレースメモリより読み出されたＣＰＵ内部信
    号を、そのビット幅を狭めて、前記インサーキットエミ
    ュレータ制御回路に複数サイクルで出力するビット幅変
    更回路と、 前記インサーキットエミュレータ制御回路との間で信号
    の授受を行い、それに基づいて前記ＣＰＵコアにおける
    処理動作の実行を制御する内部実行制御回路とを有する
    ことを特徴とするインサーキットエミュレータ。
  2. 【請求項２】 インサーキットエミュレータ用ＣＰＵの
    内部トレースメモリを、少なくとも２つのＤＲＡＭセル
    を用いて形成し、それを、前記ＤＲＡＭセルの１つで書
    き込みが行われている期間に、他の１つのＤＲＡＭセル
    で書き込みの準備が行われるように制御することを特徴
    とする請求項１記載のインサーキットエミュレータ。
  3. 【請求項３】 インサーキットエミュレータ用ＣＰＵ
    が、ＣＰＵ内部信号出力回路より出力されるＣＰＵ内部
    信号を受けて、当該ＣＰＵ内部信号の内容に応じて、前
    記内部トレースメモリへのＣＰＵ内部信号の書き込みを
    停止するトレース停止制御回路を有することを特徴とす
    る請求項１記載のインサーキットエミュレータ。
  4. 【請求項４】 デバッグ対象システムのボード上のＣＰ
    Ｕ以外の信号を、外部信号として当該インサーキットエ
    ミュレータ内に取り込むための外部信号プローブを設け
    るとともに、 インサーキットエミュレータ用ＣＰＵのＣＰＵ内部信号
    出力回路に、前記外部信号プローブから取り込まれた外
    部信号を受け取り、それを内部トレースメモリに出力す
    るとともに、トレース停止制御回路にも出力する機能を
    持たせたことを特徴とする請求項３記載のインサーキッ
    トエミュレータ。
JP10082198A 1998-03-27 1998-03-27 インサーキットエミュレータ Pending JPH11282709A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP10082198A JPH11282709A (ja) 1998-03-27 1998-03-27 インサーキットエミュレータ
US09/130,349 US6233673B1 (en) 1998-03-27 1998-08-13 In-circuit emulator with internal trace memory
GB9817806A GB2335765B (en) 1998-03-27 1998-08-14 In-circuit emulator with internal trace memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10082198A JPH11282709A (ja) 1998-03-27 1998-03-27 インサーキットエミュレータ

Publications (1)

Publication Number Publication Date
JPH11282709A true JPH11282709A (ja) 1999-10-15

Family

ID=13767740

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10082198A Pending JPH11282709A (ja) 1998-03-27 1998-03-27 インサーキットエミュレータ

Country Status (3)

Country Link
US (1) US6233673B1 (ja)
JP (1) JPH11282709A (ja)
GB (1) GB2335765B (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6553328B1 (en) * 2000-02-18 2003-04-22 Hughes Electronics Corp. Non-intrusive memory access for embedded processors
US6587965B1 (en) * 2000-04-29 2003-07-01 Hewlett-Packard Development Company, L.P. System and method for single point observability of a dual-mode control interface
US6829727B1 (en) * 2001-01-12 2004-12-07 Metalink Corp. In-circuit emulation of single chip microcontrollers
JP2002323995A (ja) * 2001-04-25 2002-11-08 Mitsubishi Electric Corp トレース回路
JP4437881B2 (ja) * 2001-06-22 2010-03-24 富士通マイクロエレクトロニクス株式会社 デバッグサポートユニットを有するマイクロコントローラ
GB2380826A (en) * 2001-10-12 2003-04-16 Siroyan Ltd Debugging of processors
US7653848B2 (en) * 2006-07-14 2010-01-26 International Business Machines Corporation Selectively engaging optional data reduction mechanisms for capturing trace data
US20080016408A1 (en) * 2006-07-14 2008-01-17 Abernathy Christopher M System and Method for Streaming High Frequency Trace Data Off-Chip
US8131840B1 (en) 2006-09-12 2012-03-06 Packet Plus, Inc. Systems and methods for data stream analysis using embedded design logic

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4674089A (en) * 1985-04-16 1987-06-16 Intel Corporation In-circuit emulator
US5053949A (en) * 1989-04-03 1991-10-01 Motorola, Inc. No-chip debug peripheral which uses externally provided instructions to control a core processing unit
JPH03185530A (ja) 1989-12-14 1991-08-13 Mitsubishi Electric Corp データ処理装置
US5317711A (en) * 1991-06-14 1994-05-31 Integrated Device Technology, Inc. Structure and method for monitoring an internal cache
JP2693678B2 (ja) * 1992-01-28 1997-12-24 株式会社東芝 データ処理装置
GB2275119B (en) * 1993-02-03 1997-05-14 Motorola Inc A cached processor
JP3210466B2 (ja) * 1993-02-25 2001-09-17 株式会社リコー Ｃｐｕコア、該ｃｐｕコアを有するａｓｉｃ、及び該ａｓｉｃを備えたエミュレーションシステム
US5848264A (en) * 1996-10-25 1998-12-08 S3 Incorporated Debug and video queue for multi-processor chip
US5951696A (en) * 1996-11-14 1999-09-14 Hewlett-Packard Company Debug system with hardware breakpoint trap
US5812830A (en) * 1996-11-14 1998-09-22 Hewlett-Packard Company Debug system with raw mode trigger capability
US5968188A (en) * 1998-03-10 1999-10-19 Grammar Engine System for providing real-time code coverage

Also Published As

Publication number Publication date
GB2335765B (en) 2000-02-16
GB9817806D0 (en) 1998-10-14
US6233673B1 (en) 2001-05-15
GB2335765A (en) 1999-09-29

Similar Documents

Publication Publication Date Title
JP4335999B2 (ja) プロセッサ内蔵半導体集積回路装置
US5345580A (en) Microprocessor device and emulator device thereof
US5586279A (en) Data processing system and method for testing a data processor having a cache memory
US6484273B1 (en) Integrated EJTAG external bus interface
US7428661B2 (en) Test and debug processor and method
JPH11282709A (ja) インサーキットエミュレータ
JPH0863374A (ja) トレース機能内蔵型ｌｓｉ
CN1331064C (zh) 总线监控系统
EP0463352B1 (en) Microprocessor for use in in-circuit emulator having function of discriminating users space and in-circuit emulator space
JPH1040130A (ja) マイクロコンピュータ
JP2628311B2 (ja) マイクロコンピュータ
JPS62164140A (ja) デ−タ処理システムの試験方法
KR940001558B1 (ko) 프로세스가 있는 보오드의 상태 추적장치
JP2009193604A (ja) 半導体情報処理装置
JP2010231818A (ja) デバッグシステム
CN116994638A (zh) 测试电路与在存储器转储操作中读取存储器装置数据的方法
JPH0512063A (ja) 論理回路設計装置
JPS6168647A (ja) データ処理装置
JPH01169639A (ja) 記憶装置
JPH0370055A (ja) 半導体集積回路装置
JPH05282179A (ja) エミュレータ
JPS5936853A (ja) 演算処理装置
JPH0289300A (ja) 半導体メモリ素子
JPS59211123A (ja) 半導体集積回路
JPH11149391A (ja) 半導体集積回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050324

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20060123

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070322

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070403

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070807