JP2693678B2

JP2693678B2 - データ処理装置

Info

Publication number: JP2693678B2
Application number: JP4013012A
Authority: JP
Inventors: 正美普入
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1992-01-28
Filing date: 1992-01-28
Publication date: 1997-12-24
Anticipated expiration: 2012-12-24
Also published as: KR950007881B1; JPH05204644A; US5689694A; KR930016884A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はデータ処理装置に関し、
特にシステムのデバッグを容易にするためのデバッグ情
報を提供できるデータ処理装置に関する。

【０００２】

【従来の技術】マイクロプロセッサ（以下ＭＰＵと略記
する）を応用したシステムを開発するときには、開発効
率を向上させるために、インサーキットエミュレータと
呼ばれる開発支援システムが利用される。一般にインサ
ーキットエミュレータは、実時間で動作したプログラム
の命令シーケンスを表示するリアルタイム・トレース機
能を持つ。リアルタイム・トレース機能とは、ＭＰＵの
バスオペレーション毎にＭＰＵの出力するアドレスバ
ス、データバス、及びバス制御信号を一旦トレースメモ
リに格納して、トレース対象のプログラム実行後にトレ
ースメモリに格納された情報を解析して、実行した命令
及びアドレス、並びに各命令がアクセスしたメモリ・オ
ペランドのアドレス及びデータ内容を表示する機能であ
る。

【０００３】高位のＭＰＵでは、一般に内部に命令バッ
ファと呼ばれる記憶要素を持ち、命令実行に先行して命
令フェッチ（つまりプリフェッチ）を行う。プリフェッ
チを行うＭＰＵでは、分岐命令の実行などにより命令実
行のシーケンスが逐次的でなくなると、既にフェッチし
た命令をパージして、正しい命令アドレスから命令フェ
ッチを再開する。よって、このようなＭＰＵでは、フェ
ッチされた命令が必ず実行される保証はなく、ＭＰＵ外
部の信号を観測するだけでは、正確な命令実行のトレー
スが行えない。

【０００４】そこで、ＭＯＴＯＲＯＬＡ社のＭＣ６８０
４０では、ＭＰＵ内部の命令実行ユニットのステータス
情報を出力している。但し、このステータス情報は命令
実行に同期して出力されるもので、バスオペレーション
に同期していない。よって、そのままではトレースメモ
リに格納できず、何らかの手段を用いてバスオペレーシ
ョンに同期させてトレースメモリに格納するか、バスオ
ペレーション用のトレースメモリとは別に、命令実行用
のトレースメモリを用意してマシンサイクル毎にステー
タス情報を命令実行用のトレースメモリに格納して、バ
スオペレーション用と命令実行用のトレースメモリに格
納された情報を合わせて解析する必要があり、何れにし
ても、ハードウェアが複雑になり増大するという問題が
ある。

【０００５】また、近年のＭＰＵでは、ＭＰＵの性能向
上に伴い、命令のパイプライン実行などの高速化手法が
採り入れられている。特に、分岐命令の高速化のために
分岐先の命令プリフェッチや分岐予測などが採用されて
おり、これらのＭＰＵでは、条件分岐命令の分岐条件が
確定する以前に分岐先に対する命令フェッチを行う。そ
して、条件分岐命令の分岐条件が成立しない場合は、既
にフェッチした分岐先の命令をパージして、条件分岐命
令の継続アドレスの命令フェッチを再開する。従って、
ＭＰＵの外部信号だけを観測するのでは、命令実行のト
レースを行うことは非常に困難になっている。

【０００６】例えば、三菱電機（株）のＭ３２／１００
では、動的分岐予測テーブルを用いて条件分岐の先行分
岐を行っている。命令デコード（Ｄ）ステージで条件分
岐命令をデコードすると、動的分岐予測テーブルを用い
て、分岐条件の成立・不成立を予測する。分岐条件成立
と予測された場合は、分岐先アドレスを計算して、オペ
ランドフェッチステージで分岐先の命令フェッチを行
う。また実行ステージで分岐条件が不成立と判断された
場合には、条件分岐命令の次アドレスの命令に再び分岐
して、命令実行のシーケンスを元に戻す。図１６にＭ３
２／１００の分岐予測機構の構成を示す。

【０００７】また、図１７にＭ３２／１００の先行分岐
機構の構成を示す。先行分岐する命令をデコードする
と、ＤステージディスプレースメントとＤステージ命令
長とをセレクタにより切り替えて、ＰＣ加算器は分岐先
アドレスを計算する。また、オペランドアドレス加算器
は、先行分岐が誤っていたときに備えて次命令アドレス
を計算する。

【０００８】図１８にＭ３２／１００のパイプライン処
理機構の構成を示す。Ｍ３２／１００のパイプライン処
理機構は、命令フェッチ（ＩＦ）、命令デコード
（Ｄ）、オペランドアドレス計算（Ａ）、オペランドフ
ェッチ（Ｆ）、及び実行（Ｅ）の５段のステージで構成
されている。

【０００９】また、図２０は図１９に示すプログラムを
実行したときの各命令がパイプラインの各ステージを流
れる様子を示す。図中、各ステージに示される数字は、
図１９のライン番号に対応している。この例では、４番
の条件分岐命令（ＢＮＥ）で、分岐条件成立と予測して
先行分岐した（時間７の命令フェッチ）が、実行の結
果、分岐不成立と成ったために条件分岐の次の命令に再
び分岐している（時間１０の命令フェッチ）。図２１に
図１９のプログラムを実行したときのトレースメモリに
格納されるトレース情報を示す。この図２１のトレース
情報を単純に逆アセンブルすると、図２２のようになる
が、これでは、プリフェッチされた分岐先の命令が邪魔
になって、実際の命令実行のシーケンスを判断すること
が困難になっている。

【００１０】

【発明が解決しようとする課題】以上のように、従来の
分岐先の命令プリフェッチや分岐予測などの分岐命令を
高速化する手法を取り入れたデータ処理装置では、装置
外部の信号を観測するだけでは正確な命令トレースを行
なうことが非常に困難になるという欠点があった。

【００１１】本発明は、上記問題点を解決するもので、
その目的は、インサーキットエミュレータによりトレー
ス解析する場合に、インサーキットエミュレータのトレ
ースメモリに格納されたトレース情報の内、分岐命令の
実行によりパージされた命令のトレース情報を、分岐命
令の分岐先の命令フェッチバスサイクルである旨の情報
や条件分岐命令の分岐条件不成立の情報により、容易に
削除でき、容易にトレース解析できるデータ処理装置を
提供することである。

【００１２】

【課題を解決するための手段】前記課題を解決するため
に、本発明のデータ処理装置の第１の特徴は、図１に示
す如く、実行中のバスサイクルが無条件分岐命令若しく
は条件分岐命令の分岐先に対する命令フェッチであるこ
とを示すバス属性情報を外部に出力する出力手段と、既
に分岐先に対する命令フェッチが行なわれている条件分
岐命令の分岐条件が不成立となった時にバスサイクルに
同期してその旨を示す分岐先命令状態情報出力手段とを
有し、前記条件分岐命令の条件が確定する前に分岐先に
対する命令フェッチを行なうことである。

【００１３】

【００１４】本発明のデータ処理装置の第２の特徴は、
図２に示す如く、複数の命令から構成されるプログラム
を保持する記憶手段１０１と、前記記憶手段１０１から
読み出される命令に従って動作するデータ処理部１１
と、前記記憶手段１０１に対するアドレスを生成するア
ドレス生成手段１３とを有し、前記記憶手段１０１に対
するアクセスは、アドレスバスＡＢＵＳ及びｎバイト
（ｎは任意の正整数）のデータバスＤＢＵＳを介して行
なわれ、前記データ処理部１１は、実行中のバスサイク
ルが無条件分岐命令若しくは条件分岐命令の分岐先に対
する命令フェッチであることを示すバス属性情報を外部
に出力する出力手段１を有し、前記アドレス生成手段１
３は、前記アドレスバスＡＢＵＳ上の値にｎを加算する
加算手段１６と、前記加算手段１６の出力を保持するア
ドレス記憶手段１７と、前記バス属性情報出力手段の出
力に従って前記アドレスバスＡＢＵＳ上の値と前記アド
レス記憶手段１７の値とを選択して前記記憶手段１０１
のアドレスとするアドレス選択手段１８とを有すること
である。

【００１５】

【作用】本発明の第１の特徴のデータ処理装置では、バ
ス属性情報出力手段１が、実行中のバスサイクルが分岐
命令の分岐先の命令フェッチであることを示す信号を出
力する。これにより、エミュレータによりトレース解析
する時に、トレースメモリ内の分岐命令の実行によりパ
ージされた命令プリフェッチ部分を、前記出力信号に基
づいて削除することができ、結果として、容易にトレー
ス解析を行なうことができる。

【００１６】また、本発明の第２の特徴のデータ処理装
置では、バス属性情報出力手段１から、実行中のバスサ
イクルが無条件分岐命令若しくは条件分岐命令の分岐先
の命令フェッチであることを示す信号を出力し、分岐先
命令状態情報出力手段３から、既に分岐先の命令フェッ
チが行なわれている条件分岐命令の分岐条件が不成立と
なった時に、バスサイクルに同期してその旨を示す信号
を出力する。これにより、エミュレータによりトレース
解析する時に、トレースメモリ内の先行分岐によりパー
ジされたプリフェッチ部分を、前記バス属性情報出力手
段１の出力信号に基づいて削除することができ、また、
分岐不成立によりパージされた分岐先の命令プリフェッ
チ部分を、前記分岐先命令状態情報出力手段３の出力信
号に基づいて削除することができる。この結果として、
容易にトレース解析を行なうことができる。

【００１７】また、本発明の第３の特徴のデータ処理装
置では、例えば、バス属性情報出力手段１により実行中
のバスサイクルが無条件分岐命令若しくは条件分岐命令
の分岐先に対する命令フェッチであることを示している
場合には、アドレス生成手段１３は、加算手段１６によ
りアドレスバスＡＢＵＳ上の値にｎを加算し、この値を
アドレス記憶手段１７に保持する。そして、前記無条件
分岐命令若しくは条件分岐命令以降の命令については、
アドレス記憶手段１７で保持している値をアドレス選択
手段１８で選択して、記憶手段１０１をアクセスする。

【００１８】従って、無条件分岐命令若しくは条件分岐
命令以降の命令の命令フェッチをより少ないサイクル数
で実行することができ、システム性能を向上させること
が可能となる。

【００１９】

【実施例】以下、本発明に係る実施例を図面に基づいて
説明する。

【００２０】図３に本発明の第１の実施例に係るデータ
処理装置の概略構成図を示す。

【００２１】同図において、本実施例のデータ処理装置
は、命令のデコードと分岐命令の分岐予測及び先行分岐
処理を行なう命令デコードユニット２１と、メモリオペ
ランドのアドレスを計算してオペランドフェッチを要求
するオペランドアドレス計算及びフェッチユニット２２
と、命令を実行してオペランドストアを要求する命令実
行ユニット２３と、命令フェッチ要求信号ＩＦＲＥＱ、
オペランドフェッチ要求信号ＯＦＲＥＱ、及びオペラン
ドストア要求信号ＯＳＲＥＱに従ってバスサイクルを実
行するバス制御ユニット２４から構成されている。

【００２２】次に動作について説明する。命令デコード
ユニット２１が命令フェッチ要求信号ＩＦＲＥＱをバス
制御ユニット２４に出力すると、バス制御ユニット２４
は命令フェッチバスサイクルを実行し、フェッチした命
令コード２５を命令デコードユニット２１に送出する。
命令デコードユニット２１は命令コード２５を内部命令
にデコードして、内部命令２９をオペランドアドレス計
算及びフェッチユニット２２に送出する。

【００２３】オペランドアドレス計算及びフェッチユニ
ット２２は、内部命令２９でオペランドとしてメモリオ
ペランドが指定されている場合、内部命令２９に従いメ
モリオペランドのアドレス計算を行ない、オペランドア
ドレス３２をバス制御ユニット２４に送出する。このオ
ペランドがリードオペランドの場合、オペランドアドレ
ス計算及びフェッチユニット２２はオペランドフェッチ
要求信号ＯＦＲＥＱを出力する。オペランドアドレス計
算及びフェッチユニット２２がオペランドフェッチ要求
信号ＯＦＲＥＱをバス制御ユニット２４に出力すると、
バス制御ユニット２４はオペランドフェッチバスサイク
ルを実行し、フェッチしたオペランドデータ４５を命令
実行ユニット２３に送出する。また、オペランドアドレ
ス計算及びフェッチユニット２２は内部命令３３を命令
実行ユニット２３に送出する。

【００２４】命令実行ユニット２３は内部命令３３に従
い命令実行を行なう。実行した命令のデスティネーショ
ンオペランドがメモリオペランドの場合は、ストアデー
タ３９をバス制御ユニット２４に送出して、オペランド
ストア要求信号ＯＳＲＥＱを出力する。命令実行ユニッ
ト２３がオペランドストア要求信号ＯＳＲＥＱをバス制
御ユニット２４に出力すると、バス制御ユニット２４は
オペランドストアバスサイクルを実行し、命令実行ユニ
ット２３が出力したストアデータ３９をメモリに書き込
む。

【００２５】命令デコードユニット２１がデコードした
命令が条件分岐命令の場合、命令デコードユニット２１
は分岐予測テーブルを用いて分岐条件が成立するかどう
か予測する。尚、分岐予測機構の構成は図１６の従来例
と、先行分岐機構の構成は図１７の従来例と同様であ
る。分岐成立と予測した場合、命令デコードユニット２
１はＰＣ値と条件分岐のディスプレースメント値を加算
して、分岐先アドレス２８を算出して、バス制御ユニッ
ト２４に送出して、分岐先命令フェッチ要求信号ＴＲＥ
ＱＤを出力する。また先行分岐通知３０を出力して、命
令デコードユニット２１で条件分岐命令の先行分岐を行
なったことをオペランドアドレス計算及びフェッチユニ
ット２２に通知する。分岐不成立と予測した場合、命令
デコードユニット２１はＰＣ値と条件分岐命令の命令長
を加算して、条件分岐命令の次命令のアドレスを算出す
る。このとき、命令デコードユニット２１は先行分岐通
知３０を出力しない。命令デコードユニット２１が分岐
先命令フェッチ要求信号ＴＲＥＱＤをバス制御ユニット
２４に出力すると、バス制御ユニット２４は分岐先命令
フェッチバスサイクルを実行して、フェッチした命令コ
ード２５を命令デコードユニット２１に送出する。

【００２６】オペランドアドレス計算及びフェッチユニ
ット２２は、命令デコードユニット２１が先行分岐通知
３０をオペランドアドレス計算及びフェッチユニット２
２に出力すると、条件分岐命令のＰＣ値に条件分岐命令
の命令長を加算して、分岐条件が不成立の時の次命令の
命令アドレス３４を算出し、命令実行ユニット２３に送
出する。また、先行分岐通知３５を出力して、命令デコ
ードユニット２１で条件分岐命令の先行分岐を行なった
ことを命令実行ユニット２３に通知する。

【００２７】尚、内部命令２９で示される命令の種別が
条件分岐命令で先行分岐通知３０が出力されていない
時、オペランドアドレス計算及びフェッチユニット２２
は、ＰＣ値と条件分岐命令のディスプレースメント値を
加算して、分岐先アドレスを算出して、次命令アドレス
３４として、命令実行ユニット２３に送出する。

【００２８】命令実行ユニット２３は、内部命令３３で
示される命令の種別が条件分岐命令の場合、プロセッサ
ステータスレジスタのフラグと条件分岐命令中に示され
る分岐条件を比較して、分岐成立／不成立を判定する。
先行分岐通知３５が出力されている時は、分岐成立と判
定された場合、すでに先行分岐してフェッチされている
分岐先の命令を実行する。また、分岐不成立と判定され
た場合、次命令アドレス３７をバス制御ユニット２４に
送出して、分岐先命令キャンセル信号ＴＧＣＡＮを出力
する。先行分岐通知３５が出力されていない時は、分岐
成立と判定された場合、分岐先アドレスを次命令アドレ
ス３７としてバス制御ユニット２４に送出して、分岐先
命令フェッチ要求信号ＴＲＥＱＥを出力する。また、分
岐不成立と判定された場合には、すでにフェッチされて
いる分岐命令の次命令を実行する。命令実行ユニット２
３が分岐先命令キャンセル信号ＴＧＣＡＮをバス制御ユ
ニット２４に出力すると、バス制御ユニット２４は分岐
先命令無効信号ＣＡＮを出力して、次命令アドレス３７
で示された命令アドレスの命令フェッチバスサイクルを
実行して、フェッチした命令コード２５を命令デコード
ユニット２１に送出する。命令実行ユニット２３が分岐
先フェッチ要求信号ＴＲＥＱＥをバス制御ユニット２４
に出力すると、バス制御ユニット２４は分岐先命令フェ
ッチバスサイクルを実行して、フェッチした命令コード
を命令デコードユニット２１に送出する。

【００２９】次に、図４を参照して、本実施例の詳細動
作について説明する。図４は、本発明の実施例に係るバ
ス制御ユニット２４の詳細回路図である。

【００３０】命令フェッチ要求信号ＩＦＲＥＱ、オペラ
ンドフェッチ要求信号ＯＦＲＥＱ、オペランドストア要
求信号ＯＳＲＥＱ、並びに２種類の分岐先命令フェッチ
要求信号ＴＲＥＱＤ及びＴＲＥＱＥの論理和を取った信
号ＴＧＲＥＱは、それぞれ要求エンコード回路５１に入
力され、最も優先度の高い要求が図５（ａ）に示される
ような条件でエンコードされる。即ち、優先順位は、高
い方からオペランドフェッチ要求信号ＯＦＲＥＱ、オペ
ランドストア要求信号ＯＳＲＥＱ、分岐先命令フェッチ
要求信号ＴＲＥＱＥ、分岐先命令フェッチ要求信号ＴＲ
ＥＱＤ、命令フェッチ要求信号ＩＦＲＥＱの順となって
いる。エンコードされた信号はバスオペレーション毎に
バス属性情報Ｆ／Ｆ５４及び５５に格納され、バス属性
情報ＢＡＴ０及びＢＡＴ１として出力される。バス属性
情報の値は、図５（ｂ）に示されるバスオペレーション
の属性を示す。

【００３１】また、バス制御ユニット２４は、図６
（ａ）の状態遷移図に基づいて制御される。同図に示す
ように、本実施例のデータ処理装置は、２クロックでメ
モリアクセスを行なうために、アイドル状態Ｓｉと、２
クロックに対応する状態Ｓ１、Ｓ２の３状態を、バスサ
イクル完了信号ＤＣ＃（以下、負論理信号には名称の終
わりに＃を付加する）、並びに命令フェッチ要求信号Ｉ
ＦＲＥＱ、オペランドフェッチ要求信号ＯＦＲＥＱ、オ
ペランドストア要求信号ＯＳＲＥＱ、及び分岐先命令フ
ェッチ要求信号ＴＧＲＥＱの論理和を取った信号ＲＥＱ
によって状態遷移する。

【００３２】例えば、命令フェッチバスサイクルでは、
図６（ｂ）に示すようなタイムチャートとなる。命令フ
ェッチ要求信号ＩＦＲＥＱを受け付けると、アイドル状
態Ｓｉから状態Ｓ１に遷移して、アドレスバスにアドレ
スａｄｄｒ１を出力してアドレスストローブ開始信号Ａ
Ｓ＃がアクティブになると共に、バス属性情報ＢＡＴ
０、１にバスオペレーションの属性が命令フェッチバス
サイクルである旨の値（００）が確定する。次のクロッ
クで状態Ｓ２に遷移して、メモリからデータｄａｔａ１
がデータバスに出力され、ＭＰＵ側でこれをフェッチす
ると、バスサイクル完了信号ＤＣ＃がアクティブとなっ
てバスサイクルが完了する。

【００３３】また、図４のバスステート制御回路５２に
は、バスステートＦ／Ｆ５６及び５７の出力信号ＢＳＴ
ＡＴＥ０及びＢＳＴＡＴＥ１、バスサイクル完了信号Ｄ
Ｃ＃、並びに要求信号の論理和を取った信号ＲＥＱが入
力され、次のサイクルのバスステートを決定する。バス
ステート制御回路５２の出力がクロック毎にバスステー
トＦ／Ｆ５６及び５７に格納され、このバスステートＦ
／Ｆ５６及び５７の出力信号ＢＳＴＡＴＥ０及びＢＳＴ
ＡＴＥ１が、そのクロックのバスオペレーションのステ
ートを示すこととなる。信号ＢＳＴＡＴＥ０及びＢＳＴ
ＡＴＥ１の値とバスオペレーションの関係を図５（ｃ）
に示す。

【００３４】また、命令実行ユニット２３で分岐不成立
と判定された場合、分岐先命令キャンセル信号ＴＧＣＡ
Ｎがバス制御ユニット２４に送出されるが、キャンセル
情報Ｆ／Ｆ５３は、この分岐先命令キャンセル信号ＴＧ
ＣＡＮをバスオペレーション毎に格納し、分岐先無効信
号ＣＡＮを出力する。

【００３５】このように本実施例のデータ処理装置で
は、バスサイクルに同期したバス属性情報ＢＡＴ０及び
ＢＡＴ１と、分岐先無効信号ＣＡＮを出力する。インサ
ーキットエミュレータでこのようなデータ処理装置のリ
アルタイム・トレースを行なう場合には、インサーキッ
トエミュレータ内のマイクロプログラム制御等により、
例えば以下の手順でトレースメモリを解析することによ
って実現できる。

【００３６】（１）トレースメモリの先頭から、分岐先
命令フェッチバスサイクルをサーチする。

【００３７】（２）ステップ（１）でサーチしたバスサ
イクルから次の分岐先命令フェッチバスサイクル若しく
は分岐先無効信号ＣＡＮが出力されたバスサイクルまで
逆アセンブルする。

【００３８】（３）ステップ（２）の処理をトレースメ
モリの最後まで繰り返す。

【００３９】（４）分岐先無効信号ＣＡＮが出力された
命令から遡って、同じアドレスの命令をサーチする。

【００４０】（５）ステップ（４）でサーチした命令か
ら分岐先無効信号ＣＡＮが出力された命令の直前の命令
まで削除する。

【００４１】（６）ステップ（４）及び（５）を命令の
最後まで繰り返す。

【００４２】（７）分岐先命令フェッチバスサイクルで
フェッチされた命令から遡って、無条件分岐命令、また
は分岐先アドレスがサーチを開始した命令のアドレスと
一致する条件分岐命令をサーチする。

【００４３】（８）ステップ（７）でサーチした命令の
直後の命令から、サーチを開始した命令の直前の命令ま
でを削除する。

【００４４】（９）ステップ（７）及び（８）を命令の
最後まで繰り返す。

【００４５】ステップ（４）〜（６）が、分岐成立と予
測した条件分岐命令で分岐不成立になった場合にパージ
された命令を削除するための手順であり、ステップ
（７）〜（９）が、分岐命令の実行によりパージされた
命令を削除するための手順である。

【００４６】このように、分岐先命令のプリフェッチや
分岐予測などの分岐命令を高速化する手法を取り入れた
データ処理装置でも、本実施例によれば、インサーキッ
トエミュレータのトレースメモリに格納された命令フェ
ッチバスサイクルのトレース情報の内、条件分岐命令の
トレース情報を、条件分岐命令の分岐条件不成立によっ
て容易に削除できる。

【００４７】次に、具体例として、従来技術の説明に使
用した図１９のプログラムを、本実施例のデータ処理装
置で実行した場合の様子を図を使って説明する。

【００４８】図７は、この時のパイプラインステージの
流れ（図７上部）と、各信号のタイムチャート（図７下
部）を示している。尚、これら２つの図の時間軸は共通
である。

【００４９】先ず、時間１では、命令フェッチ要求信号
ＩＦＲＥＱがアクティブとなって、命令フェッチバスサ
イクルとなり、命令１（ＭＯＶ命令）及び命令２（ＡＤ
Ｄ命令）をフェッチする。次に、時間２では、命令３
（ＣＭＰ命令）をフェッチすると共に命令１をデコード
し、時間３で、命令４（ＢＮＥ命令）及び命令５（ＳＵ
Ｂ命令）をフェッチすると共に、命令２をデコードし、
また命令１がレジスタ間接アドレシングであるので、そ
のオペランドのアドレス計算を行なう。これによりオペ
ランドフェッチ要求信号ＯＦＲＥＱがアクティブとな
り、時間４はオペランドフェッチバスサイクルとなり、
命令１のオペランド（レジスタＲ６が示すアドレスのメ
モリの内容）をフェッチすると共に、命令３のデコード
を行なう。次に時間５では、命令１が実行されて、命令
３が直接アドレシングであるので、そのアドレス計算が
行なわれ、命令６（ＭＯＶ命令）及び命令７（ＡＤＤ命
令）がフェッチされる。この時、オペランドフェッチ要
求信号ＯＦＲＥＱがアクティブとなるので、時間６はオ
ペランドフェッチバスサイクルとなり、命令３のオペラ
ンド（アドレス４０００のメモリの内容）をフェッチす
ると共に、命令２を実行し、命令４のデコードを行な
う。またこの時、命令４は分岐命令であるので、命令デ
コードユニット２１からの分岐先命令フェッチ要求信号
ＴＲＥＱＤがアクティブとなり、時間７は分岐先命令フ
ェッチバスサイクルとなる。即ち、時間７では、分岐命
令の分岐先である命令６及び７を再びフェッチし、命令
３を実行する。次に時間８で命令８及び９をフェッチ
し、命令６のデコード計算が行なわれると共に、命令４
が実行される。この時間８の命令４の実行において、分
岐条件が不成立となったことにより、分岐先命令キャン
セル信号ＴＧＣＡＮがアクティブとなり、時間９では命
令４の次の命令である命令５がフェッチされる。そして
この時、分岐先無効信号ＣＡＮがアクティブとなる。以
下、連続的に命令がフェッチされて行きパイプライン処
理が続く。

【００５０】また、図１９のプログラムを、本実施例の
データ処理装置で実行した場合に、上述のインサーキッ
トエミュレータのトレースメモリに格納されるトレース
情報を図８に示す。図８のトレース情報の内、＊１印の
ついた行は分岐不成立によりパージされた分岐先命令の
プリフェッチを示しており、上記手順のステップ（４）
〜（６）によって削除される。また、＊２印のついた行
は先行分岐によりパージされたプリフェッチを示してお
り、上記手順のステップ（７）〜（９）によって削除さ
れる。図９に、図８のトレース情報を解析した結果を示
す。

【００５１】尚、本発明は、本実施例のような分岐予測
を行なうデータ処理装置に限らず、条件分岐命令の分岐
先を無条件でプリフェッチするデータ処理装置に対して
も有効である。

【００５２】次に、本実施例をプログラム内蔵型のデー
タ処理装置として実現した場合の構成図を図１０に示
す。

【００５３】同図において、データ処理装置は、命令デ
コードユニット、オペランドアドレス計算及びフェッチ
ユニット、命令実行ユニット、及びバス制御ユニットを
内蔵するマイクロプロセッシングユニット（以下ＭＰＵ
と略記する）１１と、ＭＰＵ１１からの制御信号に従っ
てメモリの制御信号とバスサイクル終了信号を生成する
バス制御回路１２と、プログラム用の記憶手段である３
２Ｋ×８ｂｉｔ構成のＲＯＭ（Read Only Memory）１０
１と、データ用の記憶手段である３２Ｋ×８ｂｉｔ構成
のＳＲＡＭ（Static Random Access Memory ）１０３と
から構成されている。

【００５４】ＲＯＭ１０１及びＳＲＡＭ１０３へのアク
セスは、アドレスバスＡ０〜Ａ１５及びデータバスＤ０
〜Ｄ７を介して行なわれる。また、ＭＰＵ１１からの制
御信号には、バス属性情報ＢＡＴ０及びＢＡＴ１、並び
にアドレスバスＡ０〜Ａ１５上の値が有効であることを
示すアドレスストローブ信号ＡＳ＃があり、バス制御回
路１２からＭＰＵ１１に対してバスサイクル完了信号Ｄ
Ｃ＃が出力されている。

【００５５】また、バス制御回路１２からの第１チップ
セレクト信号ＣＳ１＃は、ＲＯＭ１０１のＣＳ＃端子に
供給されて、ＲＯＭ１０１のプログラム情報の読み出し
を制御し、第２チップセレクト信号ＣＳ２＃及びライト
イネーブル信号ＷＥ＃は、それぞれＳＲＡＭ１０３のＣ
Ｅ＃及びＷＥ＃端子に供給されて、ＳＲＡＭ１０３に対
するデータの書き込み及び読み出しを制御している。

【００５６】一般に、ＲＯＭのアクセス時間はＳＲＡＭ
のアクセス時間に比べて遅く、バスサイクルのサイクル
時間をＳＲＡＭのアクセス時間に合わせて設定すると、
ＲＯＭのアクセス時間が確保できない。そこで本実施例
においても、ＲＯＭ１０１をアクセスする場合は、バス
サイクルにウェイトサイクルを挿入して、ＲＯＭ１０１
のアクセス時間を確保するようにしている。

【００５７】図１１に図１０の構成によるプログラム内
蔵型データ処理装置のバスサイクルのタイムチャートを
示す。基本的なバスサイクルは、状態Ｓ１と状態Ｓ２の
２サイクルで実行される。状態Ｓ２のクロック信号ＣＬ
Ｋの立ち下がりでバスサイクル完了信号ＤＣ＃がサンプ
リングされ、バスサイクル完了信号ＤＣ＃が”Ｈ”レベ
ルの時は、ウェイトサイクルが挿入されて更に状態Ｓ２
のサイクルを実行する。またバスサイクル完了信号ＤＣ
＃が”Ｌ”レベルの時には、そのサイクルでバスサイク
ルを終了する。図１１に示す例では、オペランドフェッ
チバスサイクル（図中、アドレスＡによるデータＤＡの
読み出し）、及びオペランドライトサイクル（図中、ア
ドレスＢによるデータＤＢの書き込み）は、ＳＲＡＭ１
０３へのアクセスで２サイクルで処理されるが、命令フ
ェッチバスサイクル（図中、アドレスα＋１及びα＋２
によるデータＤα＋１及びＤα＋２の読み出し）、並び
に分岐先命令フェッチバスサイクル（図中、アドレスα
及びβによるデータα及びβの読み出し）は、ＲＯＭ１
０１へのアクセスで３サイクルを要している。

【００５８】次に、図１２に本発明の第２の実施例に係
るデータ処理装置の構成図を示す。

【００５９】同図において、本実施例のデータ処理装置
は、プログラム用の記憶手段である３２Ｋ×８ｂｉｔ構
成のＲＯＭ１０１と、データ用の記憶手段である３２Ｋ
×８ｂｉｔ構成のＳＲＡＭ１０３と、第１の実施例で説
明した命令デコードユニット２１、オペランドアドレス
計算及びフェッチユニット２２、命令実行ユニット２
３、及びバス制御ユニット２４を内蔵して、ＲＯＭ１０
１から読み出した命令に従って動作するＭＰＵ１１と、
ＭＰＵ１１からの制御信号に従ってＲＯＭ１０１及びＳ
ＲＡＭ１０３の制御信号とバスサイクル完了信号ＤＣ＃
を生成するバス制御回路１２’と、ＲＯＭ１０１のアク
セスアドレスを生成するアドレスポインタ１３とから構
成されている。

【００６０】また、アドレスポインタ１３は、１５ビッ
トのインクリメンタ１６、１５ビットのメモリアドレス
レジスタ（以下ＭＡＲと略記する）１７、及び１５ビッ
トのセレクタ１８で構成されている。

【００６１】ＲＯＭ１０１及びＳＲＡＭ１０３へのアク
セスは、１６ビットのアドレスバスＡ０〜Ａ１５及び８
ビットのデータバスＤ０〜Ｄ７を介して行なわれる。

【００６２】また、ＭＰＵ１１からバス制御回路１２’
に供給される制御信号には、バス属性情報ＢＡＴ０及び
ＢＡＴ１、並びにアドレスバスＡ０〜Ａ１５上の値が有
効であることを示すアドレスストローブ信号ＡＳ＃があ
り、その他、リセット信号ＲＥＳＥＴ＃、クロック信号
ＣＬＫ、及びアドレス信号Ａ０を入力して各種制御信号
を生成している。図１３に、バス制御回路１２’の論理
回路図を示す。バス制御回路１２’は、ＭＰＵ１１に対
してバスサイクル完了信号ＤＣ＃を、アドレスポインタ
１３内のＭＡＲ１７にラッチイネーブル信号ＬＡＴ＃
を、セレクタ１８に選択信号ＳＥＬを、それぞれ出力し
ている。また、バス制御回路１２’からの出力イネーブ
ル信号ＯＥ＃は、ＲＯＭ１０１のＯＥ＃端子に供給され
て、ＲＯＭ１０１のプログラム情報の読み出しを制御
し、第２チップセレクト信号ＣＳ２＃及びライトイネー
ブル信号ＷＥ＃は、それぞれＳＲＡＭ１０３のＣＥ＃及
びＷＥ＃端子に供給されて、ＳＲＡＭ１０３に対するデ
ータの書き込み及び読み出しを制御している。

【００６３】図１４に、本実施例のデータ処理装置のタ
イミングチャートを示す。

【００６４】アドレスバスＡ０〜Ａ１５の最上位ビット
Ａ０が”Ｈ”レベルの時は、アドレスストローブ信号Ａ
Ｓ＃が”Ｌ”レベルの間、第２チップセレクト信号ＣＳ
２＃が”Ｌ”レベルとなり、ＳＲＡＭ１０３に対するア
クセスが行なわれる。このＳＲＡＭ１０３アクセスで
は、バス属性情報ＢＡＴ１が”Ｈ”レベルの時は、ライ
トイネーブル信号ＷＥ＃が”Ｈ”レベルとなってリード
サイクルになり、第２チップセレクト信号ＣＳ２＃が”
Ｌ”レベルの間、ＳＲＡＭ１０３からのリードデータが
データバスＤ０〜Ｄ７に出力される。またバス属性情報
ＢＡＴ１が”Ｌ”レベルの時は、ライトイネーブル信号
ＷＥ＃は”Ｌ”レベルでライトサイクルになり、第２チ
ップセレクト信号ＣＳ２＃の立ち上がりエッジでデータ
バスＤ０〜Ｄ７上に出力されている書き込みデータがＳ
ＲＡＭ１０３に書き込まれる。

【００６５】また、ＲＯＭ１０１のアドレス端子には、
選択信号ＳＥＬが”Ｌ”レベルの時はＭＡＲ１７出力
が、選択信号ＳＥＬが”Ｈ”レベルの時にはアドレスバ
スＡ１〜Ａ１５がセレクタ１８を介して選択される。
尚、選択信号ＳＥＬは、バス属性情報ＢＡＴ０が”Ｌ”
レベル、バス属性情報ＢＡＴ１が”Ｈ”レベル、且つア
ドレスストローブ信号ＡＳ＃が”Ｌ”レベルの時に”
Ｌ”レベルになる。ＲＯＭ１０１に対するアクセスで
は、出力イネーブル信号ＯＥ＃は、アドレス信号Ａ０
が”Ｌ”レベルで、且つアドレスストローブ信号ＡＳ＃
が”Ｌ”レベルの時に”Ｌ”レベルになり、ＲＯＭ１０
１の読み出しデータがデータバスＤ０〜Ｄ７上に出力さ
れる。

【００６６】次にアドレスポインタ１３の動作を説明す
る。１５ビットのインクリメンタ１６は、アドレスバス
Ａ１〜Ａ１５の値に”１”を加算した値を出力する。Ｍ
ＡＲ１７はラッチイネーブル信号ＬＡＴ＃が”Ｌ”レベ
ルの時に、クロック信号ＣＬＫの立ち下がりでインクリ
メンタ１６の出力をラッチする。尚、ラッチイネーブル
信号ＬＡＴ＃は、バス属性情報ＢＡＴ０が”Ｌ”レベル
で、且つバスステートが状態Ｓ２の時に”Ｌ”レベルに
なる。

【００６７】また、１５ビットのセレクタ１８は、選択
信号ＳＥＬが”Ｌ”レベルの時はアドレスバスＡ１〜Ａ
１５を、選択信号ＳＥＬが”Ｈ”レベルの時はＭＡＲ１
７出力を、ＲＯＭ１０１アクセスアドレスとして出力す
る。

【００６８】従って、図１４のタイミングチャートに示
すように、命令フェッチバスサイクルにおけるＲＯＭ１
０１に対するアクセスは、インクリメンタ１６及びＭＡ
Ｒ１７により前もって用意されるので、第１の実施例の
ようにウェイトサイクルを挿入することなく、メモリア
クセスを実行することが可能となる。

【００６９】これにより、命令フェッチバスサイクルに
必要となるサイクル数が多くなることにより、命令供給
がネックとなってシステム性能が低下するという問題
や、命令フェッチバスサイクルのバス占有率が高くなる
ことにより、オペランドアクセスのバスサイクルが命令
フェッチバスサイクルによって阻害されてシステム性能
が低下するといった問題を解決できる。

【００７０】尚、アドレスポインタ１３の構成は、図１
５（ａ）に示すようなセレクタ１８の出力をインクリメ
ンタ１６の入力とする構成や、図１５（ｂ）に示すよう
なインクリメンタ１６とＭＡＲ１７の代わりに２進カウ
ンタ１９で構成する場合でも、本実施例と同等の効果を
得ることが可能である。

【００７１】また、本実施例では、データバスＤ０〜Ｄ
７のビット幅が８ビットの為、１回のバスサイクルでフ
ェッチされる命令は１バイトであり、インクリメンタ１
６では１を加算しているが、データバスの幅を１６ビッ
トとした場合にはインクリメンタ１６で２を加算し、デ
ータバスの幅を３２ビットとした場合にはインクリメン
タ１６で４を加算して、次のＲＯＭ１０１の読み出しア
ドレスを計算することになる。

【００７２】

【発明の効果】以上のように本発明によれば、条件分岐
命令の分岐条件が確定する前に、分岐先の命令フェッチ
を行なうデータ処理装置において、プリフェッチした情
報を破棄する時に、次の命令フェッチバスサイクルに同
期して、その情報を外部に出力することとしたので、イ
ンサーキットエミュレータによりトレースを行なう場合
に、トレースメモリに格納されたトレース情報から、条
件分岐命令の分岐条件不成立によりパージされた命令を
容易に削除することができ、結果として、トレース情報
を容易に解析することができ、トレースを容易に行ない
得るデータ処理装置を提供することができる。

【００７３】また、例えば、バス属性情報出力手段によ
り実行中のバスサイクルが無条件分岐命令若しくは条件
分岐命令の分岐先に対する命令フェッチであることを示
している場合には、アドレス生成手段は、加算手段によ
りアドレスバス上の値にｎ（データバスのバイト数）を
加算してアドレス記憶手段に保持し、無条件分岐命令若
しくは条件分岐命令以降の命令については、アドレス記
憶手段で保持している値をアドレス選択手段で選択し
て、記憶手段をアクセスすることとしたので、無条件分
岐命令若しくは条件分岐命令以降の命令の命令フェッチ
をより少ないサイクル数で実行することができ、結果と
してシステム性能を向上させることが可能なデータ処理
装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の発明原理図である。

【図２】本発明の発明原理図である。

【図３】本発明の第１の実施例に係るデータ処理装置の
概略構成図である。

【図４】本発明の第１の実施例に係るバス制御ユニット
の詳細回路図である。

【図５】図５（ａ）は要求エンコード回路のエンコード
内容を説明する図、図５（ｂ）はバス属性情報出力の示
すバスオペレーションの属性を説明する図、図５（ｃ）
はバスステートＦ／Ｆの示すバスオペレーションの状態
を説明する図である。

【図６】図６（ａ）は本発明の第１の実施例に係るバス
制御ユニットの状態遷移図、図６（ｂ）は状態遷移を説
明するタイムチャートである。

【図７】図７（ａ）は本発明の第１の実施例で図１９の
プログラムを実行した場合のパイプラインの流れを説明
する図、図７（ｂ）はその時のタイムチャートである。

【図８】本発明の第１の実施例で図１９のプログラムを
実行した場合のトレースメモリに格納されるトレース情
報を示す図である。

【図９】本発明の第１の実施例で図１９のプログラムを
実行した場合のトレース情報解析結果を示す図である。

【図１０】本発明の第１の実施例をプログラム内蔵型の
データ処理装置として実現した場合の構成図である。

【図１１】図１０の構成によるプログラム内蔵型データ
処理装置のバスサイクルのタイムチャートである。

【図１２】本発明の第２の実施例に係るデータ処理装置
の構成図である。

【図１３】本発明の第２の実施例に係るバス制御回路の
回路構成図である。

【図１４】本発明の第２の実施例に係るデータ処理装置
のタイムチャートである。

【図１５】本発明の第２の実施例に係るアドレスポイン
タの他の構成例である。

【図１６】従来のデータ処理装置における分岐予測機構
の構成図である。

【図１７】従来のデータ処理装置における先行分岐機構
の構成図である。

【図１８】従来のデータ処理装置におけるパイプライン
処理機構の構成図である。

【図１９】トレースに使用されるプログラム例を示す図
である。

【図２０】従来のデータ処理装置において図１９のプロ
グラムを実行した場合のパイプラインの流れを説明する
図である。

【図２１】従来のデータ処理装置において図１９のプロ
グラムを実行した場合のトレースメモリに格納されるト
レース情報を示す図である。

【図２２】従来のデータ処理装置において図１９のプロ
グラムを実行した場合のトレース情報解析結果を示す図
である。

【符号の説明】

１バス属性情報出力手段３分岐先命令状態情報出力手段１１ＭＰＵ（データ処理部）１２，１２’ バス制御回路１３，１４，１５アドレスポインタ（アドレス生成手
段）１６インクリメンタ（加算手段）１７メモリアドレスレジスタ（ＭＡＲ；アドレス記憶
手段）１８セレクタ（アドレス選択手段）２１命令デコードユニット２２オペランドアドレス計算及びフェッチユニット２３命令実行ユニット２４バス制御ユニット５１要求エンコード回路５２バスステート制御回路５３キャンセル情報Ｆ／Ｆ５４，５５バス属性情報Ｆ／Ｆ５６，５７バスステートＦ／Ｆ１０１ＲＯＭ１０３ＳＲＡＭＩＦＲＥＱ命令フェッチ要求信号ＯＦＲＥＱオペランドフェッチ要求信号ＯＳＲＥＱオペランドストア要求信号ＴＲＥＱＤ（命令デコードユニットからの）分岐先命
令フェッチ要求信号ＴＲＥＱＥ（命令実行ユニットからの）分岐先命令フ
ェッチ要求信号ＴＧＣＡＮ分岐先命令キャンセル信号ＣＡＮ分岐先命令無効信号ＢＡＴ０，ＢＡＴ１バス属性情報ＢＳＴＡＴＥ０，ＢＳＴＡＴＥ１出力信号ＤＣ＃バスサイクル完了信号２５命令コード２８分岐先アドレス２９，３３内部命令３０，３５先行分岐通知３２オペランドアドレス３４，３７次命令アドレス３９ストアデータ４１データバス４２アドレスバス４５オペランドデータＡＢＵＳ，Ａ０〜Ａ１５アドレスバスＤＢＵＳ，Ｄ０〜Ｄ７データバスＲＥＳＥＴ＃リセット信号ＣＬＫクロック信号ＡＳ＃アドレスストローブ信号ＣＳ１＃第１チップセレクト信号ＣＳ２＃第２チップセレクト信号ＷＥ＃ライトイネーブル信号ＯＥ＃出力イネーブル信号ＬＡＴ＃ラッチイネーブル信号ＳＥＬ選択信号

Claims

(57)【特許請求の範囲】

【請求項１】実行中のバスサイクルが無条件分岐命令
若しくは条件分岐命令の分岐先に対する命令フェッチで
あることを示すバス属性情報を外部に出力する出力手段
と、既に分岐先に対する命令フェッチが行なわれている
条件分岐命令の分岐条件が不成立となった時にバスサイ
クルに同期してその旨を示す分岐先命令状態情報出力手
段とを有し、前記条件分岐命令の条件が確定する前に分岐先に対する
命令フェッチを行なうことを特徴とするデータ処理装
置。
【請求項２】複数の命令から構成されるプログラムを
保持する記憶手段と、前記記憶手段から読み出される命
令に従って動作するデータ処理部と、前記記憶手段に対
するアドレスを生成するアドレス生成手段とを有し、前記記憶手段に対するアクセスは、アドレスバス及びｎ
バイト（ｎは任意の正整数）のデータバスを介して行な
われ、前記データ処理部は、実行中のバスサイクルが無条件分
岐命令若しくは条件分岐命令の分岐先に対する命令フェ
ッチであることを示すバス属性情報を外部に出力する出
力手段を有し、前記アドレス生成手段は、前記アドレスバス上の値にｎ
を加算する加算手段と、前記加算手段の出力を保持する
アドレス記憶手段と、前記バス属性情報出力手段の出力
に従って前記アドレスバス上の値と前記アドレス記憶手
段の値とを選択して前記記憶手段のアドレスとするアド
レス選択手段とを有することを特徴とするデータ処理装
置。