JPH03129441A - 分岐命令実行装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 マイクロプロセッサにおいてパイプライン処理を用いて
順次各命令語を実行して分岐命令のトレースを行う分岐
命令実行装置に関し、 この種の分岐命令トレース方法において、条件付き分岐
命令がデコードされた場合においても、パイプライン処
理に乱れが生じないようにして、処理速度の低下を防止
することを目的とし、パイプライン処理により命令を順
次実行する命令実行装置において、条件付き分岐命令が
デコードされた場合に、当該条件の判定結果を待つこと
なく条件成立を推定して分岐先の命令の実行の有無を決
める分岐先実行フラグを立て、その後実際の判定結果が
出た時点で前記分岐先実行フラグの内容を修正するよう
に構成する。

〔産業上の利用分野〕

本発明は、マイクロプロセッサにおいてパイプライン処
理を用いて順次各命令語を実行して分岐命令のトレース
を行う分岐命令実行装置に関する。

この種のトレースは、デバッグ技術の一つとして使用さ
れるもので、プログラムが正しく動作しているか否かを
知るために、プログラム中の命令の実行順序や変数の値
を自動的に出力させるものである。

〔従来の技術〕

パイプライン処理を行うマイクロプロセッサの分岐トレ
ース（分岐を行った分岐命令のトレース）に関して、条
件付き分岐命令の条件判定の結果が当該命令の処理の終
了まで出ないような場合、デバッグ例外発生を示すビッ
トを有するレジスタの書き込みは、当該命令処理の最終
サイクルで行われるので、分岐成立か否かの結果を見て
から前記レジスタの書き込みを行うと、パイプライン処
理に乱れが生じてしまう。

〔発明が解決しようとする課題〕

上述の如く、従来の分岐命令トレースにおいては、条件
付き分岐命令がデコードされた場合、当該条件の判定結
果を待ってから、デバッグ例外発生ビットを立てるよう
にしていた。

その為、パイプライン処理に乱れが生じて、パイプライ
ン処理本来の目的である処理速度の高速化が害されると
いう問題点があった。

本発明は、この種の分岐命令トレース方法において、条
件付き分岐命令がデコードされた場合においても、パイ
プライン処理に乱れが生じないようにして、処理速度の
低下を防止することを目的とする。

（課題を解決するための手段〕 本発明の原理説明図を第１図に示す。同図において、命
令デコード部１では、条件付き分岐命令をデコードした
場合、分岐判定部３に対しその旨を通知する（ａ２）。

演算実行部３では、命令デコード部１からの通知（ａ２
）とトレースのモード制御などを行うデバッグ制御部４
からの分岐トレースの指示（ａ３）に基づいて分岐成立
の予測を行い、分岐成立の確率が高い場合には、演算実
行部２からの通知（ａ２）が来る前に、分岐成立を推定
して、分岐先実行ビット例えばデバッグ例外発生ビット
を立てるべき指示−を発生する（ａ４）。

その後、演算実行部２からの通知（ａ“２）を受取り条
件判定を行い、分岐不成立の場合には、デバッグ制御部
４にデバッグ例外発生ビットの修正指示を出す（ａ５）
。

デバッグ制御部４は、デバッグ制御に関するレジスタを
有し、分岐トレースの指示を分岐判定部に通知しくａ３
）、前記ビットを立てるべき指示（ａ４）を受けて前記
レジスタ内デバッグ例外発生ビットを立てる。

また、分岐判定部３からの修正指示（ａ５）によって、
前記ビットの修正を行うものである。

分岐方向の予測は、例えば無条件分岐１ループ命令等の
ように、分岐確率が高い条件分岐命令の場合には、分岐
成立方向に予測する（命令種別による予測）。

また、過去の分岐判定のＨ歴により、次にその条件分岐
命令を実行した際、その分岐方向を予測する（分岐予測
テーブルによる予測）。

このように、本発明方式は、パイプライン処理を用いて
順次各命令語を実行するマイクロプロセッサに関し、そ
の実行中に分岐した命令語を順次トレースする場合にお
いて、条件付き分岐命令がデコードされた場合には、当
該条件の判定結果を待つことなく直ちに条件成立を推定
してデバッグ例外発生ビットを立て、その後実際の判定
結果が出た時点でデバッグ例外発生ビットの内容を修正
することを特徴とするものである。

〔作　　　用〕

以上の構成によれば、分岐トレースの指示（ａ３）があ
る場合、条件分岐命令をデコードした際（ａ２）、分岐
方向の予測を行い、分岐成立の確率が高い場合には、条
件判定結果（ａ２）を待たずに、分岐成立を予測して（
ａ４）デバッグ例外発生ビットを立てるようにし、分岐
不成立であった場合には（ａ５Ｌ前記ビットの修正を行
うようにしている。

従って、条件判定結果が命令の処理終了まで分からない
ような条件分岐命令の分岐トレースを行った場合には、
デバッグ例外発生ビットの書き込みも当該命令処理中に
行われる為、パイプライン処理の乱れを抑えることがで
きる。

〔実　　施　　例〕

第２図は本発明の一実施例を説明する図であり、条件付
き分岐命令の分岐トレースにおけるパイプライン処理の
ステージを示している。

同図に示されるように、サイクルので命令デコードが行
われ、サイクル■で条件の演算を行い、サイクル■で条
件の判定及びレジスタの書き込みを行う条件付き分岐命
令に於いて、この命令が無条件分岐、ループ命令のよう
に分岐確率が高い場合には、分岐成立を推定して、条件
判定結果を待たずに、サイクル■でデバッグ例外発生ビ
ットに１′が書き込まれる（図中（ａ）参照）。

その後、サイクル■で実際の条件判定の結果、分岐成立
の場合には、デバッグ例外発生ビットの内容はそのまま
に保持される（図中（ａ）参照）。

これに対し、サイクル■の実際の条件判定の結果、分岐
不成立の場合には、サイクル■においてデバッグ例外発
生ビットのクリアが行われる（図中（ｂ）参照）。

この場合、レジスタ書き込み処理ではなくリセット処理
なので、パイプライン処理には影響は与えない。

このように、上述した実施例によれば、条件付き分岐命
令の分岐トレースにおいて、分岐成立の確率が高いと予
測された場合には、分岐成立を推定して、デバッグ例外
発生ビットを立てるため、パイプライン処理の乱れを抑
制し、処理速度の低下を防止することができる。

第３図に本発明の一実施例をより具体的に示す。

命令実行部ｌＯは、メインメモリユニット（ＭＭＵ）／
キャッシュ１１から命令をフェッチし、それを解読し、
演算する部分である。ＭＭＵ／キャッシュ１１からの命
令、すなわちマクロ命令は、命令デコーダ１２にフェッ
チされて解読される。

各命令を処理するルーチンは、マイクロプログラムとし
て、マイクロＲＯＭ１３に格納される。フェッチされた
マクロ命令の○Ｐコードに対応するマイクロＲＯＭ１３
内の領域の先頭アドレスが命令デコーダ１２から与えら
れると、マイクロＲＯＭ１３の出力は、制御信号として
演算器１４．レジスタ１５．あるいはメモリアクセス／
制御レジスタ制御回路１６に与えられる。命令で処理さ
れるデータはレジスタ１５やＭＭＵ／キャッシュｌｌな
どから読出されて演算器１４で演算され結果がレジスタ
１５やＭＭＵ／キャッシュ１１．またはそれを通して外
部メモリ（図示せず）などに書込まれる。第３図のＭＭ
Ｕ／キャッシュ１１はアドレス変換のための管理機構と
内蔵キャッシュからなる。ＭＭＵ／キャッシュ１１から
データの読み出し書き込みをする場合には、マイクロＲ
ＯＭ１３からの制御信号は、メモリアクセス／制御レジ
スタ制御回路１６に与えられる。メモリアクセス／制御
レジスタ制御回路１６はマイクロＲＯＭ１３からの指示
にもとづきメモリのり一ド／ライト要求の発生や制御レ
ジスタのり一ド／ライト指示などを行う。ＭＭＵ／キャ
ッシュ１１は、外部の装置とインターフェース１７を介
して接続されている。外部装置から割り込み要求がある
と割り込み要求信号が割込み／例外制御回路１８に与え
られ、その割り込みが受は付けられた場合には、割り込
みルーチンに移るべきマイクロアドレスがマイクロＲＯ
Ｍ１３に与えられる。パイプライン制御回路１９は、デ
コード（ＤＣ）ステージ、アドレス演算（ＡＣ）ステー
ジ、マイクロ読み出しくＭりステージ、演算（ＯＥ）ス
テージ、結果の書き込み（ＯＷ）ステージ、すなわちＤ
Ｃ，ＡＣ，Ｍｌ、ＤＥ、ＯＷの各ステージの進行を監視
し、また、キャッシュミスヒツトによる外部メモリアク
セスなどの待ち条件により必要に応してステージの状態
保持を制御する。またＤＣステージで有効な命令デコー
ドを行った直後にストローブ信号を１にする。

分岐判定部２０内の判定回路２１は、条件分岐命令が成
立したかどうかを演算器１４からの状態フラグを用いて
判定し、条件が成立する場合には、条件成立信号をｌに
、条件不成立の場合には、条件不成立信号を１にする。

本発明では、分岐する確率の高い条件分岐命令、分岐す
る確率の低い条件分岐命令の違いにより、分岐制御を行
う論理回路よりなる制御回路を分岐判定部２０に有する
。

命令デコーダ１２から条件分岐コード、またはマイクロ
ＲＯＭ１３からマイクロ指示が与えられ、そのどちらか
を選択して、得られる分岐条件が判定回路２１に与えら
れる。ｇｏ　ｔｏ文のような無条件分岐あるいは、Ｄｏ
　１ｏｏｐのような分岐確率の高い条件分岐命令（条件
分岐２）、あるいは１１分のように、分岐する確率の低
い条件分岐命令（条件分岐２）の区別を示す信号、すな
わち、無条件分岐信号５条件分岐１信号２条件分岐２信
号がそれぞれ命令デコーダ１２から出力される。それら
の制御信号が分岐判定部２０に与えられ、無条件分岐信
号と条件分岐１信号が活性化されている場合には、分岐
条件の条件制御を待たずに、分岐を実行する制御が行わ
れる。すなわち、無条件分岐と条件分岐ｌの制御信号は
、ＯＲ回路３０に与えられ、その出力は、分岐が行われ
たときだけトレース条件となるフロートレースのモード
であることを示す信号と、ＡＮＤ回路３２でアンドがと
られる。そのＡＮＤ回路３２の出力が１となると、ＯＲ
回路３４を介してＡＮＤ回路３５に与えられる。したが
って、パイプライン回路１９からのストローブ信号が１
のときに、すなわちデコード終了直後にＡＮＤ回路３５
の出力がｌになり、パイプラインデイレイ回路３７、Ｏ
Ｒ回路３８を介してデバ・ング匍Ｉ　’＜’ＩＪレジス
タ２５のステータスをセ・ント状態にする。またＡＮＤ
回路３５の出力はＯＲ回路３６を通して割込み／例外制
御回路１８ヘデバッグ例外要求（即ちデバッグ例外発生
フラグ）となり（第４図（Ｃ）のＡＮＤの出力参照）、
分岐判定を待たずして、デバッグルーチンにＪＵＭＰす
ることになる。デパック例外発生フラグはパイプライン
デイレイ回路３７で遅延された後、デバッグ制御レジス
タ２５も制御する。ＪＵＭＰしてしまったのち、パイプ
ライン動作の最後のステージ、すなわち演算結果を書き
込む○Ｗステージで分岐実行に対する可否の判定がなさ
れる。すなわち、演算器１４からの状態フラグの内容の
結果、判定回路２１に与えられる分岐条件が条件不成立
であった場合には、条件不成立信号と、条件分岐１信号
との両方が、フロートレース状態においてＡＮＤ回路３
３に入力されると、デバッグ制御レジスタ２５のデバッ
グステージ状態をクリアする。また、デバッグルーチン
はキャンセルされることになる。

なお、ＯＲ回路３４の入力には、ステップトレースすな
わち１命令実行ごとにトレース条件が成立するときに１
となる信号が入力されている。以上の説明では、ステッ
プトレースはＯとしている。

本発明では、分岐条件の制御を待って、デバッグルーチ
ンにＪＵＭＰする場合も考慮する。分岐する確率の低い
条件分岐命令、すなわち条件分岐２信号が１である場合
には、その条件が成立するか否かは、演算器１４からの
状態フラグの観測によって決定され、パイプライン動作
の場合のＯＷステージで、この制御が行われる。すなわ
ち、条件が成立する場合には、条件成立信号が１で、条
件分岐２信号も１であるから、フロートレース状況では
、ＡＮＤ回路３１の出力が１となり、この１がＯＲ回路
３６を介してデバッグ制御レジスタ２５のデバッグステ
ータスの状態をセットする。

この場合には、デバッグルーチンにＪＵＭＰするのは、
条件分岐１信号の場合に比べて、遅れることとなる。す
なわ、本発明では、常に分岐する無条件分岐の場合と、
命令の種類や過去の履歴等で決められる分岐する確率の
高い条件分岐命令すなわち、条件分岐１に対しては、命
令の解読後、次の命令をキャンセルした後に即座に、デ
バッグステータスをセットして、デバッグルーチンに入
る。

第３図において、上述したようにデバッグ制御レジスタ
２５のセット信号によって、デバッグルーチンが実行さ
れる。このとき、デバッグルーチンの各命令は本発明で
はＣＰＵ内部にたとえば、キャッシュの１部をＲＯＭ化
して格納されている。

したがって、デバッグルーチンもＣＰＵ内部にＭＭＵ／
キャッシュ１１．命令実行部１０、命令デコーダ１２２
分岐判定部２０．デバッグ制御部レジスタ２５とともに
、ｌ　ｃｈｉｐ化されるので、条件分岐１信号の場合の
実行をあいまってデバッグルーチンを高速化することが
できる。

次に、本発明のパイプライン動作を説明する。

第４図（ａ）は従来例あるいは分岐確率の低い条件分岐
命令で分岐した場合のデバッグ処理である。

第４図（ｂ）は本発明による分岐確率の高い条件分岐命
令で分岐した場合および無条件分岐のデバッグ処理であ
る。

第４図（ａ）の場合は、命令１が分岐確率の低い条件分
岐命令であるからに、その命令は、ＤＣステージ、ＡＣ
ステージ、Ｍｌ、ＤＥ、ＯＷ、ステージの順に、それぞ
れ１のサイクルづつ連続的に、各ステージが進行する。

ＤＣステージを見れば、命令１のデコード、命令２のデ
コード、命令３のデコード、命令４のデコードの各サイ
クルで行われる。そして、命令２のデコードと命令１の
アドレス計算は同時に行われる。そして、命令Ｉの条件
分岐命令は、ＯＥステージにおける演算器からの状態フ
ラグをセンスして、ＯＷステージにおいて、分岐するか
どうかが決定される。条件が成立した場合に、命令２．
命令３．命令４の実行をキャンセルして、その命令１内
に示されるアドレス、すなわちジャンプ先のアドレスに
ＪＵＭＰする。

しかしフロートレース監視中の場合には、分岐先アドレ
スにジャンプするかわりにデバッグルーチンが起動され
、命令１のＯＷステージ後に、デバッグルーチンの最初
のステップのマイクロ読出しが行われる。

デバッグルーチンに入ると、ＤＣステージに相当するマ
イクロ開始アドレス生成後Ｍｌステージ、ＯＥステージ
の各ステージ状態が進んで、デバッグのサブルーチンが
実行される。

第４図中）の場合は、分岐命令ｌは、分岐確率の高い条
件分岐命令であるから、フロートレース監視中の場合命
令１のＤＣステージ後、命令１に後続する命令２のデコ
ードステージをキャンセルし、デバッグルーチンに即座
に入ることが可能である。

そして、命令１のＯＥ、　ＯＷの実行時に、デバッグｌ
はＭｌ、ＯＥステージになっている。本発明では、条件
分岐命令でも分岐する確率の高いものは、命令１の実行
完了を待たずにデコード直後から後続命令をキャンセル
してデバッグ処理に移るためのマイクロ処理を起動し、
条件が成立しなかった時はデバッグ処理に移るためのマ
イクロ処理をキャンセルして後続命令のデコードからや
り直す。

なお、デバッグ等の例外・割込処理はＡＣステージを持
たない。

第４図（Ｃ）は分岐判定部２０の制御回路において分岐
成立、不成立が定まるタイミングをデバッグ制御レジス
タ２５との関係を示したものである。

第４図（Ｃ）の場合、命令１のデコード結果により、パ
イプラインデイレイ回路３７は、フロートレースと条件
分岐１信号のＡＮＤによりＡＮＤ回路３２を介してセッ
トされる。そして、命令１がＭＩステージになったとき
に、即座にデバッグのＤステージが始まり、デバッグ制
御レジスタ２５（ステータス状態は、パイプラインデイ
レイ回路ニアの出力によってセントされる。パイプライ
ンライレイ回路は命令の進行にあわせて前記ＡＮＤ；５
の出力を遅延させ、命令が０ｗステージに進メだ時にデ
バッグ制御レジスタのステータスのセ〕トを指示する。

ＯＷステージまで待ってセットしているのはそれ以前の
命令で例外・割込などにユリ命令取消が行われた場合デ
バッグ制御レジスタの変化を抑止するためである。もし
命令１の○Ｗステージにおいて、分岐条件不成立と判定
された場合には、命令１にっづくデバ・ングルーチンは
キャンセルされ、デバッグ制御レジスタ２５のステータ
ス情報はリセットされる。その後に、命令上に続く命令
２．命令３が実行される。

第４図（Ｃ）下方には、分岐条件判定のタイミングを具
体的に示した。まずＯＥステージの前半でレジスタ１５
からデータを読み出し、ＯＥステージの後半でこのデー
タに対する演算が演算器（ＡＬＵ）１４で実行される。

その結果、状態フラグが生成されるのがＯＷステージの
前半であって、その状態フラグが分岐判定回路に与えら
れ、ＯＷステージの後半において、分岐条件が決定され
る。

また、レジスタの内容、ｐｓｗの内容、デバッグ制御レ
ジスタの内容が更新される。

第４図（ｄ）は、条件分岐命令（ＡＣＢ命令）に対する
パイプライン制御のタイミングを示した図である。ＡＣ
Ｂ命令はカウンタを更新し、カウンタ値がリミット値未
満なら指定アドレスに分岐するループ命令である。

ＡＣＢ■の場合、ループカウンタのカウンタ数を示すカ
ウントは、カウントアツプのステップ幅（ＳＴＥＰ）が
ＯＥステージで加算され、更新されたカウント数がＯＷ
ステージでレジスタに書き込まれる。そのカウンタ値の
更新の演算と同時に、カウンタの最大値（ＬＩＭＩＴ）
と比較する動作をＯＥステージで行う。比較した結果が
ＬＩＭＩＴ未満の場合にはループの先頭に分岐するので
デバッグ制御レジスタのステータスはセットされたまま
となるが、ＬＩＭＩＴ以上なら非分岐であるからステー
タスをクリアする。

ただしこの場合２つの演算器が必要なのでもう１つの例
としてＡＣＢ■場合は、カウンタ値とステンプ数との演
算をＯＥＩステージで行い、更新されたカウンタ値とり
５ツトとの比較をＯＥ２ステージで行う。この場合２つ
のマイクロステップとなるのでパイプラインデイレイ回
路はＯＥステージ等で２サイクル間状態を保持すること
によりタイミングをあわせる。ＡＣＢ■の例の方が条件
分岐判定がさらに遅れるのでパイプラインが乱れる可能
性が大きくなる。

第５図は、被デバツグプログラムとトレース内容の例を
示す、ＢＲＡは無条件分岐命令、Ｂｃｃは条件分岐命令
、ＢＳＲはサブルーチン分岐命令である。

＃Ａ１のＢＲＡは無条件にアドレス＃Ａ２にＪＵＭＰす
る。そして、プログラムを進めてＢｃｃにくると、条件
成立であるとすれば、＃Ａ５にＪＵＭＰする。その後＃
Ａ６迄すすみ、ＡＣＢは条件成立であるとすれば、＃Ａ
３にもどる。次に、Ｂｃｃ迄すすんで、これが条件不成
立となるとすれば、次の＃Ａ６のＡＣＢまで進む。した
がって、また＃Ａ３にもどる。次のＢｃｃは条件不成立
であるから、Ｂｃｃ命令に続く命令を実行し、＃Ａ６迄
すすむ。ＡＣＢは条件成立であるから＃Ａ３に戻り、＃
Ａ４迄すすみＢｃｃは条件成立であるから＃Ａ５にＪＵ
ＭＰする。その後すすんで次のＡＣＢは条件不成立であ
るから、ＡＣＢに続く命令を実行し、ＢＳＲは無条件分
岐であるから、図示されていないサブルーチンの格納さ
れた＃Ａ８に跳ぶ。

第６図は、デバッグ処理を説明する図である。

第６図においてデバッグ処理においては、被デバツグプ
ログラムからデバッグ処理にうつる時、マイクロ処理に
よって情報を退避する。退避する内容は、Ｐ　Ｓ　Ｗ　
（Ｐｒｏｇｒａｍ　５ｔａｔｕｓ　Ｗｏｒｄ）、戻りア
ドレス及び例外発生アドレスであって、これを主記憶の
退避領域に記憶する。そして、デバッグのためのハンド
ラプログラム−で退避領域の戻りアドレス（フロートレ
ースでは分岐先アドレス）、例外発生アドレス（フロー
トレースでは分岐命令アドレス）を主記憶の一部に設け
られたトレース領域あるいは別に設けられたトレースメ
モリに書込み、またトレースメモリへの書込みポインタ
を更新する。その後、復帰命令を実行したときに、退避
した情報のＰＳＷ、戻りアドレスを戻して復帰する。

第７図は命令デコーダエ２およびその周辺回路の構成図
である。

命令先取り要求回路４１から命令先取りの要求信号が命
令キャッシュ４２に与えられると、命令デコーダ１２に
対しキャッシュ４２からの応答信号が出される。すると
、命令先取りバッファ４３に現在のライトポインタ格納
用レジスタ４４にインクリメンタで１だけ加えたライト
ポインタで示される番地に命令を書き込む。命令先取り
要求信号が出されている間は、命令キャッシュ４２から
命令先取りバッファ４３に命令が読み込まれる。

命令先取りバッファ４３の内容は、リードポインタ格納
用レジスタ４６の内容で読み出され、読み出された内容
が命令コードとして、第１のラッチ回路４５に与えられ
る。そして、リードポインタ格納用レジスタ４６の内容
は、加算器５３によって、命令長に対応する更新量だけ
加算されて、その更新値がリードポインタ格納用レジス
タ４６に再びセットされる。分岐命令が実行されていな
い場合には、連続する命令が次々と読み出され、第１の
ラッチ回路４５にラッチされる。第１のラッチ回路４５
にセットされた命令コードは命令デコーダＰ　Ｌ　Ａ　
（Ｐｒｏｇｒａｍａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒａｙ　
）　４７に与えられ、第２のラッチ回路４８にセットさ
れ、その内容がマイクロＲＯＭをアドレスするマイクロ
アドレスや各種の制御信号、及び無条件分岐命令である
場合にアクティブになる無条件分岐命令信号、分岐確率
が高い場合にアクティブになる条件分岐命令１信号、分
岐確率が低い場合にアクティブになる条件分岐命令２信
号が出力される。命令先取りバッファ４３からの命令コ
ードは、ＰＬＡを介さずに、命令レジスタ４９にもセッ
トされる。命令レジスタ４９の内容は、レジスタ番号や
分岐条件等を形成するために使われる。

命令先取りバッファ制御回路５ｏは、無条件分岐、条件
分岐命令１、条件分岐命令２の各場合に命令先取りバッ
ファ４３のライトポインタやリードポインタの値を退避
したり、あるいは、変化させる制御を行い、また、分岐
判定部２ｏから送られている条件分岐成立信号や条件分
岐不成立信号によって、ライトポインタやリードポイン
タ格納用レジスタ４４及び４６の状態を制御する。

分岐動作とポインタ制御は以下のようになる。

■無条件分岐をデコードした場合ニ ライトポインタ・リードポインタ格納用レジスタ４４及
び４６のエントリ番号部（すなわち、ＷＳあるいはＲ５
以外のライトポインタあるいはリードポインタ）と共に
ゼロにし、ＷＳ＝ＲＳになるようにサイド指定ビットを
イニシャライズする。

リードポインタ格納用レジスタ４６のエントリ肉オフセ
ント部は、実行部から分岐アドレス計算結果の該当する
下位部を抜き出してセットする。

■条件分岐１　（分岐確率が高い命令：条件判定前に分
岐先命令デコード・実行）をデコードした場合ニ ライトポインタ・リードポインタ格納用レジスタ４４．
４６のエントリ番号部を共にゼロにし、ＷＳ／ＲＳとも
反転（逆サイド）にする。リードポインタ格納用レジス
タ４６のエントリ肉オフセット部は、実行部から分岐ア
ドレス計算結果の該当する下位部を抜き出してセントす
る。またそれ以前のライトポインタ・リードポインタの
値をそれぞれライトポインタ２・リードポインタ２退避
用レジスタ５４．５６に退避する。

この状態でそれまでと逆サイドに分岐側命令を先取りし
、読み出して実行する。

その後、分岐判定結果により、分岐条件成立の場合は、
そのまま継続し、分岐条件不成立の場合は、命令実行を
キャンセルし、ライトポインタとリードポインタ格納用
レジスタ４４．４６をそれぞれライトポインタ２とリー
ドポインタ２の退避用レジスタ５４．５６の値に戻す。

そして、ＷＳ／ＲＳとも反転する。

命令先取りアドレスは非分岐側に戻す。

■条件分岐２（分岐確率が低い命令二条性判定前に非分
岐命令をデコード・実行）をデコードした場合ニ ライトポインタ格納用レジスタ４４の値をライトポイン
タ２退避用レジスタ５４に退避し、ライトポインタ格納
用レジスタ４４のエントリ番号部をゼロにし、ＷＳを反
転する。リードポインタはそのままのサイドを指す。

この状態で、命令先取りは分岐先命令とするが、デコー
ド・実行は非分岐側になる。

その後、分岐判定結果により分岐条件成立の場合は、命
令実行をキャンセルし、リードポインタ格納用レジスタ
４６のエントリ部をゼロにし、オフセット部に分岐アド
レスの下位側をロードし、ＲＳを反転する。

分岐条件不成立の場合は、命令バ・ソファの読み出し・
デコード・実行はそのまま継続する。

ライトポインタはライトポインタ２退避用レジスタ５４
から戻し、ＷＳを反転する。

命令先取りアドレスは非分岐側に戻す。

命令先取りアドレスカウンタとプログラムカウンタは、
実行部にもつため第７図には図示しない（第３図も概略
図なので省略しである）が、ポインタ同様退避のための
レジスタを備える必要がある。

命令先取りアドレスカウンタはライトポインタと同様に
切換えが行われ、プログラムカウンタはリードポインタ
と同様に切換えられる。

分岐動作がない時は、ライトポインタはキャッシュまた
は外部メモリから有効デコードが転送された（応答があ
った）時にカウントアツプされる。

また、リードポインタは、デコーダがデコード済の命令
長を指定するのでその分カウントアツプする。

命令先取りは、命令先取りバッファ４３に空があるかぎ
り要求される。通常はライトポインタとリードポインタ
の差を判断して空きを検出する。

ただし、条件分岐動作中、書き込みと読み出しのサイド
が一致しない時（条件分岐２の場合）は、ライトポイン
タが最大値になるまで先取りを行う。

次に、命令バッファ・ポインタの制御を行う命令先取り
バッファ制御回路５０の構成と動作を第８図を参照して
説明する。

第８図において、システムリセットまたは無条件分岐信
号がｌの場合には、ＯＲ回路６１の出力が１となり、Ｗ
Ｓ／Ｒ５をイニシャライズするＷＳ／Ｒ５−Ｃ１ｅａｒ
信号が活性化される。またＯＲ回路６３の出力であるＷ
Ｐ−ｚｅｒｏ信号とＯＲ回路６８の出力であるＲＰ−ｚ
ｅｒｏ信号とが活性化されて、命令先取りバッファ４３
のリードポインタ、ライトポインタが初期化される、条
件分岐１信号が活性化される。

すなわち、分岐される確率の高い分岐命令である命令が
デコードされた場合には、ＯＲ回路６６の出力が１にな
ることにより、ＷＰ２−１ａｔｃｈ−１ｎａｂｌｅ信号
の活性化によりライトポインタ２のラッチをイネーブル
し、現在のライトポインタＷＰをここに退避させる。更
にＯＲ回路６３の出力のＷＰ−ｚｅｒ。

も活性化され、ライトポインタのエントリ番号部をＯに
する。ＯＲ回路６２の出力ＷＳ−ｒｅｖｅｒｓｅの信号
が活性化され、排他的論理和回路５１（第７図）により
、ＷＳフリップフロップの値を反転させ、ライトポイン
タの最上位ビット（ＷＳ）が１になる。

このことにより、命令先取りバッファへの書き込みアド
レスが、サイド１からサイド２側に移る。

そしてＷＰ−ｚｅｒｏの活性化によって、サイド２の先
頭アドレスを指すことになる。これがライトサイド反転
動作である。すなわち、命令先取りの命令として、分岐
先命令が命令先取りバッファ４３のサイド２に取り込ま
れる動作となる。また、命令先取りバッファからのリー
ド動作に対しても、同様にサイド２側から読み出す動作
に移る。すなわち条件分岐１信号が１になると、反転回
路７３゜７４を介して、ＲＰ２−１ａｔｃｈ−ｅｎａｂ
ｌｅ信号が１となって、現在のリードポインタの値をリ
ードポインタ２に退避させる。そしてＯＲ回路６９の出
力が１となり、その出力はＯＲ回路６７．６８に入力さ
れる。Ｒ５−ｒｅｖｅｒｓｅ　、　ＲＰ−ｚｅｒｏ信号
がそれぞれ１となる。Ｒ５−ｒｅｖｅｒｓｅ信号が１と
なると、排他的論理和回路５２（第７図）によって、Ｒ
Ｓ−ＦＦ０値が反転される。また、ＲＰ−ｚｅｒｏ信号
が１になることによって、ＲＳ以外のリードポインタす
なわちエントリ番号部が０にクリアされる。すなわち、
サイド２の先頭アドレスを指すことになり、サイド２側
から命令が読み出されることになる。

すなわち、条件分岐の分岐する確率が高い場合には、条
件分岐判定を待たず、命令先取りバッファのサイド２、
すなわち、分岐先命令の先取りと読み出しを実行する。

また、条件分岐ｌ信号が１の場合には、ＯＲ回路７７の
出力が１となって、Ｄタイプフリップフロップ７８の状
態を１にする。このフリツブフロップは条件分岐Ｉがデ
コードされてから分岐条件成立、不成立信号のどちらか
がくるまで、１を保持するものである。すなわち、分岐
条件成立、不成立信号がともにＯである場合にはＮＯＲ
回路７５の出力が１となり、Ｑ＝１とＮＯＲ回路の出力
＝１によってＡＮＤ７６の出力が１となり、０Ｒ７７を
介してＦＦを再びｌにする。すなわち１の保持が継続さ
れる。分岐条件成立、不成立信号は、命令先取りバッフ
ァのサイド２側への命令書き込み、あるいは命令読み出
しを実行している間に、遅れて入力される。条件分岐１
が活性化されてからＱ＝１の状態になって、その後分岐
条件成立が１になると、Ｑ＝１であるから反転回路７１
の出力が０となり、分岐条件成立信号が１であっても、
ＡＮＤ回路７０の出力はＯとなり、バッファのサイド２
に対する読み書き動作をそのまま実行する。

そして、条件分岐成立信号がＯとなると、ＡＮＤ回路７
６、ＯＲ回路７７を介してフリツプフロツプの出力Ｑを
Ｏに戻す。

一方、分岐条件不成立信号が１になった場合、現在読み
書きが行われているサイド２の分岐先命令の読み出しを
停止し、サイド１側にもどって、分岐命令につづく命令
の読み書き動作を実行する必要がある。そのために分岐
条件不成立信号がｌになることにより、ＯＲ回路６２の
出力ＷＰ−ｒｅｖｅｒｓが１になり、ＷＳを反転すなわ
ち１からＯに戻し、また、反転回路６４．６５を介して
、ＷＳ−ｒｅｓｔｏｒｅ−ｆ　ｒｏｍ−ＷＰ２信号を１
にして、ライトポインタ２に退避されていた値をライト
ポインタに戻す制御が行われる。読み出し動作に対して
も同様で、分岐条件不成立信号が１になることにより、
Ｑ＝１であるから、ＡＮＤ回路７２の出力が１となって
、ＯＲ回路６７の出力Ｒ５−ｒｅｖｅｒｓｅ信号を１に
し、またＲＰ−ｒｅｓｔｏｒｅ−ｆｒｏｍ−ＲＰ信号を
１にする。

すなわち、ＲＳ信号を１からＯに戻し、読み出しをサイ
ド１側から実行するために、リードポインタ２に退避さ
れていた内容をリードポインタ４６に戻す制御が行われ
る。また、分岐条件不成立信号が１になると、ＮＯＲ回
路７５の出力がＯとなって、ＡＮＤ回路７６の出力をＯ
にするので、次のクロックでＦＦのＱを０にリセットす
る。

条件分岐２すなわち分岐する確率が低い場合には、命令
先取りバッファへの書き込みに対しては、サイド２側に
対して実行される。すなわち、ＯＲ回路６６の出力が１
になることにより、ＷＳを反転し、ＷＰ−ｚｅｒｏをｌ
にして、エントリ番号部をＯにし、現在のライトポイン
タのエントリ番号をライトポインタ２に退避するために
、ＷＰ２−ｚｅｒｏ−ｅｎａｂｌｅ信号を１にする。し
かし、条件分岐２の場合には、命令先取りバッファから
の読み出しに対しては、サイド１側から行う。すなわち
、読み出しを制御する制御信号に対しては、条件分岐２
信号は、無関係であって、従って、条件分岐命令につづ
く命令が格納されているサイドｌ側から読み出される。

そして、その後、分岐条件成立信号が１になると、Ｑ＝
Ｏであるから、ＡＮＤ回路７０の出力が１となって、サ
イド２側に移る動作が実行される。そして、ライト動作
のサイドと同じサイドになる。また、分岐条件不成立が
１になった場合には、ライト動作に対しては、サイド２
からサイドｌに戻す必要があるので、ＯＲ回路６２の出
力−５−ｒｅｖｅｒｓｅ信号を１にし、また、ＷＰ−ｒ
ｅｓｔｏｒｅ−ｆ　ｒｏｍ−ＷＰ２を１にして、ライト
ポインタ２の内容をライトアドレスとして使う様に、制
御が実行される。

次に、条件命令の構成について説明する。

第９図は条件分岐命令、Ｂ　ｃ　ｃ　（Ｂｒａｎｃｈ　
ｃｏｎｄｉｔｉｏｎａｌｙ）の内容である。

ＯＰコードはＢｃｃであることを示す。

ＰＣオフセットは、条件が成立した場合にブランチする
分岐先アドレスを現在のプログラムカウンタからのオフ
セット（相対値）として示したものである。分岐条件コ
ードは４ｂｉｔからなり、（００００）は、ＡＬＵのキ
ャリーフラグがｌである場合に分岐、（０００１）は、
キャリーフラグがＯである場合に分岐するものである。

それらは、ニモニック表示ではＢＸＳ、ＢＸＣである。

Ｂはブランチ、Ｘはキャリーを表現し、ＳとＣはそれぞ
れにセット、クリアを表現する。ＡＬＵのＺＥＲＯフラ
グが１またはＯの場合の条件コードがそれぞれ（００１
０）、（００１１）に対応し、ニモニックではＢＥＱ、
ＢＮＥに対応する。ここで、ＥＱはｅｑｕａｌ　Ｎ　Ｅ
はｎｏｔ　ｅｑｕａｌを表現する。

（０１００）と（０１０１）は比較の結果が低い場合と
高い場合に相当し、低い場合にブランチするのがＢＬＴ
であり、低くない場合がＢＧＦに対応する。ＬＴは１ｅ
ｓｓ　ｔｈａｎ、　Ｇ　Ｅはｇｒｅａｔｅｒ　ｅｑｕａ
ｌを表現する。（０１１０）と（０１１１）は、比較が
等しいか低い場合に分岐する場合と、そうでない場合に
分岐する場合に、それぞれ相当する。

ニモニックではＢＬＥ、ＢＧＴに相当し、ＬＥは１ｅｓ
ｓ　ｅｑｕａｌ　Ｇ　Ｔはｇｒｅａｔｅｒ　ｔｈａｎに
対応する。

また、Ａ　ＣＢ　（Ａｄｄ、Ｃｏｍｐａｒｅ　＆　Ｂｒ
ａｎｃｈ）　／　Ｓ　ＣＢ　（Ｓｕｂｔｒａｃｔ、Ｃｏ
ｍｐａｒｅ　＆　Ｂｒａｎｃｈ　）命令は命令コード中
に分岐条件コードを持たないが、例えば、ＡＣＢではカ
ウンタ値がリミット値未満ならば分岐なのでＢＬＴに相
当し、ＳＣＢではカウンタ値がリミットより大きければ
分岐なのでＢＧＴに相当する。この場合、分岐条件コー
ドはマイクロプログラムから指定される。

第１０図は、分岐制御回路とフラグ生成回路の実施例で
ある。

演算部の演算器８１から、ＡＬＵのキャリーＡＬＵＣＡ
ＲＰＹやＡＬＵＺＥＲＯなどが出力され、シックからシ
フタキャリー５ＦＴＣＡＲＲＹなどが出力される。これ
らは、状態フラグと呼ばれる。状態フラグ生成条件はマ
イクロプログラムコードの指定によって、有効か無効か
が決定される。そのため、マイクロコードからの状態フ
ラグ生成条件をデコーダした信号と各フラグとのＡＮＤ
がとられる。第１０図では、負論理方式でデコーダや演
算器から信号が出力されるので、ＮＯＲ回路でそれらの
有効か無効かが決定されている。状態フラグバスの各バ
スの列線が、Ｘ（キャリー）、　　Ｚ　（０）、　　Ｌ
　（ロウ〔マイナス〕）・・・Ｖ（オーバーフロー）な
どのフラグに対応している。たとえば、各フラグハスは
クロック信号ＣＬＫＸ信号のロウにより、２ＭＯ３）ラ
ンジスタがオンとなり、バスがハイ状態になついる。そ
して、デコーダ回路８２の出力綿８３が０′でかつまた
、ＡＬＵＣＡＬＬＹ信号がロウのとき、ＮＯＲ回路８４
の出力がハイとなり、ＮＭＯＳトランジスタ８５をオン
とする。すると、ハイ状態にあったＸフラグバスがロウ
になって、負論理で活性化される。同様にシフタキャリ
ー５ＦＴＣＡＲＲＹ６＜ロウで、マイクロ命令がシフタ
キャリー５ＦＴＣＡＲＲＹを指定しているならば、ＮＯ
Ｒ回路８６の出力がハイとなってＭＯ３回路８７をオン
にしてＸをロウにする。ＺフラグバスはＡＬＵＺＥＲＯ
信号がロウでかつ、マイクロ指定があった場合に、ロウ
となる。これら状態フラグは、クロック信号ＣＬＫＹの
入力によって、ラッチ回路８８にラッチされる。ランチ
回路８８の出力は反転され、分岐条件コードの上位３ビ
ツト、すなわち第９図の分岐条件コードの上位３ビツト
とのそれぞれとＡＮＤ回路８９で分岐条件に従った条件
が形成される。

それらはＯＲ回路９０によって、ＯＲされ、排他的論理
部９１に入力される。その排他的論理部９１の他の入力
は、分岐条件コードの最下位ビット（ＬＳＢ）が入力さ
れている。それが１の場合には、ＯＲ回路９０の出力は
反転され、Ｏの場合には、その出力は反転されない。排
他的論理部９１の出力が分岐条件成立を示す信号である
が、実際にはマイクロプログラムよりの指令に従う分岐
条件判定タイミング信号が１の時に、ＡＮＤ回路９２を
介して分岐条件成立信号を出力する。また、排他的論理
部９１の出力の反転と、分岐条件判定タイミング信号と
のＡＮＤ回路９３の出力が分岐条件不成立信号となる。

このように状態フラグは、ＡＬＵ、　　シフタなどの各
演算器からキャリーやゼロチエツクの結果等の信号と、
マイクロ指示に基づき、Ｘ（キャリー）、Ｚ（ゼロ）、
Ｌ（ロウ〔マイナス〕）、・・・、Ｖ（オーバーフロー
）などのフラグを演算器のどの信号によって生成するか
を示す信号とを組み合わせて生成される。例えば、ＣＭ
Ｏ３の回路では、ダイナミック論理回路を利用し、フラ
グセント条件と演算器出力の論理積＝１の時フラグバス
の信号線につながるＮＭＯＳトランジスタをオンにし、
バス線をＬＯＷレベルにする。セットする条件が１つも
成立しないとそのバス線はプリチャージによってＨＩＧ
Ｈレベルにされたままとなる。

分岐条件は、例えば第９図のように定義され、これに従
えば、条件とするフラグの選択と、そのフラグのセット
・クリアいずれの状態を選ぶかで指定される。

そこで、第１Ｏ図のように、フラグビットを選ぶデコー
ダの出力に従って選択されたフラグを条件により排他論
理和で反転し、マイクロからの分岐判定タイミング指示
で条件分岐成立あるいは不成立を判断する。

第１１図は、条件分岐の中で分岐する確率の高い命令を
過去の履歴から予測するためのブロック図である。

過去に登録した分岐命令アドレスのそれぞれは現在のプ
ログラムカウンタＰＣの値とか比較器１００〜１０４で
比較され、どれかに一致した場合に、分岐命令アドレス
１０５に対応する分岐先命令バッファ１０６の内容を読
み出す。そのために比較回路の比較結果をＯＲ回路１０
７を介してできる分岐ウィンドウヒツト信号を生成する
。この信号が１になると、イネーブル回路１０８の出力
がイネーブルになるので、分岐先命令バッファ１゜２．
３．４のうち比較結果でイネーブルされたレジスタの内
容がデコーダに与えられる。分岐ウィンドウヒント信号
がＯｌすなわち、ＰＣがどの分岐命令アドレスと一致し
ない場合は、分岐ウィンドウヒツト信号がＯであるから
、反転回路１０９によって、イネーブル回路１１０をイ
ネーブルし、命令先取りバッファから通常通り命令デコ
ーダに出力される。すなわち、これが履歴による分岐方
向予測の例の原理である。この方式では、数エントリ（
例では４エントリ）の分岐先命令バッファとそれと組に
なる分岐命令アドレス記憶用レジスタを持つ０分岐命令
アドレス記憶部は、過去に分岐条件成立したＢｃｃ命令
の命令アドレスが登録され、また分岐先命令バッファに
はそれに対応する分岐先命令が登録されている。プログ
ラムカウンタがそのいずれかと一致した場合には、過去
に分岐したＢｃｃ命令を再び実行することになるので、
今回も分岐する確率が高いものと判断して命令先取りバ
ッファの出力を抑え、分岐先命令バッフ１からの命令を
読み出して命令デコーダ（ＰＬＡ）１１１に供給する。

命令先取りバッファ４３には分岐先命令の次からが先取
りされる。分岐ウィンドウがヒントした場合で、分岐条
件が成立しなかった時は、該当エントリの登録が抹消さ
れる。

また、分岐ウィンドウにヒツトしないＢｃｃ命令は通常
どおり命令先取りバッファ４３を使用して処理されるが
、それが分岐条件成立した場合は、分岐ウィンドウの未
使用エントリまたはそれがない場合は旧エントリのどれ
かを追い出して、分岐命令アドレスおよび分岐先命令コ
ードを登録する。

なお、以上はデバッグルーチンのトレースを例にとって
説明したが、本発明はデバッグルーチンのトレース以外
の条件分岐命令を実行する場合に適用できることは勿論
である。

〔発明の効果〕

以上説明したように、本発明によれば、パイプライン処
理を行うマイクロプロセッサの分岐トレースに対しては
、条件分岐命令の条件判定が命令処理の最終サイクルで
行われても、パイプライン処理の乱れを生ずることなく
処理が進められ、命令処理速度の向上に寄与するところ
が大きい。

【図面の簡単な説明】

第１図は本発明の詳細説明 第２図は本発明の一実施例構成図で条件分岐命令の分岐
トレースのパイプライン処理を示す図、第３図は本発明
の命令実行部のブロック図、第４図（ａ）〜（ｄ）は本
発明のパイプライン動作説明図、 第５図は被デバツグプログラムとトレース内容の一例を
説明する図、 第６図はデバッグ処理の説明図、 第７図は第３図における命令デコーダとその周辺回路の
ブロック図、 第８図は条件分岐命令（ＢＣＣ）を示す図、第９図は第
３図における分岐判定回路の構成図、第１０図は第３図
における分岐予測の原理図、第１１図は条件分岐の中で
分岐する確率の高い命令を過去の履歴から予測するため
のブロック図である。 １・・・命令デコード部、 ２・・・演算実行部、 ３・・・分岐判定部、 ４・・・デバッグ制御部。 第 図 分岐ウィンドウヒット

Claims (1)

1. 【特許請求の範囲】 １）パイプライン処理により命令を順次実行する命令実
   行装置において、 条件付き分岐命令がデコードされた場合（ａ１）に、当
   該条件の判定結果（ａ２）を待つことなく条件成立を推
   定して分岐先の命令の実行の有無を決める分岐先実行フ
   ラグを立て（ａ４）、その後実際の判定結果が出た時点
   で前記分岐先実行フラグの内容を修正する（ａ５）こと
   を特徴とする分岐命令実行装置。 ２）前記分岐先実行フラグは、デバッグ例外発生フラグ
   であって、前記分岐先はデバッグルーチンであることを
   特徴とする請求項１記載の分岐命令実行装置。 ３）パイプライン処理による各命令の実行中に分岐した
   命令を順次実行する命令実行装置において、 条件付き分岐命令がデコードされた場合（ａ１）に、当
   該条件の判定結果（ａ２）を待つことなく直ちに条件成
   立を推定して分岐先命令を実行し、その後実際の判定結
   果が出た時点でもし、分岐不成立の場合は、前記分岐先
   命令の実行をキャンセルすることを特徴とする分岐命令
   実行装置。 ４）メインメモリユニットから命令をフェッチし、それ
   を解読し演算する命令実行装置において、各命令を解読
   し、解読した命令が無条件分岐である場合、分岐する確
   率の高い条件分岐命令の場合あるいは分岐する確率の低
   い条件分岐命令である場合に、それぞれ活性化される無
   条件分岐信号、条件分岐１信号、条件分岐２信号を出力
   する命令デコード手段と、 前記条件分岐命令の条件が成立する場合には、条件成立
   信号と活性化し、条件不成立の場合には、条件不成立信
   号を活性化する判定手段と、 前記命令デコーダ手段からの条件分岐１信号が活性化さ
   れている場合に前記判定手段からの条件成立、不成立の
   結果を待たずに条件分岐を行い、前記判定手段の判定結
   果として、分岐不成立信号が活性化される場合には、分
   岐先の命令の実行をキャンセルする制御を行う制御手段
   とを有することを特徴とする分岐命令実行装置。 ５）メインメモリユニットから命令をフェッチし、それ
   を解読し演算する命令解読実行装置において、 各命令を解読し、解読した命令が無条件分岐である場合
   活性化される無条件分岐信号、分岐する確率の高い条件
   分岐命令である場合に活性化される条件分岐信号あるい
   は分岐する確率の低い条件分岐命令である場合に活性化
   される条件分岐２信号を出力する命令デコード手段（１
   ２）と、前記命令デコード手段によってアドレス制御さ
   れマイクロプログラムを格納するマイクロ命令格納手段
   （１３）と、 前記マイクロ命令格納手段の出力によって制御される演
   算手段（１４）と、 前記演算手段からの状態フラグと前記命令デコーダ手段
   から与えられる分岐条件コードを用いて、前記マイクロ
   格納手段からのマイクロ指示に従って、前記条件分岐命
   令の条件が成立する場合には、条件成立信号を活性化し
   、条件不成立の場合には、条件不成立信号を活性化する
   判定手段（２１）と、前記命令デコーダ手段からの条件
   分岐１信号が活性化されている場合に前記判定手段から
   の条件成立、不成立の結果を待たずに条件分岐を行う分
   岐実行フラグをたて、前記判定手段の判定結果として、
   分岐不成立信号が活性化される場合には、前記分岐先実
   行フラグの修正を行う制御手段とを有することを特徴と
   する分岐命令実行装置。 ６）前記命令解読実行装置のデコーダ（ＤＣ）ステージ
   、アドレス計算（ＡＣ）ステージ、マイクロ命令読出し
   （ＭＩ）ステージ、実行ステージ（ＯＥ）、実行結果書
   込みステージ（ＯＷ）よりなるパイプライン活性化にお
   いて、前記条件分岐２信号が活性化されている場合には
   それ以前の命令のＯＥステージで実行される演算部の実
   行結果として生じる状態フラグの生成を見て分岐するか
   否かの判定を行い、分岐する場合には条件分岐２信号を
   生じた分岐命令につづく命令をキャンセルし、 前記条件分岐１信号が活性化されている場合には、条件
   分岐１命令の分岐先アドレス計算のＡＣステージが終わ
   り次第分岐先命令を先取りして分岐先命令のＤＣステー
   ジに入り、ＯＥステージで実行される演算部の実行結果
   として生じる状態フラグの生成を見て分岐するか否かの
   判定を行い、分岐する場合にはそのまま分岐先命令のパ
   イプライン動作を実行し、分岐しない場合には、分岐先
   命令をキャンセルし、そのＯＷステージにつづくＤＣス
   テージから条件分岐１信号を生じた条件分岐命令につづ
   く命令ＤＣステージに入ることを特徴とする請求項５記
   載の分岐命令実行装置。 ７）前記命令デコーダ手段は、命令先取り要求を行う命
   令先取り要求回路と、 条件分岐命令の非分岐側命令列と分岐側命令列をそれぞ
   れ格納する２つの領域を有し、前記命令先取り要求回路
   から命令先取付り要求信号が命令キャッシュに与えられ
   、それに対する応答信号が出力された場合に前記命令キ
   ャッシュから命令を先取して、書き込み、さらに書き込
   んだ命令を読み出す動作を実行する命令先取りバッファ
   と、前記命令先取りバッファから読み出される命令コー
   ドをデコードするデコード手段と、 前記デコーダ手段から無条件分岐命令である場合にアク
   ティブになる無条件分岐命令信号、分岐確率信号が高い
   場合にアクティブになる条件分岐命令１信号、分岐確率
   の低い場合にアクティブになる条件分岐命令２信号を入
   力し、前記命令先取りバッファのライトポインタやリー
   ドポインタの値を変化させる制御を行い、さらに条件分
   岐の成立、不成立を制御する判定回路から送られてくる
   条件分岐成立信号と条件分岐不成立信号の入力によって
   前記変化されたライトポインタまたはリードポインタの
   値を所定時間後、再度変化させる命令先取りバッファ制
   御手段と、 前記命令先取りバッファの第１及び第２の領域に命令を
   振りわけるために書き込みアドレスを生成または退避す
   るライトポインタ手段と、 前記命令先取りバッファの第１及び第２の領域から命令
   を振りわける読み出しアドレスを生成または退避するリ
   ードポインタ手段、 とを有することを特徴とする請求項５記載の分岐命令実
   行装置。 ８）前記命令デコード手段が無条件分岐をデコードした
   場合には、ライトポインタ、リードポインタの格納用レ
   ジスタのエントリ番号部を共にゼロにし、ＷＳ＝ＲＳに
   なるようにサイド指定ビットをイニシャライズする手段
   と、リードポインタ格納用レジスタのエントリ内オフセ
   ット部に、実行部から分岐アドレス計算結果の該当する
   下位部を抜き出してセットする手段とを有し、前記命令
   先取りバッファの一方の領域に対して、リード・ライト
   を行うことを特徴とする請求項７記載の分岐命令実行装
   置。 ９）前記命令デコード手段が、分岐確率が高い命令であ
   る条件分岐１をデコードした場合には、ライトポインタ
   ・リードポインタ格納用レジスタのエントリ番号部を共
   にゼロにし、ＷＳ／ＲＳとも反転（逆サイド）にする手
   段と、リードポインタのエントリ内オフセット部に、実
   行部から分岐アドレス計算結果の該当する下位部を抜き
   出してセットする手段と、それ以前のライトポインタ・
   リードポインタの値をそれぞれライトポインタとリード
   ポインタ格納用レジスタに退避する手段と、 この状態で命令先取りバッファの逆サイドに分岐先命令
   を先取りし、読み出して実行する手段と、その後、分岐
   判定結果により分岐条件成立の場合は、そのまま継続し
   、分岐条件不成立の場合は、命令実行をキャンセルし、
   ライトポインタ・リードポインタ格納用レジスタにそれ
   ぞれライトポインタとリードポインタ退避用レジスタに
   退避してあった値を戻し、そしてＷＳ／ＲＳとも反転し
   、命令先取りバッファのアドレスは非分岐側に戻す手段
   とを有することを特徴とする請求項７記載の分岐命令実
   行装置。 １０）前記命令デコーダ手段は、分岐確率が低い命令で
   ある条件分岐２をデコードした場合には、ライトポイン
   タの値をライトポインタ退避用レジスタに退避し、ライ
   トポインタ格納用レジスタのエントリ番号部をゼロにし
   、ＷＳを反転する手段と、リードポインタはそのままに
   する手段と、その後、分岐判定結果により分岐条件成立
   の場合には、命令実行をキャンセルし、リードポインタ
   格納用レジスタのエントリ部をゼロにし、オフセット部
   に分岐アドレスの下位側をロードし、ＲＳを反転するよ
   うに制御する手段と、 分岐条件不成立の場合には、命令バッファの読み出し・
   デコード・実行はそのまま継続する手段と、ライトポイ
   ンタ格納用レジスタにライトポインタ２退避用レジスタ
   に退避してあった値を戻し、ＷＳを反転する手段とを有
   することを特徴とする請求項７記載の分岐命令実行装置
   。 １１）前記命令先取りバッファ制御手段は、無条件分岐
   、条件分岐１、条件分岐２、分岐条件不成立、分岐条件
   成立信号を入力し、 無条件分岐信号が活性化される場合には、ライトポイン
   タ、リードポインタともクリアし、条件分岐１が活性化
   された場合には、ライトポインタを退避用レジスタにセ
   ットするイネーブル信号および、逆サイドに移させる制
   御信号を形成し、 リードポインタを退避用レジスタにセットするイネーブ
   ル信号および逆サイドに移させる制御信号を形成し、 条件分岐１信号がデコードされてから分岐条件成立、不
   成立信号のどちらかが入力されるまでセットされている
   フリップフロップにより条件分岐１の実行を判断し、分
   岐条件不成立の場合には、リードポインタおよびライト
   ポインタを退避状態からもとにもどし、分岐命令につづ
   く命令の先取り、デコードを再開し、 条件分岐２信号が活性化されている場合には、ライトポ
   インタを退避用レジスタにセットするイネーブル信号お
   よび、逆サイドに移させる制御信号を形成し、 分岐信号不成立が活性化された場合には、ライトポイン
   タを退避状態からもとに戻し、もとの分岐命令につづく
   命令のライトを実行する制御信号発生し、 分岐条件成立信号が活性化された場合には、リードポイ
   ンタを逆サイドに移させる制御信号を発生することを特
   徴とする請求項７記載の分岐命令実行装置。 １２）前記分岐先命令実行ビットで駆動される処理はデ
   バッグルーチンであることを特徴とする請求項５記載の
   分岐命令実行装置。 １３）前記分岐命令としてデバッグルーチンにｊｕｍｐ
   した場合、該デバッグルーチンは特権モードで実行され
   ることを特徴とする請求項１２記載の分岐命令実行装置
   。 １４）前記条件分岐１信号を生じた条件分岐命令はＤｏ
   ｌｏｏｐであることを特徴とする請求項５記載の分岐命
   令実行装置。 １５）前記ＤｏｌｏｏｐはＤｏｌｏｏｐのカウント更新
   と同一のＯＥステージにＤｏｌｏｏｐを抜けるためのリ
   ミット値との比較を行うことにより実行されることを特
   徴とする請求項１４記載の分岐命令実行装置。 １６）前記Ｄｏｌｏｏｐは、Ｄｏｌｏｏｐのカウント更
   新を行うＯＥステージと、そのＤｏｌｏｏｐから抜ける
   ためのリミット比較を行うＯＥステージとで実行するこ
   とを特徴とする請求項１４記載の分岐命令実行装置。 １７）前記判定手段（２１）は、演算部から出力される
   状態フラグをマイクロ指示による状態フラグ生成条件に
   よって有効にするか無効にするかを決定させる手段（８
   １〜８７）と、 有効になった状態フラグをさらに条件分岐命令の分岐条
   件コードによって前記分岐条件の成立または不成立を決
   定する手段（８８〜９３）を有することを特徴とする請
   求項５記載の分岐命令実行装置。 １８）前記命令解読実行装置は１ｃｈｉｐのＣＰＵ内に
   設けられ、デバッグルーチンを格納するメモリも該ＣＰ
   Ｕ内に設けることを特徴とする請求項５記載の分岐命令
   実行装置。１９）前記命令デコード手段（１２）は、過
   去に分岐条件成立した分岐命令の命令アドレスを登録す
   る複数の分岐命令アドレス記憶部と、 前記分岐命令アドレスに対する分岐先命令を登録する分
   岐先命令バッファ手段と、 現在のプログラムカウンタ値と、前記分岐命令アドレス
   記憶部に記憶されている複数の分岐命令アドレスをそれ
   ぞれ比較する比較手段と、 前記比較手段の比較結果プログラムカウンタの値が分岐
   命令アドレスのいずれかと一致した場合には、一致した
   分岐命令アドレスに対応する分岐先命令を前記分岐先命
   令バッファから読み出しデコーダに与えまた同時に分岐
   確率の高い命令を示す条件分岐１信号を活性化し、プロ
   グラムカウンタの値が前記分岐命令アドレス記憶部のど
   のアドレスにも一致しない場合には、命令先取りのバッ
   ファの命令を前記命令デコーダに与え分岐確率の低い命
   令を示す条件分岐２信号を活性化する制御を行う分岐予
   測手段を有することを特徴とする請求項５記載の分岐命
   令実行装置。 ２０）パイプライン処理による各命令語の実行中に分岐
   した命令語を順次トレースする方法において、 条件付き分岐命令がデコードされた場合に、当該条件の
   判定結果を待つことなく直ちに条件成立を推定してデバ
   ッグ例外発生ビットを立て、その後実際の判定結果が出
   た時点でデバッグ例外発生ビットの内容を修正すること
   を特徴とする分岐命令トレース方法。 ２１）パイプライン処理による各命令語の実行中に分岐
   した命令語を順次トレースする方法において、 条件付き分岐命令がデコードされた場合に、当該条件の
   判定結果を待つことなく直ちに条件成立を推定して分岐
   先命令を実行し、その後実際の判定結果が出た時点でも
   し、分岐不成立の場合は、前記分岐先命令の実行をキャ
   ンセルすることを特徴とする分岐命令トレース方法。