JPS6125169B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は先行制御方式の情報処理装置に関す
る。 先行制御方式の情報処理装置は通常、現在実行
中の命令の他にこれに続く命令を予め主記憶装置
からいくつか読出して命令バツフアと呼ばれる高
速記憶装置にバツフアしておき、現在実行中の命
令終了後に次の命令をこの命令バツフアから取り
出して実行処理する。これによつて、命令実行と
命令実行の間に発生する命令読出しのオーバーヘ
ツドの減少をはかつている。 一般に、メモリ（主記憶装置）から命令バツフ
アへの読出しは、メモリの読出し巾、例えば８バ
イト毎読み出されるために、命令以外にオペラン
ドとしてのデータも読出され得る。更に命令バツ
フアの容量が大きくなるに従つてオペランドとし
てのデータが命令バツフア内に取り込まれる傾向
は増大する。この様な状況で、先行する命令がメ
モリにストア動作を行ない、命令やデータを変更
し、しかもそのストア領域の命令やデータが既に
命令バツフアに取り込まれている場合、メモリと
命令バツフアとの間に不一致が生じる。 これに対しては、命令バツフアに取り込まれて
いる内容がメモリ上で変更された時点で命令バツ
フアの内容を全て無効化し、実行中の命令のアド
レスと変更された命令やデータのアドレスとの間
の命令（前述したごとくメモリの読み出し巾や命
令バツフアの容量の関係でデータも含まれ得る）
を再びメモリから読出すことにより、メモリと命
令バツフアとの間の不一致を解消することができ
る。 ところが、変更された命令やデータの前に分岐
命令があり、分岐成功により分岐を行なうような
場合や、変更されたのが命令でなくデータの場合
（データが命令バツフアに取り込まれていても、
命令でないため無視される）、変更された内容が
命令として全く実行されないことがある。この様
な場合、命令バツフア内の有効な命令を含めて全
て無効化し、メモリから再読み出しすることは、
命令処理効率上望ましくない。 特開昭54−82140号公報は上述のごとき一義的
な命令バツフアの無効化による命令処理効率の低
下を防ぐために、命令バツフアに先取りされてい
る内容がストアによりメモリ上において変更され
た場合には以後の先取りを抑止し、そして命令の
実行がこの変更された命令に進んだ時に命令バツ
フアの内容を無効化する手段を開示している。命
令の実行がこの変更された命令に進んだことを検
出するために、ストアを行なつたアドレスと実行
命令アドレスを比較し、一致した場合に命令の実
行が変更された命令に進んだとしている。しかし
ながら、アドレスのみの比較であり、比較の最小
単位がメモリからのデータの読出し巾（例えば８
バイト）であるため、８バイト単位で一致すれ
ば、実際にはストアしたバイト位置と実行する命
令のバイト位置が一致していなくても命令バツフ
アの無効化が発生し、依然として変更された内容
が命令として実行されない場合にも無効化するケ
ースがある。 本発明の目的は命令処理効率を上げた先行制御
方式の情報処理装置を提供することにある。 本発明の他の目的は、命令バツフアの不必要な
無効化を減少させる情報処理装置を提供すること
にある。 本発明は、メモリから命令バツフアへ読出すべ
き命令の読出しアドレス、実行すべき命令の実行
命令アドレス、実行すべき命令が配置されている
バイト位置情報、ストア命令によるストアアドレ
ス、およびストアにより変更されるバイト位置情
報とに基いて、命令バツフアに先取りされている
内容がメモリ上において変更されたことを検出す
ると共に、命令の実行が変更された命令に進んだ
ことを検出する。 従つて本発明によれば、命令バツフアに取込ま
れている内容がメモリ上に変更された場合、実際
にその変更された内容が命令として実行されるに
至つた場合のみ命令バツフアの無効化が行なわ
れ、命令バツフアの不必要な無効化と、メモリか
らの不必要な読出しが減少され、命令処理効率が
向上される。 以下本発明を実施例をもつて詳細に説明する。 第１図は先行制御方式の情報処理装置における
命令制御ユニツト（IU；Instruction Unit）１、
演算ユニツト（EU；Execution Unit）２及び記
憶制御ユニツト（SCU；Storage Control Unit）
３と主記憶装置（MS；Main Storage）４のユニ
ツト相互間のインタフエース信号と、その方向を
簡略化して図示したものである。第１図において
本発明に直接関係がないインタフエース信号は省
略してある。 第１図において、EU２からIU１への制御パス
５と６はそれぞれIU１の起動（スタートIU）と
リセツト（リセツトIU）を指示する。スタート
IU５がオンになると、IU１の命令読出し制御を
起動し、命令読出し動作を開始する。最初の命令
読出しアドレスはスタート・アドレス１３にて決
定される。命令読出しリクエスト（IFリクエス
ト）７と命令読出しアドレス（IFアドレス）８
がIU１よりSCU３へ送られると、SCU３とMS４
の制御が起動され、メモリ上のIFアドレス８に
よつて指定された命令データ９がメモリより読出
されてIU１へ送られる。この命令データは後述
の命令バツフアに一旦バツフアされた後、IU１
にて個々の命令に分けられ順次解読される。解読
済みの命令は次に実行する為EU２を起動する。
IU１によるEU２の起動制御信号はIRDY
（Instruction Ready）１０であり、これに付随し
て制御記憶装置（CS；Control Storage）のアド
レス（CS Address）１１がEU２に送られ、該
当命令の実行を制御する最初のマイクロ・プログ
ラムが読み出される。オペランドを操作する命令
の場合は、IRDY１０に付随して更にアドレス計
算によつて求めたオペランドのアドレス（アペラ
ンド・アドレス）１２がEU２に送られる。EU２
で実行される命令がフエツチ・タイプの場合、既
ちメモリよりオペランドを読出して操作し、結果
をレジスタに格納する命令の場合は、EU２から
SCU３に対してオペランド読出しリクエスト
（OFリクエスト）１４とメモリ上のオペランド位
置を指定するオペランド読出しアドレス（OFア
ドレス）１５が送られる。OFリクエスト１４に
よつて起動されたSCU３はOFアドレス１５によ
つて示されるメモリ上の位置よりオペランドを読
出し、オペランドパス１６にてEU２に転送す
る。EU２で実行される命令がストア・タイプの
場合、既ちレジスタ又はメモリよりオペランドを
読出して操作し、結果をメモリにストア（書込
み）する命令の場合は、まず必要なレジスタの読
出し又は上記のオペランド読出し動作を行ない、
オペランドを操作してストア・データを作成す
る。ストア・データが確定すると、EU２はSCU
３にストア・リクエスト１７、ストア・アドレス
１８、ストア・データ１９及び８バイト内のどの
バイト位置にストアするかを示すストアのマーク
情報ストア・マーク２０を送る。SCU３はスト
ア・リクエスト１７によつてストア動作を開始
し、ストア・アドレス１８とストア・マーク２０
によつて示されるメモリのバイト位置にストア・
データ１９を書込む。EU２からSCU３へ送られ
るストア情報のうち、ストア・リクエスト１７と
ストア・アドレス１８はこのストアによつてIU
１が既に命令バツフア内に取込んでいる命令を変
更したか否かをチエツクするためにIU１にも送
られる。このチエツクをPSC（Program Store
Compare）チエツクと呼ぶ。更に、PSCチエツ
クのために、ストア・マーク２０の情報をコード
化したストア長コード（SLC；Store Length
Code）２１がEU２で作成され、IU１へ送られ
る。 第２図はIU１の詳細を示す図である。 EU２からのIU１を起動およびリセツトするス
タートIU５およびリセツトIU６は命令読出
（IF）制御部２２に与えられる。メモリから読出
された命令データは命令バツフア２３に取込まれ
る。命令バツフア２３内の命令列は順次命令レジ
スタ３４に取出され、デコーダ３５で解読され
る。命令が分岐命令の場合、分岐命令の解読によ
るリセツト（リセツトIF）２４、および分岐命
令の解読によるスタート（スタートIF）２７が
IF制御部２２に与えられる。命令バツフア２３
は命令バツフア中にメモリ読出巾（例えば８バイ
ト）の空があれば、命令バツフア空信号２３ａを
IF制御部２２へ与える。IF制御部２２へはさら
にPSC制御部２５からPSCリセツトIU２６およ
びPSCスタートIU２８が与えられる。PSCリセ
ツトIU２６およびPSCスタートIU２８について
は後で詳述されるが、PSC発生、即ち変更された
内容が命令として実行されるに至つた場合にPSC
リセツトIU２６がオンとなり、引き続いてPSC
リセツトIU２６がオフにされると共にPSCスタ
ートIU２８がオンにされる。 第３図はIF制御部２２の詳細を示す。IF制御
部２２はEU２によるスタートIU５、分岐命令の
解読によるスタートIF２７およびPSC制御部２
５によるPSCスタートIU２８により起動され、
ORゲート２２１を介してフリツプフロツプ
（FF）２２３をセツトする。またEU２によるリ
セツトIU６、分岐命令の解読によるリセツトIF
２４およびPSC制御部２５によるPSCリセツト
IU２６によりリセツトされ、ORゲート２２２を
介してFF２２３をリセツトする。ORゲート２２
２の出力は命令バツフア２３へも与えられ、命令
バツフアを無効化する。EU２によるIU１のリセ
ツトとスタート要求は例えば割込みが発生して
IUの処理する命令アドレスを変更する場合（通
常のプログラムから割込み処理プログラムへ）等
に発生する。分岐命令よるIF制御部２２のリセ
ツトとスタート要求は例えば分岐命令が他のプロ
グラムへ分岐する時に、それまで処理していた命
令列の処理を中止して、分岐先の命令列の処理を
開始する場合等に発生する。更にPSC制御部２５
によるIF制御部２２のリセツトとスタート要求
は変更された内容が命令として実行されるに至つ
た時、変更後の命令をメモリより再び読出す為
に、変更された命令の処理を一時中止して、変更
後の命令の処理を開始する場合に発生する。IF
制御部２２がリセツトされるとIF制御部２２の
状態を示す信号アクテイブ２９がオフとなり、
IF制御部２２が起動されるとアクテイブ２９は
オンとなる。アクテイブ２９はPSC制御部２５へ
送られて、命令読出し動作が有効であることを知
らせる。第３図において、アクテイブ２９は
ANDゲート２２６に与えられる。ANDゲート２
２６には命令バツフア空信号２３ａ、反転回路Ｎ
を介して命令読出中を示す信号、および反転回路
Ｎを介して制御フリツプフロツプPDARV７１
（第４図）の出力４２が与えられる。PDARV７
１は第４図にて後述されるが、PSC保留条件、即
ち命令バツフアに先取りされている内容がストア
によりメモリ上において変更された場合にセツト
される。従つてANDゲート２２６はアクテイブ
時、命令バツフアに空があり、命令読出中でな
く、かつPSC保留条件が発生していなければ開
き、命令読出し（IF）リクエスト７を発行す
る。IF制御部２２はさらにORゲート２２４およ
びANDゲート２２５を具備する。ORゲート２２
４はスタートIU５、スタートIF２７もしくは
PSCスタートIU２８によつて信号３０を、AND
ゲート２２５はスタートIU５とスタートIF２７
が共にオフの時に信号３２を出力する。 再び第２図を参照するに、スタートIU５がオ
ンの時、信号３０もオンであり、ANDゲート３
１ａ，３３ａ（４１ａも開くが後述する）が開
き、スタート・アドレス１３が命令読出しアドレ
スレジスタ（IF）３３に取込まれる。IF３３に
スタート・アドレス１３が確定すると、第３図で
示したごとくIF制御部２２はIFリクエストを発
し、SCU３にIFリクエスト７とIFアドレス８
（IF３３の出力線）を送る。SCU３、MS４によ
り命令が読出されると、命令データ９が命令バツ
フア２３に取込まれる。命令バツフア２３内の命
令列は順次取出され命令レジスタ３４に取込まれ
て解読される。命令の解読はデコーダ３５によつ
て行なわれ、その結果命令長コード（ILC；
Instruction Length Code）、CSアドレス及びレ
デイ信号（IRDY；Instruction Ready）が命令待
機レジスタ３６にキユーイングされる。命令待機
レジスタ３６は命令の解読が完了した時点でEU
２が先行の命令の実行を完了していない場合に解
読済の命令とその付随情報を待機させておく為の
レジスタで、EU２が先行命令の実行を完了し次
第、IRDY１０、CSアドレス１１をEU２に送
り、次の命令の実行を起動する。一方、オペラン
ド・アドレスは命令レジスタ３４にて指定された
インデツクス・レジスタとベース・レジスタを汎
用レジスタ３７から読出し、これらの値と命令レ
ジスタ３４にて指定されるデイスプレースメント
値をアドレス加算器（AA；Address Adder）３
８にて加算して求められる。加算結果はAA３８
の出力ラツチ（AAL；Address Adder Latch）
３９を経由してアドレス待機レジスタ４０にキユ
ーイングされる。アドレス待機レジスタ４０はア
ドレス加算が完了した時点でEU２が先行の命令
の実行を完了していない場合にオペランド・アド
レスを待機させておく為のレジスタで、EU２の
先行命令の実行を完了し次第オペランド・アドレ
ス１２をEU２に送る。 命令カウンタ（IC；Instruction Counter）４
１は実行中の命令の次の命令の先頭アドレスを保
持するレジスタで、割込みの発生やPSC一致条件
が成立した場合等に該当命令の命令アドレスを求
めるのに使用される。スタートIU５がオンの時
のIC４１の初期設定動作はIF３３の場合と同様
に行なわれる。既ちIF制御部２２が信号３０を
オンにしてANDゲート４１ａを開き、IC４１に
スタート・アドレス１３が確定する。パス４３は
IC４１の出力線であり、IC４１のアドレス増加
器（ICAI；IC Address Incrementer）４４の入
力に接続される。ICAI４４は命令の実行を開始
する時、IC４１の内容に命令長を加算して次の
命令の先頭アドレスを求める為のアドレス増加器
である。命令長は命令待機レジスタ３６より送ら
れる命令長コードILC４５を解読することにより
求められる。命令長を加算した結果はICAI４４
のラツチ（ICAIL；ICAI Latch）４６を経由し
て、信号３０がオフ時、ANDゲート４１ｂが開
いてIC４１に入力される。IC４１の更新は命令
の実行を開始する毎に行なわれる。 IF３３は最初のスタート・アドレスによる命
令読出し要求完了後、要求した命令データ長
（8Bとする）の分だけアドレスを増加する為、IF
アドレス８をIF３３のアドレス増加器（IFAI；
IF Address Incrementer）４７へ送り８バイト
分アドレスを増加させ、IFAI４７のラツチ
（IFAIL；IFAI Latch）４８を経由し、信号３０
がオフ時、ANDゲート３３ｂが開いてIF３３に
入力する。IF３３の更新値は次に命令バツフア
２３に８バイトの空きが生じた場合、命令バツフ
ア２３に次の命令データを読出す為の命令読出し
アドレスとして使用される。命令の処理が進むと
命令バツフア２３より順次命令が取出され、これ
により命令バツフア２３に８バイトの空きが生じ
るのでこの毎にIF３３を更新して命令読出しを
行なう。 分岐命令が解読された場合はAA３８にて分岐
先アドレスが計算され、分岐する場合はAAL３
９を経由して分岐先アドレスをANDゲート３１
ｂに送る。ANDゲート３１ｂは分岐命令解読に
よるスタートIF２７がオンになつて開き、IF制
御部２２はスタートIF２７がオンになることに
より信号３０をオンにしてANDゲート３３ａ，
４１ａを開き、AAL３９の出力をIF３３とIC４
１に取込み、それぞれ分岐先アドレスを確定させ
る。分岐先命令の読出しはIF制御部２２により
リクエスト線IFリクエスト７とアドレス線IFア
ドレス８を用いて行なわれる。分岐先の命令が読
出されて解読され、EU２で実行を開始するとIC
４１が命令長の分加算される。 PSC制御部２５は命令読出アドレスレジスタ
（IF）３３の命令読出アドレス、命令カウンタ
（IC）４１の実行命令アドレス、命令長コード
（ILC）、EU２からのストアアドレスおよびスト
ア長コード（SLC）に基いてPSCチエツクを行な
う。そしてPSC発生を検出すると、即ち、ストア
命令により変更された命令の実行に至ると、PSC
制御部によるIU１のリセツト信号、PSCリセツ
トIU２６がオンとなり、IF制御部２２をリセツ
トする。第３図で説明したごとく、PSCリセツト
IU２６により命令バツフアの無効化が行なわれ
る。リセツト動作が完了すると、次にパス４９に
よりIF３３とIC４１の初期設定動作を開始す
る。パス４９には後述するごとくPSCが発生した
命令の命令アドレスが確定しており、このアドレ
スはIC４１のパス４３から与えられるものであ
る。従つてPSCが発生した場合には、常にパス４
９にストア命令の次の命令アドレスが確定してい
るので、PSC制御部２５によるIU１のスタート
信号、PSCスタートIU２８がオンになると、IF
制御部２２はパス３０，３２をオンにしてAND
ゲート３１Ｃ，３３ａ，４１ａを開き、IF３３
とIC４１にパス４９の内容を移す。IF制御部２
２はIFリクエスト７をオンにし、IFアドレス８
を用いて命令読出し動作を開始する。 第４図はPSC制御部２５の詳細を示す。第４図
において、ストア・マスク発生器５０はストアア
ドレス１８の最下位３ビツト（ビツト２９〜３
１）とSLC２１を用いて、ストアより変更される
バイトが８バイト境界内のどのバイト位置かを２
バイト単位で示すＧ，Ｈ，Ｉ，Ｊの各信号を作成
する回路であ。第５図ａおよびｂにSLCの定義と
ストア・マスク発生器５０の論理を説明する図を
示す。 第５図ａにおいて、SLCは２ビツトで構成さ
れ、ストアが行なわれた時意味を持ち、この２ビ
ツトが“OO”の時、ストアがメモリ上のストア
アドレスが示すバイト位置から始まる８バイトを
変更することを表わし、“01”の時２バイト、
“10”の時４バイト、“11”の時１バイトをそれぞ
れ変更することを表わす。第５図ｂはストア・マ
スク発生器５０の入力と出力の関係（左側の図）
とそれに関係付けたストア・マスクＧ〜Ｊが
“１”になる様子（右側の図）を示す。第５図ｂ
の左側の図において、入力はストア・アドレスの
下位３ビツト（ビツト２９〜３１）とSLCのビツ
ト０，１であり、出力はストア・マスクビツト
Ｇ，Ｈ，Ｉ，Ｊの４ビツトでる。×印は条件とし
て不要であることを示し、図の最上位の行は
SLCO、１が“00”の時、ストアアドレスのビツ
ト２９〜３１に無関係にストア・マスクＧ〜Ｊが
全“１”（オン）になることを示す。右側の図
で、長方形の部分がストアによつて変更されるメ
モリ上のオペランド位置を表わしている。ある８
バイト境界内において、Ｇビツトはストアするバ
イトが０か１のときオンにされ、Ｈビツトはバイ
ト２か３、Ｉビツトはバイト４か５、Ｊビツトは
バイト６か７がそれぞれストアされる時オンにさ
れる。従つて８バイト・ストアの時は全てのバイ
トが変更されるので、Ｇ〜Ｊが全て“１”とな
る。他の例として上から６行目をみると、スト
ア・アドレスのビツト２９〜３１が“001”、
SLCO、１が“10”となつており、これは右側の
図で示される通り、バイト１から始まる４バイト
のオペランドが変更されることがわかる。従つて
オンにされるストア・マスクはＧ，Ｈ，Ｉの３ビ
ツトとなる。他の行も上に述べた例と同様の方法
で判断することができる。但し、この例ではスト
アは８バイト境界をまたがつたオペランドを１度
で変更できず、８バイト境界内のバイトしか変更
できないものとしているため、ストア・アドレス
のビツト２９〜３１が８バイト境界内の後方のバ
イト位置（例えばバイト５，６または７）を示し
ている場合、SLCO、１が示すオペランド長のう
ち８バイト境界をまたぐ部分は除かれることにな
る。 第４図を参照するに、命令マスク発生器５１は
パス４３を介して与えられるIC４１のビツト２
９，３０とILC４５及びIRDY１０を用いて次に
実行する命令がIC４１で指定する８バイト境界
内のどのバイト位置に配置されているかを２バイ
ト単位で表示するＡ，Ｂ，Ｃ，Ｄの各信号と、次
に実行する命令が８バイト境界をまたいでいる場
合、命令の後半が次の８バイト境界内のどのバイ
ト位置に配置されているかを２バイト単位で表示
するＥ，Ｆの各信号を作成する回路である。第６
図ａおよびｂにILCの定義と命令マスク発生器５
１の論理を説明する図を示す。 第６図ａにおいて、ILCは２ビツトで構成さ
れ、制御信号IRDY１０がオンの時意味を持ち、
この２ビツトが“01”の時、実行を開始しようと
している命令の命令長が２バイトであることを表
わし、“10”の時４バイト、“11”の時６バイトで
あることそれぞれ表わしている。“00”の場合は
不当コード（invalid）である。第６図ｂは命令
マスク発生器５１の入力と出力の関係（左側の
図）とそれに関係付けた命令マスクＡ〜Ｆが
“１”になる様子（右側の図）を示す。第６図ｂ
の左側の図において、入力はICのビツト２９，
３０とILCのビツト０，１及びIRDYであり、出
力は命令マスクビツトＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆの
６ビツトである。×印は条件として不要であるこ
とを示す。例えば最上位の行はICのビツト２
９，３０が“00”でIRDYが“０”でオフの時
ILCO、１に無関係に命令マスクビツトＡを
“１”にし他で全て“０”にすることを表わす。
これはIRDYが“０”の時のILCO、１は一般に
保障されていない為、命令長を２バイトと仮定し
ていることによる。右側の図はＡ〜Ｆが１になる
様子を表わしたもので長方形の部分が次に実行さ
れる命令が占めるメモリ上のバイト位置を表わし
ている。或る８バイト境界内においてＡビツトは
命令が占めるバイトが０と１の時オンにされ、Ｂ
ビツトはバイト２と３、Ｃビツトはバイト４と
５、Ｄビツトはバイト６と７の時それぞれオンに
される。ＥビツトとＦビツトは命令が８バイト境
界をまたいで配置されている場合に次の８バイト
境界内における命令の後半が占めるメモリ上のバ
イト位置を表わす。従つてＥビツトは命令の後半
が次の８バイト境界内の０と１バイト、Ｆビツト
は２と３バイトをそれぞれ占める時オンにされ
る。他の例として例えば下から２行目の行を見る
と、ICのビツト２９，３０が“11”、ILCO、１
が“10”、IRDYが“１”となつており、これは
右側の図で示される通り次に実行される命令前半
がバイト位置６と７を占め、命令の後半が次の８
バイト境界内のバイト位置０と１を占めているこ
とがわかる。従つてオンにされる命令マスクはＤ
とＥの２ビツトとなる。他の行も上に述べた例と
同様の方法で判断することができる。 再び第４図を参照する。ストア・アドレス１８
はPSCデステイネーシヨン・アドレス・レジスタ
（PDAR；PSC Destination Address Register）
５２に接続され、またストア・マスク発生器５０
からのストア・マスクビツトＧ〜Ｊはレジスタ５
３に接続されており、後述のPSC保留条件の成立
により１サイクルだけオンにされる制御フリツプ
フロツプPDARVT（PDAR Valid Trigger）６
９のオン出力によつてセツトされるようにされ
る。即ち、PDAR５２はPSC保留条件が成立した
時の該条件を成立させたストアのアドレス（スト
ア・アドレス１８）を一時保持する。レジスタ５
３はPSC保留条件が成立した時の該条件を成立さ
せたストアのＧビツト、Ｈビツト、Ｉビツト、Ｊ
ビツトを一時保持しておくもので、出力としては
PG、PH、PI、PJとして表わされる。PSCの保留
条件はストア命令が命令バツフアに既に取込まれ
ている命令をメモリ上において変更したが、その
変更された命令がストア命令の次の命令ではない
場合に成立する。この場合に、PDAR５２および
レジスタ５３にて変更された命令のアドレス（こ
れはPSC保留条件を成立させたストアアドレスに
等しい）とストア・マスクとを覚えておく。 セレクタ（SEL）５６にはIFアドレスとPDAR
５２の出力パス５９とが接続され、後述の制御フ
リツプフロツプ（PDARV）７１の状態によつて
選択動作が行なわれる。PDARV７１がリセツト
されているとき即ち、PSC保留条件がない時は
IFアドレス８を選択し、PDARV７１がセツトさ
れているとき、即しPSC保留条件がある時は
PDAR５２の出力パス５９を選択する。 PSC保留条件は先取り命令変更検出論理
（CPID；Chenged Prefetch Instruction
Detecting Logic）５５にて検出される。CPID論
理５５にはIC４１の出力パス４３、ストアアド
レス１８およびセレクタ５６の出力パス５７が接
続されており、CPID論理はストアが行なわれる
毎にストア・アドレス１８がIC４１がパス４３
に示すアドレスとSEL５６の出力パス５７に示す
アドレスの間にあるかどか、即ち、 ICパス４３＜ストアアドレス１８＜パス５７ をテストし、成立すると出力線５８をオンにす
る。SEL５６の選択は前述したとおりであるの
で、PSC保留条件がない時は、CPID論理５５の
テストは、 ICパス４３＜ストアアドレス１８＜IFアドレス
８ となり、次に実行する命令のアドレス（ICパス
４３上に表われる）と次に命令バツフアに読出そ
うとしている命令のアドレス（IFアドレス８上
に表われる）の間にストアが行なわれた、即ち命
令バツフア２３に先取り済の命令がメモリ上で変
更されたかどうかを検出することになる。一方、
PSC保留条件がある時はCPID論理５５のテステ
トは、 ICパス４３＜ストアアドレス１８＜PDAR５２ となり、次に実行する命令のアドレス（ICパス
４３上に表われる）と既に変更された命令のアド
レス（PDAR５２）の間にストアが行なわれた、
即ち、先取り済の命令のうち、次にPSC保留条件
を発生させたストアによつて変更を受けた命令よ
りも先に実行される命令がメモリ上で変更された
かどうかを検出することになる。前述したごと
く、PDAR５２およびレジスタ５３はPSC保留条
件成立によるPDARVT６９がセツト時にその入
力を取込むから、複数個のストア命令が順次PSC
保留条件を発生させた場合に常に変更された命令
のうち最初に実行される命令のアドレスとスト
ア・マスクを保持する。 第７図は先取り命令変更検出論理（CPID）５
５の詳細を示す。第７図において、一致検出回路
８１はSEL出力パス５７とストア・アドレス１８
のビツト０−２５に対して対応するビツトが全て
等しい場合に出力線８２をオンにする。従つて出
力線８２がオンの時SEL出力パス５７とストア・
アドレス１８は64バイト単位で一致している、即
ち、両アドレスが同一の64バイト境界内にあるこ
とを表わす。64バイトは本実施例において、命令
バツフアの容量が64バイトであることからきてい
る。他の一致検出回路８３はストア・アドレス１
８とICパス４３のビツト０−２５に対して対応
するビツトが全て等しい場合に出力線８４をオン
にする。従つて出力線８４がオンの時、ストアア
ドレス１８とICパス４３は64バイト単位で一致
している、即ち両アドレスが同一の64バイト境界
内にあることを表わす。大小比較回路８５はSEL
出力パス５７とストア・アドレス１８のビツト２
６−２８に対して大小比較を行ない、SEL出力パ
ス５７がストア・アドレス１８より大きい時、出
力線８６をオンにする。従つて出力線８６がオン
の時64バイト境界内、８バイトバイト単位でSEL
出力パス５７がストア・アドレス１８より大きい
ことを表わす。他の大小比較回路８７はストア・
アドレス１８とICパス４３のビツト２６−３１
に対して大小比較を行ない、ストア・アドレス１
８がICパス４３より大きい時、出力線８８をオ
ンにする。従つて出力線８８がオンの時64バイト
境界内、バイト単位でストア・アドレス１８が
ICパス４３より大きいことを表わす。ANDゲー
ト８９は出力線８２，８４，８６，８８が全てオ
ンの時出力線９０をオンにする。第８図ａは
ANDゲート８９の機能を説明したものである。
出力線８２および８４がともにオンの状態はIC
パス４３、ストア・アドレス１８及びSEL出力パ
ス５７のアドレスが全て同一の64バイト境界内に
存在していることを示し、出力線８６と８７がと
もにオンの状態はこの64バイト境界内において
ICパス４３とSEL出力パス５７の間にストア・
アドレス１８が存在していることを表わす（この
例ではIU１よる命令の先取り量が64バイトを越
えないものとしている為、ICパス４３とSEL出
力パス５７の距離は64バイトを越えない）これは
IU１が命令バツフア２３に先取りしている命令
がストアによつてメモリ上において変更されたこ
とを示している。ANDゲート９１は出力線８２
がオフで出力線８４と８８がともにオンの時出力
線９２をオンにする。否定ゲート９３は出力線８
２がオンの時オフを出力し、出力線８２がオフの
時オンを出力するオン／オフ反転回路である。第
８図ｂはANDゲート９１の機能を説明したもの
である。出力線８２がオフで出力線８４がオンの
状態はストア・アドレス１８とSEL出力パス５７
のアドレスが別の64バイト境界内に存在し、IC
パス４３とストア・アドレス１８が同一の64バイ
ト境界内に存在していることを示し、出力線８８
がオンの状態はICパス４３とストア・アドレス
１８が存在する64バイト境界内においてストア・
アドレス１８がICパス４３よりも大きいことを
示す。SEL出力パス５７のアドレスはICパス４
３のアドレスと等しいか又は進んでいるので、第
８図ｂのケースではストア・アドレス１８とSEL
出力パス５７の大小比較は不要となる。第８図ｂ
のケースもIU１が先取りした命令がストアによ
つて変更されたことを示している。他のANDゲ
ート９４は出力線８２がオンで出力線８４がオ
フ、出力線８６がオンの時出力線９５をオンにす
る。否定ゲート９６は出力線８４のオン／オフ反
転回路である。第８図ｃはANDゲート９４の機
能を説明したものである。出力線８２がオンで出
力線８６がオフの状態は、ICパス４３とスト
ア・アドレス１８が別の64バイト境界内に存在
し、ストア・アドレス１８とSEL出力パス５７が
同一の64バイト境界内に存在していることを示
し、出力線８６がオンの状態はストア・アドレス
１８とSEL出力パス５７が存在する64バイト境界
内においてSEL出力パス５７がストア・アドレス
１８よりも大きいことを示す。SEL出力パス５７
のアドレスはICパス４３のアドレスと等しいか
又は進んでいるので、第８図ｃのケースではスト
ア・アドレス１８とICパス４３の大小比較は不
要となる。第８図ｃのケースもIU１が先取りし
た命令がストアによつて変更されたことを示して
いる。ANDゲート８９，９１，９４の各出力線
９０，９２，９５はORゲート９７にてオアさ
れ、ORゲート９７の入力のいずれかがオンの時
出力線５８をオンにする。 再び第４図を参照する。次命令変更検出論理
（CNID；Chenged Next Instruction Detecting
Logic）６０はトストア命令が次の命令を変更し
た場合にこれを検出し、出力線６１をオンにす
る。CNID論理６０の入力はストア・アドレス１
８、ストア・マスク発生器５０の出力線５３、
ICパス４３および命令マスク発生器５１の出力
線６３である。前述したごとく、ストア・マスク
発生器５０からのストア・マスクＧ〜Ｊは８バイ
ト境界内のどのバイトがストアによつて変更され
るかを２バイト単位で表示しており、ストア・ア
ドレス１８はストアによつて変更するメモリ上の
オペランドを８バイト単位で指定する。一方、命
令マスク発生器５１からの命令マスクＡ〜Ｄは次
に実行する命令がICパス４３にて指定される８
バイト境界内のどのバイト位置に配置されている
かを２バイト単位で表示しており、ＥおよびＦは
次に実行する命令が８バイト境界をまたいでいる
場合、命令の後半が次の８バイト境界内のどのバ
イト位置に配置されているかを２バイト単位で表
示している。 ストア・アドレス１８とICパス４３のアドレ
スが８バイト単位で一致している場合は更にスト
ア・マスクＧ〜Ｊと命令マスクＡ〜Ｄの付合せが
行われる。この付合せ（Ａ・Ｇ＋Ｂ・Ｈ＋Ｃ・Ｉ
＋Ｄ・Ｊ）の結果がオンであると次に実行される
命令がストアによつて変更を受けたことになり、
出力線６１をオンにする。次に実行する命令が８
バイト境界をまたいでいる場合は更にストア・ア
ドレス１８とICパス４３のアドレスに８バイト
を加えたアドレス、即ち次の８バイト境界のアド
レスを比較し、一致している場合はストア・マス
クＧ〜Ｈと命令マスクＥ〜Ｆの付合せ（Ｅ・Ｇ＋
Ｆ・Ｈ）を行なう。この付合せの結果がONであ
ると次に実行される命令の後半がストアによつて
変更を受けたことになり、出力線６１をオンにす
る。CNID論理６０を設けることにより、ストア
命令が直後の命令を変更した場合に検出時期が遅
れることなく、ただちに検出することができる。 第９図は次命令変更検出論理（CNID）６０の
詳細を示す。第９図において、一致検出回路９８
はストア・アドレス１８とICパス４３のビツト
０−２８に対して対応するビツトが全て等しい場
合に出力線９９をオンにする。従つて出力線９９
がオンの時、ストア・アドレス１８とICパス４
３は８バイト単位で一致している（両アドレスが
同一の８バイト境界内にある）ことを表わす。他
の一致検出回路１００はストア・アドレス１８と
NIC１０３のビツト０−２８に対して対応するビ
ツトが全て等しい場合に出力線１０１をオンにす
る。NIC１０３はICパス４３のアドレスをアドレ
ス増加器（NIAI；Next Instnuction Address
Incrementer）１０２にて８バイト増加したアド
レスでICパス４３の存在する８バイトの次の８
バイトのアドレスを指定する。従つて出力線１０
１がオンの時、ストア・アドレス１８はICパス
４３の示す８バイトの次の８バイト境界内に存在
していることを表わす。ANDゲート１０４〜１
０９はそれぞれＡとＧ、ＢとＨ、ＣとＩ、Ｄと
Ｊ、ＥとＧ、ＦとＨのアンド条件が成立すると出
力線をオンにする回路である。ANDゲート１０
４〜１０７の出力線はORゲート１１０の入力に
つながり、いずれかの入力がオンの時ORゲート
１１０の出力線１１１をオンにする。ANDゲー
ト１０８，１０９の出力線はORゲート１１２の
入力につながり、いずれかの入力がオンの時OR
ゲート１１２の出力線１１３をオンにする。
ANDゲート１１４は出力線９９と１１１がとも
にオンの時出力線１１５をオンにし、ANDゲー
ト１１６は出力線１０１と１１３がともにオンの
時出力線１１７をオンにする。第１０図ａは
ANDゲート１１４の機能を説明したものであ
る。出力線９９がオンの状態はストア・アドレス
１８とICパス４３のアドレスが同一の８バイト
境界内に存在することを示し、出力線１１１がオ
ンの状態は命令マスクＡ，Ｂ，Ｃ，Ｄとストア・
マスクＧ，Ｈ，Ｉ，Ｊの対応するビツトのアンド
がとれた。即ち命令とストアしたオペランドがメ
モリ上でオーバーラツプしていることを示してい
る。 第１０図ｂはANDゲート１１６の状態を説明
したものである。出力線１０１がオンの状態はス
トア・アドレス１８が存在する８バイトがICパ
ス４３が示すアドレスの存在する８バイトの次で
あるとを示し、出力線１１３がオンの状態は８バ
イト境界をまたいだ命令の後半（命令マスクＥ，
Ｆのいずれか又は両方のビツトがオン）とスト
ア・マスクＧ，Ｈの対応するビツトのアンドがと
れた、即ち命令の後半とストアしたオペランドが
メモリ上でオーバーラツプしていることを示して
いる。従つてANDゲート１１４の出力線１１５
又はANDゲート１１６の出力線１１７のいずれ
かがオンの時ORゲート１１８の出力線６１をオ
ンにしてストア命令が次に実行される命令を変更
したことを知らせる。 また再び第４図を参照する。IC−PDAR一致検
出論理（IPCD；IC−PDAR Coincidence
Detecting Logic）６４はPSC保留条件が成立し
た後のPSCチエツタを行なう。IPCD６４におい
て、入力線５９および６５は変更された命令のう
ち最初に実行される命令に関する変更部分を示す
アドレスとストア・マスクを与え、他の入力線４
３と６３は次に実行する命令アドレスと配置（命
令マスク）を与える。従つて、入力線５９と４３
の比較およびストア・マスクPG〜PJと命令マス
クＡ〜Ｆの付合せにより、保留になつていたPSC
条件が真に成立するか否かのテストが行なわれ、
成立する場合は出力線６６をオンにする。 第１１図はIC−PDAR一致検出論理（IPCD）
６４の詳細を示す。第１１図において、一致検出
回路１１９はPDAR出力パス５９とICパス４３の
ビツト０−２８に対して対応するビツトが全て等
しい場合に出力線１２０をオンにする。従つて出
力線１２０がオンの時PDAR出力パス５９とICパ
ス４３のアドレスは８バイト単位で一致している
（両アドレスが同一の８バイト境界内にある）こ
とを表わす。他の一致検出回路１２１はPDAR出
力パス５９とNIC１０３のビツト０−２８に対し
て対応するビツトが全て等しい場合に出力線１２
２をオンにする。NIC１０３はIC４３のアドレス
をアドレス増加器NIAI１０２にて８バイト増加
したアドレスで、ICパス４３のアドレスの存在
する８バイトの次の８バイトのアドレスを指定す
る。従つて出力線１２２がオンの時PDAR出力５
９が示すアドレスはICパス４３の示す８バイト
の次の８バイト境界内に存在していることを表わ
す。ANDゲート１２３〜１２８はそれぞれＡと
PG、ＢとPH、ＣとPI、ＤとPJ、ＥとPG、Ｆと
PHのアンド条件が成立すると出力線をオンにす
る回路である。ANDゲート１２３〜１２６の出
力線はORゲート１２９の入力につながり、いず
れかの入力がオンの時ORゲート１２９の出力線
１３０をオンにする。ANDゲート１２７，１２
８の出力線はORゲート１３１の入力につなが
り、いずれかの入力がオンの時ORゲート１３２
の出力線１３２をオンにする。ANDゲート１３
３は出力線１２０と１３０がともにオンの時出力
線１３４をオンにし、ANDゲート１３５は出力
線１２２と１３２がともにオンの時出力線１３６
をオンにする。第１２図ａはANDゲート１３３
の機能を説明したものである。出力線１２０がオ
ンの状態はPDAR出力パス５９とICパス４３が同
一の８バイト境界内に存在することを示し、出力
線１３０がオンの状態は命令マスクＡ，Ｂ，Ｃ，
ＤとPDARのストアマスクPG，PH，PI，PJの対
応するビツトのアンドがとれた、即ち命令とPSC
保留条件を発生したストア命令がストアしたオペ
ランドがメモリ上でオーバーラツプしていること
を示している。 第１２図ｂはANDゲート１３５の状態を説明
したものである。出力線１２２がオンの状態は
PDAR出力パス５９が存在する。８バイトがICパ
ス４３の存在する８バイトの次であることを示
し、出力線１３２がオンの状態は８バイト境界を
またいだ命令の後半（命令マスクＥ，Ｆのいずれ
か又は両方のビツトがオン）とPDARのストアマ
スクPG，PHの対応するビツトのアンドがとれ
た、即ち命令の後半とPSC保留条件を発生したス
トア命令がストアしたオペランドがメモリ上でオ
ーバーラツプしていることを示している。従つて
ANDゲート１３３の出力線１３４又はANDゲー
ト１３５の出力線１３６のいずれかがオンの時
ORゲート１３７の出力線６６をオンにして、
PSC保留条件を発生したストア命令が次に実行さ
れる命令を変更していることを知らせる。 第４図において、ANDゲート６７はPSC保留
条件を検出するためのもので、ストア・リクエス
ト１７がオンの時、CPID論理５５の出力線５８
がオンで、CNID論理６０の出力線６１がオフ
（ストア命令が次に実行される命令を変更してい
ない）の時、出力線６８をオンにして制御フリツ
プフロツプ（PDARVT；PDAR Valid
Trigger）６９をセツトする。PDARVT６９は
ANDゲート６７の出力線６８がオンの時、オン
となり、オフの時、但ちにオフとなる位相調整用
のフリツプフロツプである。従つてPDARVT６
９はPSC保留条件が成立する毎に１サイクルだけ
オンになる。PDARVT６９の出力線７０は制御
フリツプフロツプPDARV；（PDAR Valid）７
１をセツトし、更に、PDAR５２、レジスタ５３
に接続されPSC保留条件を成立させたストア・ア
ドレス１８とストア・マスクＧ〜ＪをPDAR５２
とレジスタ５３に入力させる。従つてPDAR５２
とレジスタ５３には先に説明したごとく、常に変
更された命令のうち、最初に実行される命令のア
ドレスとストア・マスクを保持させる。PDARV
７１はPSC保留条件を継続的に覚えておく為の状
態フリツプフロツプでIF制御部２２の有効性を
表わす制御線アクテイブ２９がオンの時に
PDARVT６９の出力線７０がオンになつた時セ
ツトされ、アクテイブ２９がオフになると但ちに
リセツトされてオフとなる。PDARV７１の出力
線４２はIF制御部２２とセレクタ（SEL）５６
に与えられる。IF制御部２２は第３図で説明し
たごとく、IFリクエストの発行を阻止し、メモ
リから命令バツフアへの命令の先取りを抑止す
る。SEL５６においては、CPID論理５５の入力
の切替えを行なう。PDARV７１の出力線４２が
オフの時、線５７上にIFアドレス８を選択し、
オンの時アドレス線PDAR５９を選択する。
PDARV７１の出力線４２は更にANDゲート７３
に入力される。従つてIPCD論理６４の出力線６
６はPDAR５２及びストアマスクのレジスタ５３
の有効性（PSC保留条件が成立している）を表わ
す制御フリツプフロツプPDARV７１がオンの時
のみANDゲート７３の出力線７４をオンにする
ことができる。ANDゲート７５はCNID論理６０
の出力線６１とストア・リクエスト１７のアンド
条件をとる為のゲートである。従つてCNID論理
６０の出力線６１はストア・リクエスト１７がオ
ンの時のみANDゲート７５の出力線７６をオン
にすることができる。ANDゲート７５の出力線
７６とANDゲート７３の出力線７４はORゲート
７７の入力となり、いずれか一方がオンの時PSC
発生を示すORゲート７７の出力線７８をオンに
する。従つてORゲート７７の出力線７８がオン
となるのは、ストア・リクエストが発行された時
（ストア・リクエスト１７がオン）に、該ストア
がストア命令の次の命令を変更した場合（CNID
論理６０の出力線６１がオン）又はPSC保留条件
が成立している時（PDARV７１がオン）に、変
更された命令が次に実行されようとしている場合
（IPCD論理６４の出力線６６がオン）のいずれか
であり、いずれの場合もPSCを発生する必要があ
る。ORゲート７７の出力線７８がオンになる
と、PSC状態制御部７９を起動し、PSCの処理を
開始する。第１３図にPSC状態制御部７９の詳細
を第１３図に示す。 第１３図において、ANDゲート７９１はPSC
検出信号７８がオンでアクテイブ２９がオンの時
に開いてフリツプフロツプ７９２をセツトする。
フリツプフロツプ７９２はこれによりPSCリセツ
トIU２６をオンにし、IF制御部２２（第２図、
第３図）に与えて命令バツフアの無効化を行なわ
せる。PSCリセツトIU２６はＤタイプトリガラ
ブルフリツプフロツプ７９３のＤ端子に与えられ
ている。フリツプフロツプ７９３は位相調整のた
めのもので、Ｔ端子へのクロツクが与えられた時
にＤ端子の状態を取り込む。従つてフリツプフロ
ツプ７９３はPSCリセツトIU２６がオンになる
とセツトされ、これによつてフリツプフロツプ７
９２をリセツトすると共に、フリツプフロツプ７
９３と同タイプのフリツプフロツプ７９４をセツ
トする。フリツプフロツプ７９４はこれにより
PSCスタートIU２８をオンにし、IF制御部２２
に与えられる。ORゲート７９５はPSCリセツト
IU２６とPSCスタートIU２８のORをとり、ホー
ルドICL８０をオンにする。 第４図を参照するに、ホールドICL８０はICラ
ツチ（ICL）５４に与えられている。ホールド
ICL８０はICL５４の入力禁止信号であり、ICL
５４に取り込まれているICパス４３の内容を保
持するように指示する。これにより、ICL５４は
PSCを発生させる原因となつた命令（ストアによ
つて変更された命令）の命令アドレスを保持する
ことになり、PSCスタートIU２８がオンの時、
ANDゲート３１Ｃ（第２図）を介してIF３３と
IC４１の初期設定アドレスとして使用される。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は第１図の命令制御ユニツトの詳細を示す
ブロツク図、第３図は第２図の命令読出し制御部
の詳細を示すブロツク図、第４図は第２図のPSC
制御部の詳細を示すブロツク図、第５図は第４図
のストア・マスク発生器を説明するための図、第
６図は第４図の命令マスク発生器を説明するため
の図、第７図は第４図の先取り命令変更検出論理
の詳細を示すブロツク図、第８図は第７図を説明
するための図、第９図は第４図の次命令変更検出
論理の詳細を示すブロツク図、第１０図は第９図
を説明するための図、第１１図は第４図のIC−
PDAR一致検出論理の詳細を示すブロツク図、第
１２図は第１１図を説明するための図、第１３図
は第４図のPSC状態制御部の詳細を示す図であ
る。 １……命令制御ユニツト（IU）、２……演算ユ
ニツト（EU）、３……記憶制御ユニツト
（SCU）、４……主記憶装置（MS）、２２……命
令読出し制御部、２３……命令バツフア、２５…
…PSC制御部、３３……命令読出しアドレス・レ
ジスタ（IF）、４１……命令カウンタ（IC）、５
０……ストア・マスク発生器、５１……命令マス
ク発生器、５２……PSCデステイネーシヨン・ア
ドレス・レジスタ（PDAR）、５５……先取り命
令変更検出論理（CPID）、６０……次命令変更検
出論理（CNID）、６４……IC−PDAR一致検出論
理（IPCD）。

Claims (1)

1. 【特許請求の範囲】 １ 命令の実行に先行して命令をメモリから命令
   バツフアに先取りし、該命令バツフアから命令を
   取出して実行する情報処理装置であつて、 メモリから命令バツフアへ読出すべき命令の読
   出先頭アドレスを示し、上記命令読出先頭アドレ
   スを一定数ずつ増加して上記メモリから命令バツ
   フアへ次々と命令の読出しを行う手段と、 実行すべき命令の実行命令先頭アドレスと命令
   長を示し、命令が実行される毎に上記命令長に従
   つて上記実行命令先頭アドレスを更新する手段
   と、 ストア命令によるストア先頭アドレスとストア
   長を示す手段と、 上記読出先頭アドレス、実行命令先頭アドレ
   ス、命令長、ストア先頭アドレス、およびストア
   長に基づいて、上記命令バツフアに先取りされて
   いる内容が上記メモリ上において変更されたこと
   を検出すると共に、命令の実行が上記変更された
   命令に進んだことを検出する検出手段であつて、 上記ストア先頭アドレスとストア長から上記メ
   モリ上の変更されるバイト位置を示すストアマス
   クを発生する手段と、 上記実行命令先頭アドレスと命令長から上記実
   行命令が存在するバイト位置を示す命令マスクを
   発生する手段と、 上記ストア先頭アドレスとストアマスクを保持
   する保持手段と、 上記読出先頭アドレスと上記保持手段に保持さ
   れているストア先頭アドレスの一方を選択する選
   択手段と、 上記選択手段からのアドレスと実行命令先頭ア
   ドレスとを上記ストア先頭アドレスと比較し、選
   択手段からのアドレスと実行命令アドレスとが示
   す範囲の内容がメモリ上で変更されたことを検出
   し、かつ、この検出を行う毎に上記保持手段にそ
   の時のストア先頭アドレスとストアマスクを保持
   させ、さらに、一度この検出を行つた後は上記選
   択手段に上記保持手段が保持するストア先頭アド
   レスを選択させる第１の検出手段と、および 上記保持手段が保持するストア先頭アドレスお
   よびストアマスクと、上記実行命令先頭アドレス
   および命令マスクとを比較して命令の実行が変更
   された命令に進んだことを検出する第２の検出手
   段と、を含む検出手段と、 上記第１の検出手段の検出に応じてメモリから
   命令バツフアへの先取りを抑止する手段と、およ
   び 上記第１の検出手段による検出後の第２の検出
   手段の検出に応じて、上記命令バツフアの内容を
   無効にする手段と、 を有することを特徴とする情報処理装置。 ２ 上記検出手段はさらに第３の検出手段を含
   み、該第３の検出手段はストア先頭アドレス、ス
   トアマスク、実行命令先頭アドレスおよび命令マ
   スクに基づいて、上記ストア命令の次の命令がメ
   モリ上において変更されたことを検出し、上記無
   効手段は上記第２の検出手段および第３の検出手
   段に応答することを特徴とする特許請求の範囲第
   １項記載の情報処理装置。