JPS59231652A - メモリアクセス・オ−バラツプ検出方式 - Google Patents
メモリアクセス・オ−バラツプ検出方式Info
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- JPS59231652A JPS59231652A JP58105528A JP10552883A JPS59231652A JP S59231652 A JPS59231652 A JP S59231652A JP 58105528 A JP58105528 A JP 58105528A JP 10552883 A JP10552883 A JP 10552883A JP S59231652 A JPS59231652 A JP S59231652A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3824—Operand accessing
- G06F9/3834—Maintaining memory consistency
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はパイプライン方式のｎ１算様において、ストア
系命令とフェッチ系命令の指定したメモリ上のオペラン
ドがオーバラップしていることを検出する方式の改良に
関する。
系命令とフェッチ系命令の指定したメモリ上のオペラン
ドがオーバラップしていることを検出する方式の改良に
関する。
パイプライン方式の計算機においては、複数の命令が並
列に処理されるが、メそりにデータを書込むストア系命
令のあとにメモリからデータを読出す７エツテ系命令が
続く場合は、命令の実行順序を保障するために、先行の
ストア系命令が変更するメモリ上の領域と後続のフェッ
チ系命令が読出すメモリ上の領域とがオ・−バラツブし
ているか否かチェックし、オーバラップしている場合は
先行のストア系命令の処理が終了するまで後続のフェッ
チ系命令の処理を待つ必要がある。しかし、従来は、か
〜るストア系命令とフェッチ系命令のオーバラップをメ
モリのアクセス巾を単位とじて検出していたため、実際
にはオーバラップしていないにもかかわらずオーバラッ
プしていると検出される場合があり、バイブライン方式
の利点を損うとい５問題があった。例えば、メモリのア
クセス中が８バイトの計算機では、先行のストア系命令
がメモリ上のある８バイト境界内の前半４バイトを変更
し、後続のフェッチ系命令が上記８バイト境界内の後半
４バイトを読出すような場合、実際にはオーバジップし
ていないにもかかわらすオーバラップを検出していた。
列に処理されるが、メそりにデータを書込むストア系命
令のあとにメモリからデータを読出す７エツテ系命令が
続く場合は、命令の実行順序を保障するために、先行の
ストア系命令が変更するメモリ上の領域と後続のフェッ
チ系命令が読出すメモリ上の領域とがオ・−バラツブし
ているか否かチェックし、オーバラップしている場合は
先行のストア系命令の処理が終了するまで後続のフェッ
チ系命令の処理を待つ必要がある。しかし、従来は、か
〜るストア系命令とフェッチ系命令のオーバラップをメ
モリのアクセス巾を単位とじて検出していたため、実際
にはオーバラップしていないにもかかわらずオーバラッ
プしていると検出される場合があり、バイブライン方式
の利点を損うとい５問題があった。例えば、メモリのア
クセス中が８バイトの計算機では、先行のストア系命令
がメモリ上のある８バイト境界内の前半４バイトを変更
し、後続のフェッチ系命令が上記８バイト境界内の後半
４バイトを読出すような場合、実際にはオーバジップし
ていないにもかかわらすオーバラップを検出していた。
このようなオーバラップを検出すると、先行のストア系
命令によるメモリへのストアが終了するまで後続のフェ
ッチ系命令によるメモリからの読出しが遅らせられる為
、パイプラインが有効に働かな（なり性能が低下する。
命令によるメモリへのストアが終了するまで後続のフェ
ッチ系命令によるメモリからの読出しが遅らせられる為
、パイプラインが有効に働かな（なり性能が低下する。
本発明の目的は、上記従来の問題点を解決するため、メ
モリのアクセス中以下の単位でオーバラップを検出する
方式を提供することにある。
モリのアクセス中以下の単位でオーバラップを検出する
方式を提供することにある。
本発明の特徴は、ストアアドレスと７エツチアドレスに
加えて、ストアマークと７エツチデータ長及びメモリの
アクセス中以下のアドレスを指定するのに必要なフェッ
チアドレスを用いることにより、メモリのアクセス中以
下の単位でオーバラップを検出することを可能とするも
のである。
加えて、ストアマークと７エツチデータ長及びメモリの
アクセス中以下のアドレスを指定するのに必要なフェッ
チアドレスを用いることにより、メモリのアクセス中以
下の単位でオーバラップを検出することを可能とするも
のである。
菖１図に本発明の一実施例のブロック図を示す。
本実施例では、メモリは３２ビツト構成（０ビツト目が
最高位、３１ビツト目が最下位）のアドレス情報でバイ
ト単位にアドレス付けされ、しかも、該メモリのページ
サイズは４にバイト、メモリのアクセス中は８バイト、
オーバラップ検出単位は４バイトと仮定している。
最高位、３１ビツト目が最下位）のアドレス情報でバイ
ト単位にアドレス付けされ、しかも、該メモリのページ
サイズは４にバイト、メモリのアクセス中は８バイト、
オーバラップ検出単位は４バイトと仮定している。
第１図において、１はストアデータのアドレスが格納さ
れるストアアドレスレジスタであり、そ（７）２ｆＪ〜
アヒット位置で８バイトのアクセス中のページ内アドレ
スが指示される。２は８ビツト構成 。
れるストアアドレスレジスタであり、そ（７）２ｆＪ〜
アヒット位置で８バイトのアクセス中のページ内アドレ
スが指示される。２は８ビツト構成 。
のマークレジスタであり、８バイトのアクセス中の各バ
イト単位にストアデータの存在／不存在な示すストアマ
ークが格納される。即ち、該マークレジスタ２の各ビッ
トはアクセス巾８バイトの各バイト位置に対応し、それ
が１”であれば該当バイト位置にはストアデータが存在
し、′０”であれば該当バイト位置にはストアデータが
存在しないことを示す。３はフェッチデータの先頭アド
レスが格納されるフェッチアドレスレジスタであり、そ
の加〜四ビット位置で８バイトのアクセス中のページ内
アドレスが指示され、２９〜３１ピット位置で８バイト
内アドレスが指示される。４は８バイト境界内のフェッ
チデータ長を指示するレジスタであり、ここでは３ビツ
トでもって１〜８バイトのデータ長を指示するとしてい
る。例えば、該レジスタ４が１０００”であると、フェ
ッチデータ長は１バイトであり、′１１１”であると、
フェッチデータ長は８バイトである。
イト単位にストアデータの存在／不存在な示すストアマ
ークが格納される。即ち、該マークレジスタ２の各ビッ
トはアクセス巾８バイトの各バイト位置に対応し、それ
が１”であれば該当バイト位置にはストアデータが存在
し、′０”であれば該当バイト位置にはストアデータが
存在しないことを示す。３はフェッチデータの先頭アド
レスが格納されるフェッチアドレスレジスタであり、そ
の加〜四ビット位置で８バイトのアクセス中のページ内
アドレスが指示され、２９〜３１ピット位置で８バイト
内アドレスが指示される。４は８バイト境界内のフェッ
チデータ長を指示するレジスタであり、ここでは３ビツ
トでもって１〜８バイトのデータ長を指示するとしてい
る。例えば、該レジスタ４が１０００”であると、フェ
ッチデータ長は１バイトであり、′１１１”であると、
フェッチデータ長は８バイトである。
５は一致検出回路であり、メモリのアクセス中である８
バイトを単位としてストアアドレスとフェッチアドレス
の一致性を検出するものである。
バイトを単位としてストアアドレスとフェッチアドレス
の一致性を検出するものである。
６は４バイト・クロス検出回路であり、フェッチすべき
データが４バイト境界をクロスして存在するかどうかを
検出するものである。７と８はそれぞれマークレジスタ
２００〜３ビツト、４〜７ビツトの論理和をとるＯＲ回
路である。９はフェッチアドレスレジスタ３０ピツト２
９の値を反転するＮＯＴ回路り・・１０は４バイト・ク
ロス検出回路６とＮＯＴ回路９の出力の論理積をとるＡ
ＮＤ回路、１１ハフエツチアドレスレジスタ３のビット
四とＡＮＤ回路回路ｌ用力との論理和なとるＯＲ回路で
ある。
データが４バイト境界をクロスして存在するかどうかを
検出するものである。７と８はそれぞれマークレジスタ
２００〜３ビツト、４〜７ビツトの論理和をとるＯＲ回
路である。９はフェッチアドレスレジスタ３０ピツト２
９の値を反転するＮＯＴ回路り・・１０は４バイト・ク
ロス検出回路６とＮＯＴ回路９の出力の論理積をとるＡ
ＮＤ回路、１１ハフエツチアドレスレジスタ３のビット
四とＡＮＤ回路回路ｌ用力との論理和なとるＯＲ回路で
ある。
１２はＯＲ回路７とＮＯＴ回路９の出力の論理状をとる
ＡＮＩ）回路、１３はＯＲ回路８とＯＲ回路１１の出力
の論理積なとるＡＮＤ回路、１４はＡＮＤ回路１２と１
３の出力の論理和なとるＯＲ回路、１５は一致検出回路
５とＯＲ回路１４の出力の論理積をとるＡＮＤ回路であ
る。
ＡＮＩ）回路、１３はＯＲ回路８とＯＲ回路１１の出力
の論理積なとるＡＮＤ回路、１４はＡＮＤ回路１２と１
３の出力の論理和なとるＯＲ回路、１５は一致検出回路
５とＯＲ回路１４の出力の論理積をとるＡＮＤ回路であ
る。
以下、第１図の実施例の動作を説明する。今、メモリに
ストアを行うストア系命令が発せられてストアアドレス
レジスタＩＫストアアドレスが、マークレジスタ２にス
トアマークが格納されると共に、該ストア系命令に続い
てメモリからデータをに出す７エツチ系命令が発せられ
て、フェッチアドレスレジスタ３に先頭フェッチアドレ
スが、フェッチデータ長レジスタ４にフェッチデータ・
バイト長が格納されたとする。一致検出回路５は、該ス
トアアドレスレジスタ１とフェッチアドレス鮎紛 加〜四ビット位置を比較し、一致していれば′１”、一
致していなければ′０”を出力する。
ストアを行うストア系命令が発せられてストアアドレス
レジスタＩＫストアアドレスが、マークレジスタ２にス
トアマークが格納されると共に、該ストア系命令に続い
てメモリからデータをに出す７エツチ系命令が発せられ
て、フェッチアドレスレジスタ３に先頭フェッチアドレ
スが、フェッチデータ長レジスタ４にフェッチデータ・
バイト長が格納されたとする。一致検出回路５は、該ス
トアアドレスレジスタ１とフェッチアドレス鮎紛 加〜四ビット位置を比較し、一致していれば′１”、一
致していなければ′０”を出力する。
一致検出回路５の出力が′０”の場合、ストアとフェッ
チのメモリ上のオペランドはメモリ上の８バイト境界内
（メモリのアクセスｌｊ単位）でオーバラップしていな
いことを意味し、パイプライン制御がそのまま有効に働
いて、先行のストア系命令と後続の７エツチ系命令は並
行に処理される。
チのメモリ上のオペランドはメモリ上の８バイト境界内
（メモリのアクセスｌｊ単位）でオーバラップしていな
いことを意味し、パイプライン制御がそのまま有効に働
いて、先行のストア系命令と後続の７エツチ系命令は並
行に処理される。
一方、一致検出回路５の出力が“１″の場合は、ストア
とフェッチが少くともメモリの８バイト境界内でオーバ
ラップし【いることを意味している。
とフェッチが少くともメモリの８バイト境界内でオーバ
ラップし【いることを意味している。
この場合、従来はオーバラップ成立と見做し、先行のス
トア系命令によるメモリへのδドアが完了するまで、後
続のフェッチ系命令によるメモリからの読出しを遅らせ
ていたのである。これに対し、Ｅ８１図においては、メ
モリの８バイト境界内を前半４バイトと後半４バイトに
分けて、各々の領域でオーバラップしているかどうかｈ
ｌべ、これらの領域でオーバラップしていなければ、た
とえ８バイト境界内でのオーバ２ツブが検出されてもオ
ーバラップ不成立とするのである。以下、これについて
詳述する。
トア系命令によるメモリへのδドアが完了するまで、後
続のフェッチ系命令によるメモリからの読出しを遅らせ
ていたのである。これに対し、Ｅ８１図においては、メ
モリの８バイト境界内を前半４バイトと後半４バイトに
分けて、各々の領域でオーバラップしているかどうかｈ
ｌべ、これらの領域でオーバラップしていなければ、た
とえ８バイト境界内でのオーバ２ツブが検出されてもオ
ーバラップ不成立とするのである。以下、これについて
詳述する。
はじめ、メモリへの有効ストアデータが８バイト境界内
の前半４バイトにのみあるケースについて説明する。
の前半４バイトにのみあるケースについて説明する。
この場合、ＯＲ回路７の出力が１１”で、ＯＲ回路８の
出力は１０″である。この時、フェッチアドレスが同じ
く８バイト境界内の前半４バイト中の任意バイトを指定
していれば、フェッチアドレスレジスタ３のビット２９
は０”で、これがＮＯＴ回路９で反転されてＡＮＤ回路
１２で論理積がとられ、Ｏ１１回路１４経由でＡＮＤ回
路１５の出力はｔ′１＃となり、オーバラップ成立が検
出される。
出力は１０″である。この時、フェッチアドレスが同じ
く８バイト境界内の前半４バイト中の任意バイトを指定
していれば、フェッチアドレスレジスタ３のビット２９
は０”で、これがＮＯＴ回路９で反転されてＡＮＤ回路
１２で論理積がとられ、Ｏ１１回路１４経由でＡＮＤ回
路１５の出力はｔ′１＃となり、オーバラップ成立が検
出される。
第２図０）はこのケースを示したものである。
一方、７エツチアドレスが８バイト境界内の後半４バイ
ト中の任意バイトを指定していれば、フェッチアドレス
レジスタ３のビット四は６１″で、ＡＮＤ回路１２の論
理８１１件は成立せず、又、ＯＲ回路８の出力が６０＃
であるためＡＮＤ回路１３の論理積条件も不成立である
。従って、８バイト境界内でのオーバラップが検出され
て一致検出回路５の出力が６１”であっても、ＡＮＤ回
路１５の出力は′０″であり、オーバラップ不成立とし
て処理される。第２図（ロ）はこのケースを示したもの
である。
ト中の任意バイトを指定していれば、フェッチアドレス
レジスタ３のビット四は６１″で、ＡＮＤ回路１２の論
理８１１件は成立せず、又、ＯＲ回路８の出力が６０＃
であるためＡＮＤ回路１３の論理積条件も不成立である
。従って、８バイト境界内でのオーバラップが検出され
て一致検出回路５の出力が６１”であっても、ＡＮＤ回
路１５の出力は′０″であり、オーバラップ不成立とし
て処理される。第２図（ロ）はこのケースを示したもの
である。
次に、メモリへの有効ストアデータが８バイト境界内の
後半４バイトにのみあるケースについて説明する。
後半４バイトにのみあるケースについて説明する。
この場合、ＯＲ回路７の出力は′″０＃で、０几回路８
の出力が′″１＃である。この時、７エツチアドレスが
同じく８バイト境界内の後半４バイト中の任意バイトを
指定していれば、フェッチアドレスレジスタ３０ビツト
四は”１ｓで、これがＯＲ回路１１経出でＡＮＤ回路１
３０入力となるため、ＡＮＤ回路１３で論理積がとられ
、ＡＮＤ回路１５よ一すオーバラツプ成立が検出される
。第３図（イ）はこのケースである。
の出力が′″１＃である。この時、７エツチアドレスが
同じく８バイト境界内の後半４バイト中の任意バイトを
指定していれば、フェッチアドレスレジスタ３０ビツト
四は”１ｓで、これがＯＲ回路１１経出でＡＮＤ回路１
３０入力となるため、ＡＮＤ回路１３で論理積がとられ
、ＡＮＤ回路１５よ一すオーバラツプ成立が検出される
。第３図（イ）はこのケースである。
一方、フェッチアドレスが８バイト境界内の前半４バイ
ト中の任意バイトを指定し【いれば、フェッチアドレス
レジスタ３０ビツト四は６０″である。この場合、フェ
ッチデータ長が８バイト境界内の４バイト境界をクロス
しているか否か調べ、クキスしていればオーバラップ成
立、クロスしていなければオーバラップ不成立とする必
要がある。
ト中の任意バイトを指定し【いれば、フェッチアドレス
レジスタ３０ビツト四は６０″である。この場合、フェ
ッチデータ長が８バイト境界内の４バイト境界をクロス
しているか否か調べ、クキスしていればオーバラップ成
立、クロスしていなければオーバラップ不成立とする必
要がある。
これを行うのが４バイト・りｐス検出回路６である。
４バイト、クロス検出回路６はフェッチアドレスレジス
タ３０ビツト３０ 、３１の値とレジスタ４の７エツチ
データ長を入力し、両者の間に第４図（インに示す論理
条件が成立すると４バイト・クロス有と判定し、これ以
外のＭ４図（１＝） ４Ｃ示す論理条件が成立すると４
バイト・クロス無と判定する。例えば、フェッチアドレ
スレジスタ３０ビツトカ、３１が′００＃であると（な
お、ピッ）２９は０”である）、フェッチアドレスの８
バイト内アドレス 。
タ３０ビツト３０ 、３１の値とレジスタ４の７エツチ
データ長を入力し、両者の間に第４図（インに示す論理
条件が成立すると４バイト・クロス有と判定し、これ以
外のＭ４図（１＝） ４Ｃ示す論理条件が成立すると４
バイト・クロス無と判定する。例えば、フェッチアドレ
スレジスタ３０ビツトカ、３１が′００＃であると（な
お、ピッ）２９は０”である）、フェッチアドレスの８
バイト内アドレス 。
は０バイト目を指している。従って、この場合は、フェ
ッチデータ長が５バイト以上（レジスタ４の値は″’ｉ
ｏｏ’″以上）であると４バイト・クロス有、フェッチ
データ長が４バイト以下（レジスタの値は″’０１１’
以下）であると４バイト・クロス無となる。フェッチア
ドレスレジスタ３のピッ）３０．３１が′０１＃であ−
ると、８バイト内アドレスは１バイト目を指し、この場
合は、フェッチデータ長が４バイト以上（レジスタ４の
値は１″ｏ１１＃以上）で４バイト・クロス有、３バイ
ト以下（レジスタ４の値は’０１０”以下）で４バイト
・クロス無となる。フェッチアドレスレジスタ３のピッ
） ３０ 、３１が６１０＃の場合は、８バイト内アド
レスは２バイト目を指し、フェッチデータ長が３バイト
以上（レジスタ４の値は’ｏｉｏ”以上）で４バイト・
クロス有、２バイト以下（レジ、 スタ４の値は６０
０１”以下）で４バイト・クロス無となる。フェッチア
ドレスレジスタ３のピッ）３０．３１が′１１＃の場合
は、８バイト内アドレスは３バイト目を指しており、７
エツチデータ長が２バイト以上（レジスタ４の値は００
１”以上）で４バイト・クロス有、１バイトだけ（レジ
スタ４の値は＠０００ ” ）について４バイト・クロ
ス無となる。
ッチデータ長が５バイト以上（レジスタ４の値は″’ｉ
ｏｏ’″以上）であると４バイト・クロス有、フェッチ
データ長が４バイト以下（レジスタの値は″’０１１’
以下）であると４バイト・クロス無となる。フェッチア
ドレスレジスタ３のピッ）３０．３１が′０１＃であ−
ると、８バイト内アドレスは１バイト目を指し、この場
合は、フェッチデータ長が４バイト以上（レジスタ４の
値は１″ｏ１１＃以上）で４バイト・クロス有、３バイ
ト以下（レジスタ４の値は’０１０”以下）で４バイト
・クロス無となる。フェッチアドレスレジスタ３のピッ
） ３０ 、３１が６１０＃の場合は、８バイト内アド
レスは２バイト目を指し、フェッチデータ長が３バイト
以上（レジスタ４の値は’ｏｉｏ”以上）で４バイト・
クロス有、２バイト以下（レジ、 スタ４の値は６０
０１”以下）で４バイト・クロス無となる。フェッチア
ドレスレジスタ３のピッ）３０．３１が′１１＃の場合
は、８バイト内アドレスは３バイト目を指しており、７
エツチデータ長が２バイト以上（レジスタ４の値は００
１”以上）で４バイト・クロス有、１バイトだけ（レジ
スタ４の値は＠０００ ” ）について４バイト・クロ
ス無となる。
このようにして、４バイト・クロス検出回路６は４バイ
ト・クロス有を検出すると６１”を出力し、４バイト・
クロス無を検出すると′０＃を出カスる。今、フェッチ
アドレスレジスタ３のビット２９は°１０”であるため
、４バイト・クロス検出回路６から°゛１″が出力され
ると、ＡＮＤ回路１０で論理状がとられる。メモリへの
有効ストアデータは８バイト境界内の後半４バイトにあ
ると仮定しているので、ＯＲ回路８の出力は′１＃であ
り、ＡＮＤ回路１０で論理積がとられると、ＡＮＤ回路
１３での論理状が成立し、ＯＲ回路１４経由でＡＮＤ回
路１５の出力が＠ｌ”となり、オーバラップ成立が検出
される。ｔ４３図に）はこのケースを示したもので、７
エツチアドレスの８バイト内のアドレスは１バイト目を
指しく７エツチアドレスレジスタ □３のビット刃、
３１が＠Ｏ１”）、フェッチデータ長は５バイト（レジ
スタ４の１＋ｔｉは”ｉｏｏ”）とした例である。
ト・クロス有を検出すると６１”を出力し、４バイト・
クロス無を検出すると′０＃を出カスる。今、フェッチ
アドレスレジスタ３のビット２９は°１０”であるため
、４バイト・クロス検出回路６から°゛１″が出力され
ると、ＡＮＤ回路１０で論理状がとられる。メモリへの
有効ストアデータは８バイト境界内の後半４バイトにあ
ると仮定しているので、ＯＲ回路８の出力は′１＃であ
り、ＡＮＤ回路１０で論理積がとられると、ＡＮＤ回路
１３での論理状が成立し、ＯＲ回路１４経由でＡＮＤ回
路１５の出力が＠ｌ”となり、オーバラップ成立が検出
される。ｔ４３図に）はこのケースを示したもので、７
エツチアドレスの８バイト内のアドレスは１バイト目を
指しく７エツチアドレスレジスタ □３のビット刃、
３１が＠Ｏ１”）、フェッチデータ長は５バイト（レジ
スタ４の１＋ｔｉは”ｉｏｏ”）とした例である。
一方、４バイト・りｉス検出回路Ｇから＠０”が出力さ
れると、ＡＮＤ回路１０で論理積が成文せス、又、フェ
ッチアドレスレジスタ３０ビツト２９は′θ′であるた
め、ＯＲ回路１１の出力は６０”である。従って、ＡＮ
Ｄ回ｍ１３での論理積は成立しない。又、メモリへの有
効ストアデータは８バイト境界内の後半４バー１ ）に
あると仮定しているので、ＯＲ回路７の出力はパ０”で
あり、ＡＮＤ回路１２での論理積も不成立である。この
結果、ＡＮＤ回路１５の出力は６０”となり、８バイト
境界内でのオーバラップが検出され【一致検出回路５が
ｔ′１″を出力しても、オーバラップ不成立として処理
される。第３図（ハ）はこのケースをボしたもので、フ
ェッチアドレスの８バイト内アドレスは１バイト目を指
し、フェッチデータ長は３バイト（レジスタ４の値は′
０１０”）とした例である。
れると、ＡＮＤ回路１０で論理積が成文せス、又、フェ
ッチアドレスレジスタ３０ビツト２９は′θ′であるた
め、ＯＲ回路１１の出力は６０”である。従って、ＡＮ
Ｄ回ｍ１３での論理積は成立しない。又、メモリへの有
効ストアデータは８バイト境界内の後半４バー１ ）に
あると仮定しているので、ＯＲ回路７の出力はパ０”で
あり、ＡＮＤ回路１２での論理積も不成立である。この
結果、ＡＮＤ回路１５の出力は６０”となり、８バイト
境界内でのオーバラップが検出され【一致検出回路５が
ｔ′１″を出力しても、オーバラップ不成立として処理
される。第３図（ハ）はこのケースをボしたもので、フ
ェッチアドレスの８バイト内アドレスは１バイト目を指
し、フェッチデータ長は３バイト（レジスタ４の値は′
０１０”）とした例である。
以上、第１図の実施例ではメそりのアクセス巾を８バイ
トとしたが、勿論、本発明はこれに限定されるものでな
いことは云うまでもない。又、実施例では、ストアと７
エツチのオーバラップ検出単位を４バイトとしたが、こ
れも−例にすぎず、メモリのアクセス中以下であればよ
い。
トとしたが、勿論、本発明はこれに限定されるものでな
いことは云うまでもない。又、実施例では、ストアと７
エツチのオーバラップ検出単位を４バイトとしたが、こ
れも−例にすぎず、メモリのアクセス中以下であればよ
い。
以上の税引から明らかな如く、本発明によれば、先行ス
トア系命令と後続フェッチ系命令の指定したメモリ上の
オペランドがオーバラップしていることをメモリのアク
セス中以下の単位で検出するので、従来のように実際に
はオーバラップしていないのにオーバラップしていると
見做される割合かはとんとなくなり、パイプラインの有
効利用がもたらされる。
トア系命令と後続フェッチ系命令の指定したメモリ上の
オペランドがオーバラップしていることをメモリのアク
セス中以下の単位で検出するので、従来のように実際に
はオーバラップしていないのにオーバラップしていると
見做される割合かはとんとなくなり、パイプラインの有
効利用がもたらされる。
第１図は本発明の一実施例を示すブロック図、第２図及
び第３図はストアとフェッチのメモリのアクセス「ＩＪ
以下でのオーバラップ存在／不存在の一例を示す図、第
４図はフェッチデータの４バイト・クロス有無の条件を
示す図である。 １・・・ストアアドレスレジスタ、 ２・・・マーク
レジスタ、 ３・・・フェッチアドレスレジスタ、４
°°°フエツチデータ長レジスタ、 ５・・・メモリ
アクセスｒｌＪ一致検出回路、 ６・・・４ノ（イト
・クロス検出回路。 代理人弁理士 鈴 木 ｗ、ｉ
び第３図はストアとフェッチのメモリのアクセス「ＩＪ
以下でのオーバラップ存在／不存在の一例を示す図、第
４図はフェッチデータの４バイト・クロス有無の条件を
示す図である。 １・・・ストアアドレスレジスタ、 ２・・・マーク
レジスタ、 ３・・・フェッチアドレスレジスタ、４
°°°フエツチデータ長レジスタ、 ５・・・メモリ
アクセスｒｌＪ一致検出回路、 ６・・・４ノ（イト
・クロス検出回路。 代理人弁理士 鈴 木 ｗ、ｉ
Claims (1)
- （１）複数の命令を並列に処理するパイプライン制御の
電子計算機において、メモリにデータをストアするスト
ア系命令の後にメモリからデータを読出すフェッチ系命
令が続く場合、先行のストア系命令のストアアドレスと
後続の７エツチ系命令のフェッチアドレスを比較してメ
モリ上のオペランドがアクセスＩＪ単位でオーバラップ
しているか否か判定すると共に、有効ストアデータの存
在／不存在を示すストアマークとフェッチアドレスのア
クセス中単位内アドレス及びフェッチデータ長によりメ
モリのアクセス巾の領域内でオーバラップしているか否
か判定し、前記アクセスｌ】単位でオーバラップしてい
ても、該アクセス巾の領域内ではオーバラップしていな
い場合、ストアとフェッチのメモリ上のオペランドはオ
ーバラップなしとすることを特徴とするメモリアクセス
・オーバラップ検出方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105528A JPS59231652A (ja) | 1983-06-13 | 1983-06-13 | メモリアクセス・オ−バラツプ検出方式 |
| US06/618,257 US4670836A (en) | 1983-06-13 | 1984-06-07 | Device for detecting an overlap of operands to be accessed |
| DE3421737A DE3421737C2 (de) | 1983-06-13 | 1984-06-12 | Vorrichtung zur Ermittlung einer Überlappung von Operanden |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58105528A JPS59231652A (ja) | 1983-06-13 | 1983-06-13 | メモリアクセス・オ−バラツプ検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59231652A true JPS59231652A (ja) | 1984-12-26 |
Family
ID=14410085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58105528A Pending JPS59231652A (ja) | 1983-06-13 | 1983-06-13 | メモリアクセス・オ−バラツプ検出方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4670836A (ja) |
| JP (1) | JPS59231652A (ja) |
| DE (1) | DE3421737C2 (ja) |
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- 1983-06-13 JP JP58105528A patent/JPS59231652A/ja active Pending
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1984
- 1984-06-07 US US06/618,257 patent/US4670836A/en not_active Expired - Fee Related
- 1984-06-12 DE DE3421737A patent/DE3421737C2/de not_active Expired
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Also Published As
| Publication number | Publication date |
|---|---|
| US4670836A (en) | 1987-06-02 |
| DE3421737C2 (de) | 1986-11-06 |
| DE3421737A1 (de) | 1984-12-13 |
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