JPH0774994B2 - バッファ記憶制御装置のｏｓｃ検出方式 - Google Patents
バッファ記憶制御装置のｏｓｃ検出方式Info
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- JPH0774994B2 JPH0774994B2 JP63237164A JP23716488A JPH0774994B2 JP H0774994 B2 JPH0774994 B2 JP H0774994B2 JP 63237164 A JP63237164 A JP 63237164A JP 23716488 A JP23716488 A JP 23716488A JP H0774994 B2 JPH0774994 B2 JP H0774994B2
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は先行制御方式の情報処理装置に係り、特にバッ
ファアドレスアレイとバッファ記憶とを有するバッファ
記憶制御装置において、オペランドの読出し時に、該読
出すオペランドが、先行するオペランドの書込みを行う
命令によって変更されることを検出する方式に関する。
ファアドレスアレイとバッファ記憶とを有するバッファ
記憶制御装置において、オペランドの読出し時に、該読
出すオペランドが、先行するオペランドの書込みを行う
命令によって変更されることを検出する方式に関する。
先行制御方式の情報処理装置においては、ある命令の実
行の終了を待たずして、後続の命令のオペランド読出し
を行うことにより、命令の処理能力率を上げることがで
きる。しかし、この様な情報処理装置においては、オペ
ランド読出し時に、その読出すオペランドが実行の完了
していない先行するオペランドの書込みを行う命令によ
ってメモリ上で書きかえられることを検出する必要があ
る。この検出をOSC（Operand Store Compare）と称す。
OSCの検出は、主記憶だけでなく、バッファ記憶につい
ても行う必要がある。
行の終了を待たずして、後続の命令のオペランド読出し
を行うことにより、命令の処理能力率を上げることがで
きる。しかし、この様な情報処理装置においては、オペ
ランド読出し時に、その読出すオペランドが実行の完了
していない先行するオペランドの書込みを行う命令によ
ってメモリ上で書きかえられることを検出する必要があ
る。この検出をOSC（Operand Store Compare）と称す。
OSCの検出は、主記憶だけでなく、バッファ記憶につい
ても行う必要がある。
第３図に、先行制御方式の情報処理装置におけるバッフ
ァ記憶制御装置の概略構成図を示す。図において、バッ
ファ記憶60は主記憶（図示せず）上のデータの一部を格
納する複数カラム、複数ローの複数ブロックからなる。
先行制御の場合、このバッファ記憶60に対して、バッフ
ァアドレスアレイは読出し用バッファアドレスアレイ14
と書込み用バッファアドレスアレイ24の２系統存在す
る。バッファアドレスアレイ14,24は同一構造であり、
各々、バッファ記憶60と一対一に対応する複数カラム、
複数ローの複数エントリからなり、バッファ記憶60に格
納されているデータの主記憶アドレス（実アドレス）を
登録している。
ァ記憶制御装置の概略構成図を示す。図において、バッ
ファ記憶60は主記憶（図示せず）上のデータの一部を格
納する複数カラム、複数ローの複数ブロックからなる。
先行制御の場合、このバッファ記憶60に対して、バッフ
ァアドレスアレイは読出し用バッファアドレスアレイ14
と書込み用バッファアドレスアレイ24の２系統存在す
る。バッファアドレスアレイ14,24は同一構造であり、
各々、バッファ記憶60と一対一に対応する複数カラム、
複数ローの複数エントリからなり、バッファ記憶60に格
納されているデータの主記憶アドレス（実アドレス）を
登録している。
メモリ読出し要求の場合、その読出しオペランド実アド
レスが実アドレス線13に出力される。読出し用バッファ
アドレスアレイ14は、実アドレス線13上の読出しオペラ
ンド実アドレスを入力として、当該実アドレスが登録さ
れていれば、そのエントリに対応するカラムアドレスと
ローアドレスの対を出力線40に出力する。一方、メモリ
書込み要求の場合、その書込みオペランド実アドレスが
実アドレス線23に出力される。書込み用バッファアドレ
スアレイ24は、実アドレス線23上の書込みオペランド実
アドレスを入力として、当該実アドレスが登録されてい
れば、そのエントリに対応するカラムアドレスとローア
ドレスの対を出力線50に出力する。選択回路70は、メモ
リの読出し要求の場合は読出し用バッファアドレスアレ
イ14の出力線40を選択し、書込み要求の場合は書込み用
バッファアドレスアレイ24の出力線50を選択する。バッ
ファ記憶60は、読出し用バッファアドレスアレイ14ある
いは書込み用バッファアドレスアレイ24から出力される
カラムアドレスとローアドレスの対を選択回路70を介し
て入力し、該カラムアドレスとローアドレスで示される
該当ブロックのデータの読出しあるいは書込みを実行す
る。
レスが実アドレス線13に出力される。読出し用バッファ
アドレスアレイ14は、実アドレス線13上の読出しオペラ
ンド実アドレスを入力として、当該実アドレスが登録さ
れていれば、そのエントリに対応するカラムアドレスと
ローアドレスの対を出力線40に出力する。一方、メモリ
書込み要求の場合、その書込みオペランド実アドレスが
実アドレス線23に出力される。書込み用バッファアドレ
スアレイ24は、実アドレス線23上の書込みオペランド実
アドレスを入力として、当該実アドレスが登録されてい
れば、そのエントリに対応するカラムアドレスとローア
ドレスの対を出力線50に出力する。選択回路70は、メモ
リの読出し要求の場合は読出し用バッファアドレスアレ
イ14の出力線40を選択し、書込み要求の場合は書込み用
バッファアドレスアレイ24の出力線50を選択する。バッ
ファ記憶60は、読出し用バッファアドレスアレイ14ある
いは書込み用バッファアドレスアレイ24から出力される
カラムアドレスとローアドレスの対を選択回路70を介し
て入力し、該カラムアドレスとローアドレスで示される
該当ブロックのデータの読出しあるいは書込みを実行す
る。
なお、メモリ読出し要求で、その実アドレスが読出し用
バッファアドレスアレイ14に登録されていない場合は、
主記憶からバッファ記憶60に対して所謂ブロック転送が
行われ、また、メモリ書込み要求で、その実アドレスが
書込み用バッファアドレスアレイ24に登録されていない
場合は、主記憶に対して直接書込みが行われるが、これ
らについての動作が省略する。
バッファアドレスアレイ14に登録されていない場合は、
主記憶からバッファ記憶60に対して所謂ブロック転送が
行われ、また、メモリ書込み要求で、その実アドレスが
書込み用バッファアドレスアレイ24に登録されていない
場合は、主記憶に対して直接書込みが行われるが、これ
らについての動作が省略する。
第４図に読出しバッファアドレスアレイ14の具体的構成
例を示す。なお、書込み用バッファアドレスアレイ24の
構成もまったく同様である。第４図では、バッファ記憶
は256カラム、４ローとしている。実アドレスは、第５
図に示すように、１〜31ビットとし、18〜25がカラムア
ドレス、26〜31ビットがブロック内アドレス（１ブロッ
ク＝64バイト）としたものである。この例の場合、アド
レスアレイ140の各エントリには、実アドレスの上位１
〜17ビットが登録される。
例を示す。なお、書込み用バッファアドレスアレイ24の
構成もまったく同様である。第４図では、バッファ記憶
は256カラム、４ローとしている。実アドレスは、第５
図に示すように、１〜31ビットとし、18〜25がカラムア
ドレス、26〜31ビットがブロック内アドレス（１ブロッ
ク＝64バイト）としたものである。この例の場合、アド
レスアレイ140の各エントリには、実アドレスの上位１
〜17ビットが登録される。
第４図の動作を説明すると、実アドレス線13上の１〜13
ビットの実アドレスを入力して、その18〜25ビットでア
ドレスアレイ140のカラムを選択し、該カラムの０〜３
ローの各エントリに登録されている実アドレスを読み出
す。比較回路141は、各ローごとに、アドレスアレイ140
から読み出された実アドレスと実アドレス線13上の実ア
ドレスの上位１〜17ビットとの一致性を比較する。ヒッ
ト検出／ローエンコード回路142は、４つの比較回路141
のいずれかが一致信号を出力していると、ヒット検出線
15を“1"とするとともに、当該ローアドレスを示す２ビ
ットのローエンコード信号をロー線17に出力し、いずれ
の比較回路141も一致信号を出力していない場合はヒッ
ト検出線15を“0"とする。実アドレス線13上の18〜31ビ
ット、すなわち、ブロック内アドレスを含むカラムアド
レスは、カラム線16に出力される。第３図の出力線40は
カラム線16とロー線17に相当するものである。
ビットの実アドレスを入力して、その18〜25ビットでア
ドレスアレイ140のカラムを選択し、該カラムの０〜３
ローの各エントリに登録されている実アドレスを読み出
す。比較回路141は、各ローごとに、アドレスアレイ140
から読み出された実アドレスと実アドレス線13上の実ア
ドレスの上位１〜17ビットとの一致性を比較する。ヒッ
ト検出／ローエンコード回路142は、４つの比較回路141
のいずれかが一致信号を出力していると、ヒット検出線
15を“1"とするとともに、当該ローアドレスを示す２ビ
ットのローエンコード信号をロー線17に出力し、いずれ
の比較回路141も一致信号を出力していない場合はヒッ
ト検出線15を“0"とする。実アドレス線13上の18〜31ビ
ット、すなわち、ブロック内アドレスを含むカラムアド
レスは、カラム線16に出力される。第３図の出力線40は
カラム線16とロー線17に相当するものである。
ヒット検出線15が“1"の場合、すなわち、メモリ読出し
要求の実アドレスが該読出し用バッファアドレスアレイ
14に登録されている場合、カラム線16のカラムアドレス
とロー線17のローアドレスがバッファ記憶60に与えられ
る。バッファ記憶60では、カラムアドレスの上位８ビッ
ト（実アドレスの18〜25ビット）とローアドレスの２ビ
ットで該当カラム、該当ローのブロックデータを読み出
し、カラムアドレスの下位６ビット（実アドレスの26〜
31ビット）で該ブロックデータ内の所望データを抽出す
る。なお、ヒット検出線15が“0"の場合、すなわち、メ
モリ読出し要求の実アドレスが読出し用バッファアドレ
スアレイ14に登録されていない場合は、いわゆる主記憶
からバッファ記憶60に対してブロック転送が行われるこ
とになる。
要求の実アドレスが該読出し用バッファアドレスアレイ
14に登録されている場合、カラム線16のカラムアドレス
とロー線17のローアドレスがバッファ記憶60に与えられ
る。バッファ記憶60では、カラムアドレスの上位８ビッ
ト（実アドレスの18〜25ビット）とローアドレスの２ビ
ットで該当カラム、該当ローのブロックデータを読み出
し、カラムアドレスの下位６ビット（実アドレスの26〜
31ビット）で該ブロックデータ内の所望データを抽出す
る。なお、ヒット検出線15が“0"の場合、すなわち、メ
モリ読出し要求の実アドレスが読出し用バッファアドレ
スアレイ14に登録されていない場合は、いわゆる主記憶
からバッファ記憶60に対してブロック転送が行われるこ
とになる。
ところで、先行制御方式の情報処理装置では、第３図の
読出し用バッファアドレスアレイ14と書込み用バッファ
アドレスアレイ24は各々独立に動作し、ヒットを検出す
ると、バッファ記憶60をアクセスしてデータの読出しあ
るいは書込みを実行するため、該バッファ記憶60におけ
るOSC検出が必要となる。従来、このバッファ記憶のOSC
検出は、読出しオペランドアドレス、書込みオペランド
アドレスについて、それぞれアドレス変換後の実アドレ
スの全ビットを比較することにより行っていた。
読出し用バッファアドレスアレイ14と書込み用バッファ
アドレスアレイ24は各々独立に動作し、ヒットを検出す
ると、バッファ記憶60をアクセスしてデータの読出しあ
るいは書込みを実行するため、該バッファ記憶60におけ
るOSC検出が必要となる。従来、このバッファ記憶のOSC
検出は、読出しオペランドアドレス、書込みオペランド
アドレスについて、それぞれアドレス変換後の実アドレ
スの全ビットを比較することにより行っていた。
上記従来技術では、バッファ記憶制御装置におけるOSC
検出を行うための比較回路のハードウェア物量が増大す
るという問題がある。例えば、第４図、第５図に示した
ように１〜13ビットの実アドレスでは、読出しオペラン
ド実アドレス31ビットと書込みオペランド実アドレス31
ビットとを互いにビット比較する比較回路が必要にな
る。
検出を行うための比較回路のハードウェア物量が増大す
るという問題がある。例えば、第４図、第５図に示した
ように１〜13ビットの実アドレスでは、読出しオペラン
ド実アドレス31ビットと書込みオペランド実アドレス31
ビットとを互いにビット比較する比較回路が必要にな
る。
本発明の目的は、読出し／書込み用の各バッファアドレ
スアレイとバッファ記憶とを有するバッファ記憶制御装
置において、バッファ記憶のOSC検出を行う比較回路の
ハードウェアの物量を低減することにある。
スアレイとバッファ記憶とを有するバッファ記憶制御装
置において、バッファ記憶のOSC検出を行う比較回路の
ハードウェアの物量を低減することにある。
上記目的を達成するために、本発明は、読出し用バッフ
ァアドレスアレイにより出力されるカラムアドレス及び
ローアドレスと、書込み用バッファアドレスアレイによ
り出力されるカラムアドレス及びローアドレスとにもと
づいて、バッファ記憶のOSCを検出することを特徴とす
る。
ァアドレスアレイにより出力されるカラムアドレス及び
ローアドレスと、書込み用バッファアドレスアレイによ
り出力されるカラムアドレス及びローアドレスとにもと
づいて、バッファ記憶のOSCを検出することを特徴とす
る。
読出し用バッファアドレスアレイから出力されるカラム
アドレス及びローアドレスの対と、書込み用バッファア
ドレスアレイから出力されるカラムアドレス及びローア
ドレスの対とが一致する場合、両者はバッファ記憶上で
同一ブロックを示す。従って、バッファ記憶のアクセス
順序の保証は、読出し用及び書込み用のバッファアドレ
スアレイから出力されるカラムアドレス及びローアドレ
スにもとづくOSC検出で行うことができる。このカラム
アドレス及びローアドレスの合計ビット数が一般に実ア
ドレスのビット数以下であり、実アドレス全体によるOS
C検出に比べ、バッファ記憶のOSC検出を行う比較回路の
ハードウェアの物量が低減する。
アドレス及びローアドレスの対と、書込み用バッファア
ドレスアレイから出力されるカラムアドレス及びローア
ドレスの対とが一致する場合、両者はバッファ記憶上で
同一ブロックを示す。従って、バッファ記憶のアクセス
順序の保証は、読出し用及び書込み用のバッファアドレ
スアレイから出力されるカラムアドレス及びローアドレ
スにもとづくOSC検出で行うことができる。このカラム
アドレス及びローアドレスの合計ビット数が一般に実ア
ドレスのビット数以下であり、実アドレス全体によるOS
C検出に比べ、バッファ記憶のOSC検出を行う比較回路の
ハードウェアの物量が低減する。
以下、本発明の一実施例について図面により説明する。
第１図は本発明の一実施例のブロック図で、アドレス変
換バッファ及びバッファアドレスアレイが読出し用と書
込み用の２系統存在する。第１図中、10は読出し用仮想
アドレスレジスタ、12は読出し用アドレス変換バッフ
ァ、14は読出し用バッファアドレスアレイである。又、
20は書込み用仮想アドレスレジスタ、22は書込み用アド
レス変換バッファ、24は書込み用バッファアドレスアレ
イである。読出し用バッファアドレスアレイ14の具体的
構成例は、第４図に示した通りであり、書込み用バッフ
ァアドレスアレイ24も同様である。30はOSC検出部で、
その詳細構成を第２図に示す。
換バッファ及びバッファアドレスアレイが読出し用と書
込み用の２系統存在する。第１図中、10は読出し用仮想
アドレスレジスタ、12は読出し用アドレス変換バッフ
ァ、14は読出し用バッファアドレスアレイである。又、
20は書込み用仮想アドレスレジスタ、22は書込み用アド
レス変換バッファ、24は書込み用バッファアドレスアレ
イである。読出し用バッファアドレスアレイ14の具体的
構成例は、第４図に示した通りであり、書込み用バッフ
ァアドレスアレイ24も同様である。30はOSC検出部で、
その詳細構成を第２図に示す。
まず、第１図について説明する。なお、仮想アドレス、
実アドレス、カラムアドレス、ローアドレスのビット構
成は第５図に示す通りとする。
実アドレス、カラムアドレス、ローアドレスのビット構
成は第５図に示す通りとする。
読出し用仮想アドレスレジスタ10は、バッファ記憶読出
し用のアドレスレジスタであり、読出し用仮想アドレス
セン11を通してメモリの読出し仮想アドレスがセットさ
れる。ここでは、仮想アドレスは第５図（ａ）に示すよ
うに31ビットである。このアドレスレジスタ10の仮想ア
ドレスは、読出し用アドレス変換バッファ12に入力さ
れ、実アドレス線13上に実アドレスが出力される。実ア
ドレスも、第５図（ｂ）に示すように31ビットである。
仮想アドレスが、読出し用アドレス変換バッファ12に登
録されていない時は、既知の手段により、アドレス変換
を実行し、読出し用アドレス変換バッファ12に登録を行
う。読出し用バッファアドレスアレイ14は、第４図で説
明したように、実アドレス線13上の実アドレスを入力し
て、該当実アドレスが自読出し用バッファアドレスアレ
イ14に登録されている場合、ヒット検出線15を“1"とす
ると同時に、カラム線16にカラムアドレス、ロー線17に
ローアドレスを出力する。ここでは、カラムアドレスは
第５図（ｃ）に示すように、ブロック内アドレスを含め
14ビットであり、ローアドレスは第５図（ｄ）に示すよ
うに、２ビット（４ローのエンコード）である。なお、
該当実アドレスが登録されていない場合、ヒット検出線
15は“0"である。
し用のアドレスレジスタであり、読出し用仮想アドレス
セン11を通してメモリの読出し仮想アドレスがセットさ
れる。ここでは、仮想アドレスは第５図（ａ）に示すよ
うに31ビットである。このアドレスレジスタ10の仮想ア
ドレスは、読出し用アドレス変換バッファ12に入力さ
れ、実アドレス線13上に実アドレスが出力される。実ア
ドレスも、第５図（ｂ）に示すように31ビットである。
仮想アドレスが、読出し用アドレス変換バッファ12に登
録されていない時は、既知の手段により、アドレス変換
を実行し、読出し用アドレス変換バッファ12に登録を行
う。読出し用バッファアドレスアレイ14は、第４図で説
明したように、実アドレス線13上の実アドレスを入力し
て、該当実アドレスが自読出し用バッファアドレスアレ
イ14に登録されている場合、ヒット検出線15を“1"とす
ると同時に、カラム線16にカラムアドレス、ロー線17に
ローアドレスを出力する。ここでは、カラムアドレスは
第５図（ｃ）に示すように、ブロック内アドレスを含め
14ビットであり、ローアドレスは第５図（ｄ）に示すよ
うに、２ビット（４ローのエンコード）である。なお、
該当実アドレスが登録されていない場合、ヒット検出線
15は“0"である。
読出しオペランドレングス線18は、読出しオペランドの
レングス（バイト数）を与える。また、読出し要求線19
は、バッファ記憶に対する読出し要求が存在する場合は
“1"、存在しない場合は“0"となる。
レングス（バイト数）を与える。また、読出し要求線19
は、バッファ記憶に対する読出し要求が存在する場合は
“1"、存在しない場合は“0"となる。
一方、書込み用仮想アドレスレジスタ20は、バッファ記
憶書込み用のアドレスレジスタであり、書込み用仮想ア
ドレス線21を通してメモリの書込み仮想アドレス（31ビ
ット）がセットされる。この仮想アドレスは、書込み用
アドレス変換バッファ22に入力され、実アドレス線23上
に実アドレス（31ビット）が出力される。書込み用バッ
ファアドレスアレイ24は、実アドレス線23上の実アドレ
スを入力して、該当実アドレスが自書込み用バッファア
ドレスアレイ24に登録されている場合、ヒット検出線25
を“1"にすると同時に、カラム線26にカラムアドレス
（14ビット）、ロー線27にローアドレス（２ビット）を
出力する。書込みオペランドレングス線28は書込みオペ
ランドのレングス（バイト数）を与え、書込み要求線29
は、バッファ記憶に対する書込み要求が存在する場合は
“1"、存在しない場合は“0"となる。
憶書込み用のアドレスレジスタであり、書込み用仮想ア
ドレス線21を通してメモリの書込み仮想アドレス（31ビ
ット）がセットされる。この仮想アドレスは、書込み用
アドレス変換バッファ22に入力され、実アドレス線23上
に実アドレス（31ビット）が出力される。書込み用バッ
ファアドレスアレイ24は、実アドレス線23上の実アドレ
スを入力して、該当実アドレスが自書込み用バッファア
ドレスアレイ24に登録されている場合、ヒット検出線25
を“1"にすると同時に、カラム線26にカラムアドレス
（14ビット）、ロー線27にローアドレス（２ビット）を
出力する。書込みオペランドレングス線28は書込みオペ
ランドのレングス（バイト数）を与え、書込み要求線29
は、バッファ記憶に対する書込み要求が存在する場合は
“1"、存在しない場合は“0"となる。
OSC検出部30には、上記読出し系の各線15〜19及び書込
み系の各線25〜29の内容が入力される。
み系の各線25〜29の内容が入力される。
次に、OSC検出部30について、第２図を用いて説明す
る。比較回路32は、ロー線17,27上の読出し及び書込み
のローアドレス（バッファ記憶ロー）の一致を判定し、
比較結果出力線35の判定の結果を出力する。比較回路33
は、カラム線16,26の読出し及び書込みのカラムアドレ
ス（バッファ記憶カラム）と線18,28上の読出し及び書
込みのオペランドレングスにより、読出し及び書込みオ
ペランドの重なりを判定し、比較結果出力線36に判定の
結果を出力する。これら比較結果出力線35,36の結果は
線15,25、線19,29の値と共にAND回路34の入力となる。
すなわち、読出し要求線19、書込み要求線29、読出しの
ヒット検出線15、書込みのヒット検出線25、比較結果出
力線35,36がすべて“1"である時、AND回路34の出力であ
るOSC検出線31は“1"になる。
る。比較回路32は、ロー線17,27上の読出し及び書込み
のローアドレス（バッファ記憶ロー）の一致を判定し、
比較結果出力線35の判定の結果を出力する。比較回路33
は、カラム線16,26の読出し及び書込みのカラムアドレ
ス（バッファ記憶カラム）と線18,28上の読出し及び書
込みのオペランドレングスにより、読出し及び書込みオ
ペランドの重なりを判定し、比較結果出力線36に判定の
結果を出力する。これら比較結果出力線35,36の結果は
線15,25、線19,29の値と共にAND回路34の入力となる。
すなわち、読出し要求線19、書込み要求線29、読出しの
ヒット検出線15、書込みのヒット検出線25、比較結果出
力線35,36がすべて“1"である時、AND回路34の出力であ
るOSC検出線31は“1"になる。
ここで、第４図に示すように、バッファアドレスアレイ
すなわちバッファ記憶が256カラム、４ローの場合、第
５図（ｃ），（ｄ）からOSC検出に用いるカラムアドレ
スとローアドレスの合計ビット数は16ビットであり、比
較回路32,33のハードウェアの物量は、第５図（ｂ）の
実アドレスを用いる場合に比べ約1/2ですむ。
すなわちバッファ記憶が256カラム、４ローの場合、第
５図（ｃ），（ｄ）からOSC検出に用いるカラムアドレ
スとローアドレスの合計ビット数は16ビットであり、比
較回路32,33のハードウェアの物量は、第５図（ｂ）の
実アドレスを用いる場合に比べ約1/2ですむ。
なお、オペランドの読出し時、該当実アドレスが読出し
用バッファアドレスアレイ14に登録されていない場合
（ヒット検出線15が“0"）、ブロック転送データのOSC
を検出する必要があるが、このOSC検出は主記憶を対象
とするもので、これは従来から主記憶用の別のOSC検出
論理でサポートされていることは云うまでもない。
用バッファアドレスアレイ14に登録されていない場合
（ヒット検出線15が“0"）、ブロック転送データのOSC
を検出する必要があるが、このOSC検出は主記憶を対象
とするもので、これは従来から主記憶用の別のOSC検出
論理でサポートされていることは云うまでもない。
以上の説明から明らかな如く、本発明によれば、バッフ
ァ記憶のOSC検出において、読出しと書込みの実アドレ
ス自体を比較する場合に比べ、OSC検出のため比較回路
のハードウェア物量を低減することができる。
ァ記憶のOSC検出において、読出しと書込みの実アドレ
ス自体を比較する場合に比べ、OSC検出のため比較回路
のハードウェア物量を低減することができる。
第１図は本発明の一実施例のブロック図、第２図は第１
図におけるOSC検出部の詳細ブロック図、第３図はバッ
ファ記憶制御装置の一般的構成のブロック図、第４図は
バッファアドレスアレスの具体的のブロック図、第５図
は仮想アドレス、実アドレスカラムアドレス、ローアド
レスのビット構成の具体例を示す図である。 10……読出し用仮想アドレスレジスタ、 12……読出し用アドレス変換バッファ、 14……読出し用バッファアドレスアレイ、 16……読出し用カラム線、17……読出し用ロー線 20……書込み用仮想アドレスレジスタ、 22……書込み用アドレス変換バッファ、 24……書込み用バッファアドレスアレイ、 26……書込み用カラム線、27……書込み用ロー線、 30……OSC検出部、31……OSC検出線。
図におけるOSC検出部の詳細ブロック図、第３図はバッ
ファ記憶制御装置の一般的構成のブロック図、第４図は
バッファアドレスアレスの具体的のブロック図、第５図
は仮想アドレス、実アドレスカラムアドレス、ローアド
レスのビット構成の具体例を示す図である。 10……読出し用仮想アドレスレジスタ、 12……読出し用アドレス変換バッファ、 14……読出し用バッファアドレスアレイ、 16……読出し用カラム線、17……読出し用ロー線 20……書込み用仮想アドレスレジスタ、 22……書込み用アドレス変換バッファ、 24……書込み用バッファアドレスアレイ、 26……書込み用カラム線、27……書込み用ロー線、 30……OSC検出部、31……OSC検出線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡部 康雄 神奈川県秦野市堀山下１番地 株式会社日 立製作所神奈川工場内 (72)発明者 佐藤 由香 神奈川県秦野市堀山下１番地 日立コンピ ユータエンジニアリング株式会社内
Claims (1)
- 【請求項１】主記憶上のデータの一部を格納する複数カ
ラム、複数ローの複数ブロックからなるバッファ記憶
と、 前記バッファ記憶と一対一に対応する複数カラム、複数
ローの複数エントリからなり、前記バッファ記憶に格納
されているデータの前記主記憶の実アドレスを登録し、
命令の読出しオペランド実アドレスを入力として、該実
アドレスが登録されている該当エントリに対応するカラ
ムアドレスとローアドレスを出力する読出し用バッファ
アドレスアレイと、 前記バッファ記憶と一対一に対応する複数カラム、複数
ローの複数エントリからなり、前記バッファ記憶に格納
されているデータの前記主記憶の実アドレスを登録し、
命令の書込みオペランド実アドレスを入力として、該実
アドレスが登録されている該当エントリに対応するカラ
ムアドレスとローアドレスを出力する書込み用バッファ
アドレスアレイと、 を有し、前記読出し用バッファアドレスアレイあるいは
前記書込み用バッファアドレスアレイから出される前記
カラムアドレスとローアドレスに対応する前記バッファ
記憶上の該当ブロックのデータの読出しあるいは書込み
を行うバッファ記憶制御装置において、 前記読出し用バッファアドレスアレイから出力される前
記カラムアドレスとローアドレスの対と前記書込み用バ
ッファアドレスアレイから出力される前記カラムアドレ
スとローアドレスの対の一致性を比較する手段を設け、
読出し命令によって前記バッファ記憶から読み出される
データが先行する書込み命令によって変更されるか否か
検出することを特徴とするバッファ記憶制御装置のOSC
検出方式。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237164A JPH0774994B2 (ja) | 1988-09-21 | 1988-09-21 | バッファ記憶制御装置のｏｓｃ検出方式 |
| US07/409,346 US5099416A (en) | 1988-09-21 | 1989-09-19 | An operand storage compare (osc) detecting device using column and row signals in a buffer storage |
| DE3931389A DE3931389C2 (de) | 1988-09-21 | 1989-09-20 | Vorrichtung zur Erfassung der Koinzidenz von in einer Pufferspeichersteuerung abgespeicherten Operanden |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237164A JPH0774994B2 (ja) | 1988-09-21 | 1988-09-21 | バッファ記憶制御装置のｏｓｃ検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0283736A JPH0283736A (ja) | 1990-03-23 |
| JPH0774994B2 true JPH0774994B2 (ja) | 1995-08-09 |
Family
ID=17011330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63237164A Expired - Lifetime JPH0774994B2 (ja) | 1988-09-21 | 1988-09-21 | バッファ記憶制御装置のｏｓｃ検出方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5099416A (ja) |
| JP (1) | JPH0774994B2 (ja) |
| DE (1) | DE3931389C2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH035851A (ja) * | 1989-06-01 | 1991-01-11 | Fujitsu Ltd | バッファ記憶装置 |
| US5278960A (en) * | 1989-08-16 | 1994-01-11 | Nec Corporation | Information processing apparatus having detecting means for operand overlaps |
| US5333276A (en) * | 1991-12-27 | 1994-07-26 | Intel Corporation | Method and apparatus for priority selection of commands |
| US9710281B2 (en) | 2015-07-30 | 2017-07-18 | International Business Machines Corporation | Register comparison for operand store compare (OSC) prediction |
| US9606805B1 (en) * | 2015-10-19 | 2017-03-28 | International Business Machines Corporation | Accuracy of operand store compare prediction using confidence counter |
| US11113055B2 (en) | 2019-03-19 | 2021-09-07 | International Business Machines Corporation | Store instruction to store instruction dependency |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4200927A (en) * | 1978-01-03 | 1980-04-29 | International Business Machines Corporation | Multi-instruction stream branch processing mechanism |
| JPS57200982A (en) * | 1981-06-03 | 1982-12-09 | Hitachi Ltd | Storage control system |
| JPS5948879A (ja) * | 1982-09-10 | 1984-03-21 | Hitachi Ltd | 記憶制御方式 |
| JPS59231652A (ja) * | 1983-06-13 | 1984-12-26 | Hitachi Ltd | メモリアクセス・オ−バラツプ検出方式 |
| JPS6015746A (ja) * | 1983-07-08 | 1985-01-26 | Hitachi Ltd | デ−タ処理装置 |
| US4803621A (en) * | 1986-07-24 | 1989-02-07 | Sun Microsystems, Inc. | Memory access system |
| US4991090A (en) * | 1987-05-18 | 1991-02-05 | International Business Machines Corporation | Posting out-of-sequence fetches |
| US4894770A (en) * | 1987-06-01 | 1990-01-16 | Massachusetts Institute Of Technology | Set associative memory |
| DE3887517T2 (de) * | 1988-09-29 | 1994-05-11 | Toshiba Kawasaki Kk | Steuergerät des die Tiefeninformation enthaltenden Buffers. |
-
1988
- 1988-09-21 JP JP63237164A patent/JPH0774994B2/ja not_active Expired - Lifetime
-
1989
- 1989-09-19 US US07/409,346 patent/US5099416A/en not_active Expired - Lifetime
- 1989-09-20 DE DE3931389A patent/DE3931389C2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0283736A (ja) | 1990-03-23 |
| DE3931389A1 (de) | 1990-03-22 |
| US5099416A (en) | 1992-03-24 |
| DE3931389C2 (de) | 1994-07-07 |
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