DE3931389C2 - Vorrichtung zur Erfassung der Koinzidenz von in einer Pufferspeichersteuerung abgespeicherten Operanden - Google Patents

Description

Die Erfindung betrifft eine Vorrichtung zur Erfassung der Koinzidenz von in einer Pufferspeichersteuerung ab­ gespeicherten Operanden gemäß dem Oberbegriff des Anspruchs 1.

Eine derartige Vorrichtung ist aus der US 4 670 836 bekannt.

In einer nach Art einer Pipeline arbeitenden Informations­ verarbeitungsvorrichtung muß dann, wenn Operandendaten eines bestimmten Befehls in einer ein Pufferspeicheradressen­ feld und einen Pufferspeicher aufweisenden Pufferspeicher­ steuervorrichtung ausgelesen werden, erfaßt werden, ob die auszulesenden Operandendaten durch einen vorangehen­ den Befehl neu einzuschreiben sind oder nicht.

Eine pipelineartige Informationsverarbeitungsvorrichtung gestattet eine Steigerung der Befehlsverarbeitungskapa­ zität, indem sie Operandendaten nachfolgender Befehle, ohne auf das Ende der Ausführungen eines bestimmten voran­ gehenden Befehls zu warten, ausliest. Jedoch muß in einer solchen Informationsverarbeitungsvorrichtung, wenn Operan­ dendaten durch die Ausführung eines bestimmten Befehls aus­ gelesen werden, erfaßt werden, ob die ausgelesenen Operan­ dendaten durch den vorangehenden Befehl, dessen Ausfüh­ rung noch nicht beendet ist, neu in einen Speicher einge­ schrieben sind. Diese Erfassung wird nachfolgend abgekürzt OSC genannt (engl.: Operand Store Compare). Die OSC kann durch Vergleich der ersten Adresse und der letzten Adresse der einzuschreibenden Operandendaten des vorangehenden Be­ fehls erfolgen, wobei das Einschreiben jeweils mit der ersten und der letzten Adresse der ausgelesenen Operanden­ daten des nachfolgenden Befehls bewirkt wird.

Nachfolgend wird in einer einen virtuellen Speicher verwen­ denden Informationsverarbeitungsvorrichtung eine Architektur zugrundegelegt, bei der eine reale Adresse mehreren virtuel­ len Adressen entspricht, und die OSC wird im realen Adreß­ raum durchgeführt.

Bislang wurde die OSC in einer Informationsverarbeitungsvor­ richtung dieser Architektur mit solchen Adreßbits durchge­ führt, die im Falle der Umsetzung der virtuellen Adresse in die reale Adresse von allen Adreßbits der virtuellen Adresse nicht umgesetzt werden. Beispielsweise sind die virtuelle Adresse und die entsprechende reale Adresse identisch in den Bits 20 bis 31 und unterscheiden sich im allgemeinen in den Bits 1 bis 19 unter der Annahme, daß eine virtuelle Adresse 31 Bitstellen umfaßt, im Falle, wo die niederwertigen 12 Bitstellen (Bits 20 bis 31) Adressenbits sind, die der Adressenumsetzung nicht unterworfen werden und die höherwer­ tigen 19 Bitstellen (Bits 1 bis 19) der Adressenumsetzung unterworfen sind. In diesem Falle wurde bislang die OSC-Er­ fassung, wenn die Adresse der ausgelesenen Operandendaten mit den Adressen der einzuschreibenden Operandendaten ver­ glichen wird, über die Bits 20 bis 31 in den zwei virtuellen Adressen, die miteinander zu vergleichen sind, durchgeführt.

Eine solche dem Stand der Technik entsprechende OSC-Erfas­ sung ist aus der JP-A-57-200982 bekannt.

Da jedoch durch diese bekannte Methode für die OSC-Erfassung ein Teil der virtuellen Adressen verglichen wird, werden, obwohl die Erfassungsgeschwindigkeit erhöht ist, überflüssi­ ge OSC-Ereignisse erfaßt. Das heißt, daß eine OSC-Erfas­ sungsvorrichtung unbrauchbare Erfassungsausgangssignale zu­ sätzlich zu richtigen OSC-Erfassungsausgangssignalen abgibt. Bei der Erfassung eines OSC-Ereignisses muß das Speicheraus­ lesen des nachfolgenden Auslesebefehls auf die Ausführung des vorangehenden Schreibbefehls und, bis dessen Daten in den Speicher eingeschrieben sind, warten. Im Falle überflüs­ siger OSC-Erfassungen muß der nachfolgende Befehl unnötig warten. Dieses verringert die Informationsverarbeitungslei­ stung.

Um die Verzögerung des durch den nachfolgenden Befehl be­ wirkten Operandendatenauslesevorgangs bei der Erfassung des OSC-Ereignisses zu vermeiden, schlägt die aus der JP-A-57-200982 bekannte Methode vor, die ausgelesenen Daten dadurch zu gewinnen, daß der Teil, der durch das Ein­ schreiben der vom Speicher gelesenen Daten geändert wird, durch die Schreibdaten ersetzt wird. Dies führt jedoch zu einer Fehloperation aufgrund einer überflüssigen OSC-Erfas­ sung.

Obwohl sich die überflüssige OSC-Erfassung durch Vergleich sämtlicher Bits der realen Adresse nach der Adressenum­ setzung vermeiden läßt, vergrößert dies den Hardwareaufwand der Vergleichsschaltung. Beim Vergleich der virtuellen Adresse, wenn diese aus 31 Bits besteht, genügt es, wenn der OSC-Vergleich gemäß der oben beschriebenen bekannten Methode durchgeführt wird, 12 Bits von 20 bis 30 Bits in der vir­ tuellen Adresse zu vergleichen. Dagegen müssen beim Ver­ gleich der realen Adresse nach der Adressenumsetzung alle 31 Bits der Bitstellen 1 bis 31, die die reale Adresse bilden, verglichen werden. Deshalb erhöht sich der die Vergleichs­ schaltung bildende Hardwareaufwand etwa um den Faktor 2,5 im Vergleich mit dem bekannten Verfahren notwendigen Hardwareaufwand.

Durch die US 46 70 836 ist eine Vergleichseinrichtung bekanntgeworden, die zunächst nur einen vorbestimmten Abschnitt von Schreib/Leseadressen von Operanden miteinan­ der vergleicht. Mit Hilfe eines Markierungsregisters und einer vorbestimmten Bitstelle eines Leseregisters wird ermittelt, ob die Schreib/Leseadressen im gleichen Byte­ bereich liegen und ob gegebenenfalls eine Überschreitung einer Bytegrenze vorliegt, wozu weitere Bauteile und ein Detektor eingesetzt werden.

Im Gegensatz zur vorliegenden Erfindung werden daher nur vorbestimmte Bits der Adressen zur Prüfung der Koinzidenz herangezogen.

Im US-Buch "The Handbook of Computers and Computing", A. H. Seidman, Ivan Flores, Van Nostrand Reinhold Company Inc., 1984, S. 222-224, ist beschrieben, daß die realen Adressen, die an einen Speicher angelegt werden, insbeson­ dere bei der üblichen Verwendung von dynamischen RAM-Bau­ steinen, in Zeilen- und Spaltenadressen und gegebenenfalls in Gruppenauswahlsignale aufgeteilt werden müssen, mit denen dann die Speicherbausteine tatsächlich adressiert werden.

Es ist deshalb die Aufgabe der vorliegenden Erfindung eine Vorrichtung zur Erfassung der Koinzidenz von in einem Pufferspeicher abgespeicherten Operanden auszugeben, die mit geringem Aufwand an Hardware schnell und zuverlässig die Koinzidenz ermittelt.

Gelöst wird diese Aufgabe durch die im Patentanspruch angegebenen Merkmale.

Zweckmäßige Ausgestaltungen und Weiterbildungen der Erfin­ dung sind in den Unteransprüchen angegeben.

Ein OSC-Erfassungsausgangssignal wird erzeugt aufgrund eines Paars eines Spalten- und eines Zeilensignals, die einem Pufferspeicher zugeführt werden und das durch Um­ setzen der realen Leseadresse der ausgelesenen Operanden­ daten durch das Pufferspeicher-Leseadressierarray erzeugt werden, sowie aufgrund eines Paars eines Spalten- und eines Zeilensignals, die dem Pufferspeicher zugeführt werden und das durch Umsetzen der realen Schreibadresse der Operandeneinschreibdaten durch das Pufferspeicher- Schreibadressierarray erzeugt wurde.

Die Spalten und die Zeilen der realen Adresse und des Pufferspeichers haben eine Eins-zu-Eins-Entsprechung. Folg­ lich ist die Zugriffsfolge zum Pufferspeicher durch die auf­ grund des Spalten- und des Zeilensignals, die dem Puffer­ speicher zugeführt werden, durchgeführte OSC-Erfassung sichergestellt. Hier stimmt der Inhalt des Pufferspeicher- Leseadressierarrays mit dem des Pufferspeicher-Schreibadres­ sierarrays überein.

Außerdem ist die Summe der Bitzahl der Spaltenadresse und der Bitzahl der Zeilenadresse des Pufferspeichers im allge­ meinen kleiner als die Bitzahl der realen Adresse, und des­ halb verringert sich der Hardwareumfang der Vergleichsschal­ tung verglichen mit dem, den eine OSC-Erfassung über sämtliche Bits der realen Adresse benötigen würde.

Die Erfindung wird im folgenden anhand von Ausführungsbei­ spielen unter Bezugnahme auf die Zeichnung näher beschrie­ ben. Die Zeichnungsfiguren zeigen:

Fig. 1 ein Blockschaltbild, das die gegenseitige Beziehung des Pufferspeicher-Leseadressierarrays, des Puffer­ speicher-Schreibadressierarrays und des Pufferspei­ chers in einer Pufferspeichersteuervorrichtung, in der die vorliegende Erfindung eingesetzt ist, ver­ anschaulicht;

Fig. 2 ein Blockschaltbild einer Ausführungsform der vor­ liegenden Erfindung;

Fig. 3 ein detailliertes Blockschaltbild des in Fig. 2 gezeigten OSC-Erfassungsabschnitts; und die

Fig. 4A bis 4D schematisch die Beziehung zwischen virtueller Adresse, realer Adresse, Spaltenadresse und Zeilen­ adresse des Pufferspeichers.

Das ein Ausführungsbeispiel der vorliegenden Erfindung ver­ anschaulichende Blockdiagramm von Fig. 2 stellt einen zwei­ kanaligen Adressenumsetzpuffer und Pufferspeicheradressier­ arrays jeweils zum Auslesen und zum Einschreiben dar. Mit 10 ist ein Register für virtuelle Leseadressen, mit 12 ein Leseadressenumsetzpuffer, mit 14 ein Pufferspeicher-Lese­ adressierarray, mit 20 ein Register für virtuelle Schreib­ adressen, mit 22 ein Schreibadressenumsetzpuffer und mit 24 ein Pufferspeicher-Schreibadressierarray bezeichnet. Die Be­ schreibung dieser Komponenten ist weggelassen, da ihr Aufbau an sich bekannt ist.

Fig. 1 zeigt die Beziehung zwischen dem Pufferspeicher-Lese­ adressierarray 14, dem Pufferspeicher-Schreibadressierarray 24 und einem Pufferspeicher 40. Die Spalte und Zeile 38 vom Pufferspeicher-Leseadressierarray 14 und die Spalte und Zeile 39 vom Pufferspeicher-Schreibadressierarray 24 werden von einem Wähler 41 gewählt. Gewählte Spalten und Zeilen 42 werden in den Pufferspeicher 40 eingegeben.

Mit der Ziffer 30 ist in Fig. 2 ein OSC-Erfassungsabschnitt bezeichnet, dessen Aufbau im einzelnen Fig. 3 darstellt. Die Formate für die virtuelle Adresse, die reale Adresse und die Spalten- und Zeilenadresse zum Pufferspeicher 40 sind in den Fig. 4A bis 4D dargestellt.

Zunächst wird Fig. 2 erläutert. Das Register 10 für virtuel­ le Leseadressen dient als virtuelles Adressenregister zum Auslesen des Pufferspeichers, und die virtuelle Speicheraus­ leseadresse wird durch eine Adressenleitung 11 für virtuelle Leseadressen gesetzt. Eine virtuelle Adresse besteht aus 31 Bits, wie in Fig. 4A gezeigt. Die virtuelle Adresse aus dem Register 10 wird dem Leseadressenumsetzpuffer 12 eingegeben, der seinerseits die reale Adresse über eine Adressenleitung 13 ausgibt. Eine reale Adresse besteht aus 31 Bits, wie Fig. 4B darstellt. Wenn die virtuelle Adresse nicht in dem Lese­ adressenumsetzpuffer 12 steht, wird die Adressenumsetzung durch an sich bekannte Mittel durchgeführt und die Adresse in den Leseadressenumsetzpuffer 12 gespeichert.

Das Pufferspeicher-Leseadressierarray 14 setzt die auf der Leitung 13 ankommende, 31 Bits umfassende reale Adresse in ein 14 Bit umfassendes Spaltensignal und ein 2 Bit umfassen­ des Zeilensignal zum Pufferspeicher um. Dieses Spalten- und Zeilensignal werden durch eine Spaltenleitung 15 und eine Zeilenleitung 16 ausgegeben. Gleichzeitig wird im Falle wo die reale Adresse im Pufferspeicher-Leseadressierarray 14 registriert ist (d. h. in einem Fall, wo ein Treffer erzielt wird) eine Pufferspeicher-Adressierarrayregistrierleitung 17 auf "1" gesetzt. Umgekehrt wird, wenn die reale Adresse nicht registriert ist, die Leitung 17 auf "0" gesetzt. Ein Pufferspeicher umfaßt 14 Spalten und 4 Zeilen. Die 4 Zeilen des Pufferspeichers 40 sind in 2 Bits kodiert. Eine Auslese­ anforderungsleitung 19 hat den Zustand "1", wenn eine Aus­ leseanforderung zum Pufferspeicher vorhanden ist und "0", wenn keine solche Anforderung vorhanden ist.

Auf der anderen Seite ist das Register 20 für virtuelle Schreibadressen ein Adressenregister zum Einschreiben in den Pufferspeicher, und die virtuelle Speicherschreibadresse wird über eine Adressenleitung 21 in das Register 20 gesetzt. Diese virtuelle Adresse wird einem Schreibadressen­ umsetzpuffer 22 eingegeben, der die reale Adresse über eine Adressenleitung 23 ausgibt. Das Pufferspeicher-Schreibadres­ sierarray 24 setzt die reale Adresse auf der Adressenleitung 23 in ein Spalten- und Zeilensignal zum Pufferspeicher 40 um und gibt diese über eine Spaltenleitung 25 und eine Zeilen­ leitung 26 aus. Gleichzeitig wird in einem Fall, wo die reale Adresse im Pufferspeicher-Schreibadressierarray 24 steht, die Pufferspeicheradressierregisterleitung 27 auf "1" und wenn die reale Adresse nicht registriert ist, auf "0" gesetzt. Eine Einschreibanforderungsleitung 29 hat den Zu­ stand "1", wenn eine Einschreibanforderung zum Pufferspei­ cher vorhanden ist und "0", wenn keine solche Anforderung vorliegt.

Eine Datenlängenleitung 18 für Leseoperanden und eine Daten­ längenleitung 28 für Schreiboperanden geben jeweils die Länge der ausgelesenen und eingeschriebenen Operandendaten (Bitzahlen) an.

Nun wird der OSC-Erfassungsabschnitt 30 anhand der Fig. 9 näher erläutert. Eine Vergleichsschaltung 32 erfaßt die Übereinstimmung von jeweils über die Leitungen 16 und 26 an­ kommenden Auslese- und Einschreibzeilensignalen und gibt ein Signal entsprechend dem Erfassungsergebnis über eine Ver­ gleichsergebnisausgangssignalleitung 35 aus. Eine Ver­ gleichsschaltung 33 beurteilt die Superposition der Auslese- und Einschreiboperandendaten durch Vergleich der jeweils auf den Leitungen 17 und 27 ankommenden Auslese- und Einschreib­ spaltensignalen zum Pufferspeicher 40 sowie der Auslese- und Einschreiboperandendatenlängen, die jeweils auf den Leitun­ gen 18 und 28 ankommen, und gibt das Erfassungsergebnis über eine Vergleichsergebnisausgangssignalleitung 36 aus. Wenn sowohl die Ausleseanforderung als auch die Einschreibanfor­ derung vorliegen und beide im Pufferspeicher stehen, sind die Vergleichsergebnisse auf den Ergebnisausgangsleitungen 35 und 36 gültig. Das heißt, wenn sowohl die Ausleseanfor­ derungsleitung 49, die Einschreibanforderungsleitung 29, die Registerleitung 15 vom Pufferspeicher-Leseadressierarray, die Registerleitung 25 vom Pufferspeicher-Schreibadressier­ array und die Vergleichsergebnisausgangsleitungen 35 und 36 logischen Zustand "1" annehmen, nimmt auch die OSC-Erfas­ sungsleitung 31, die das Ausgangssignal einer UND-Schaltung 34 leitet, den logischen Zustand "1" an.

Wenn, wie die Fig. 4C und 4D angeben, der Pufferspeicher aus 14 Spalten und 4 Zeilen besteht, ist die zur OSC-Erfassung dienende Bitzahl 16, und der Hardwareumfang der Vergleichs­ schaltungen 32 und 33 beträgt etwa die Hälfte desjenigen, der für den Vergleich der realen Adresse über 31 Bits notwendig wäre.

Die obige Beschreibung verdeutlicht, daß durch die Erfindung die Erfassung des OSC-Ereignisses des Pufferspeichers ohne Fehlerfassung möglich ist. Dies ist mit reduziertem Hard­ wareumfang der Vergleichsschaltung im Vergleich mit dem für die OSC-Erfassung durch Vergleich der realen Adresse benötigten Hardwareaufwand ermöglicht.

Claims (3)

1. Vorrichtung zur Erfassung der Koinzidenz von in einer Pufferspeichersteuerung abgespeicherten Operanden, die durch die virtuellen Adreßangaben eines Schreibbe­ fehls und eines nachfolgenden Lesebefehls in einem Datenverarbeitungsprozessor adressiert werden, wobei die Operanden im Pufferspeicher durch reale Zeilen­ adressen und Spaltenadressen ausgewählt werden, die in einer Pufferspeichersteuerung erzeugt werden, dadurch gekennzeichnet,
daß die Pufferspeichersteuerung ein Pufferspeicher- Leseadressierarray (14) enthält, dem die aus der vir­ tuellen Befehlsadresse eines nachfolgenden Lesebefehls gewonnene reale Leseadresse zugeführt wird, die von dem Leseadressierarray (14) in eine Spaltenadresse (15) und eine Zeilenadresse (16) geringerer Länge als die reale Leseadresse umgesetzt wird,
und ein Pufferspeicher-Schreibadressierarray (24), dem die aus der virtuellen Befehlsadresse eines Schreib­ befehls gewonnene reale Schreibadresse zugeführt wird, die von dem Schreibadressierarray (24) in eine Spalten­ adresse (25) und eine Zeilenadresse (26) geringerer Länge als die reale Schreibadresse umgesetzt wird,
und die Vorrichtung zur Erfassung der Koinzidenz (30) die beiden Spaltenadressen (15, 25) und die beiden Zeilenadressen (16, 26) vergleicht.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die in eine Spaltenadresse (15) und in eine Zeilen­ adresse (16) umgesetzte reale Leseadresse die Start­ adresse der Leseoperandendaten und die in eine Spalten­ adresse (25) und in eine Zeilenadresse (26) umgesetzte reale Schreibadresse die Startadresse der Schreiboperan­ dendaten darstellen.

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Vorrichtung zur Erfassung der Koinzidenz (30) aufweist:
eine erste Vergleichsschaltung (32) zum Vergleich eines ersten Zeilensignals mit einem zweiten Zeilensignal (26);
eine zweite Vergleichsschaltung (33), die ein erstes (15) und zweites Spaltensignal (25), ein die Länge der Leseoperandendaten angebendes Signal (18) und ein die Länge der Schreiboperanden­ daten darstellendes Signal empfängt und die Leseoperanden­ daten und die Schreiboperandendaten vergleicht, um zu erfassen, ob diese einander überlagert sind oder nicht; und
eine Logikschaltung (34), die mit der ersten und der zweiten Vergleichsschaltung verbunden ist, ein Auslese­ anforderungssignal (19) für die Leseoperandendaten und ein Einschreibanforderungssignal (29) für die Schreib­ operandendaten, Signale (17, 27), die angeben, ob die erste und die zweite reale Adresse ihre jeweiligen Adressierarrays treffen oder nicht und Vergleichsergebnis­ ausgangssignale (35, 36) von der ersten und zweiten Vergleichsschaltung (32, 33) empfängt und diese einer logischen Verknüpfung unterwirft, um das Erfassungssignal auszu­ geben.