JPS5948879A - 記憶制御方式 - Google Patents

記憶制御方式

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JPS5948879A
JPS5948879A JP57156634A JP15663482A JPS5948879A JP S5948879 A JPS5948879 A JP S5948879A JP 57156634 A JP57156634 A JP 57156634A JP 15663482 A JP15663482 A JP 15663482A JP S5948879 A JPS5948879 A JP S5948879A
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久保　完次
Kenichi Wada
健一 和田
Yoichi Shintani
洋一 新谷
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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    • G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
    • G06F12/0846—Cache with multiple tag or data arrays being simultaneously accessible
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はバッファ記憶装置をもつデータ処理装置におけ
る記憶制御方式に関する。
〔従来技術〕
バッファ記憶装置をもつデータ処理装置においてはバッ
ファ記憶装置として主記憶装置より小容量でかつ高速な
記憶装置とし、主記憶装置が保持する利用頻度の高い一
部のデータを格納し、バク７ア記憶装置上のデータを高
速に利用することができる。バク７ア・ディレクトリは
バッファ記憶装置が保持するデータのアドレスを保持し
、アクセスを要求するアドレスのデータがバッファ記憶
装置に存在するかを示す。また仮想アドレス方式をとる
データ処理装置は論理アドレスとそれに対する実アドレ
スとの変換対を保持するアドレス変換バノファヲ備えテ
ィる。論理アドレスによってアクセスが要求されると、
アドレス変換バッファによ−て実アドレスを求めると共
に、バッファ・ディレクトリをアクセスして要求するア
ドレスのデータがバク７ア記憶装置に存在するかを検索
し、存在すれば、バク７ア記′臆装置がアクセスされ、
データのフェッチあるいはストアが行なわれる。
一方、パイプライン方式を採用したデータ処理装置にお
いては、一つの命令の処理を複数のステップに分け、各
ステップを処理するための複数のステージを設け、各ス
テージが独立に動作できるようにし、これによって複数
の命令を同時に処理できるようにしている。
第１図はパイプラインの従来例を示すものであって横軸
はサイクルな表わす。工は命令７エツチ、Ａｉは命令フ
ェッチによるアドレス変換バッファとバッファ・ディレ
クトリのアクセス。
Ｌｉは命令フェッチによるバッファ記憶のアクセス、Ｄ
はデコード・サイクル、Ａはオペランド＠７エツチによ
るアドレス変換バッファとバッファ・ディレクトリのア
クセス、Ｌはオペランド・フェッチによるバク７ア記憶
のアクセス、Ｅは命令実行サイクル（ストア命令の場合
はストアのためのアドレス変換バッファとパン７アデイ
レクトリをアクセスする）、Ｐは実行結果の転送サイク
ル、Ｓはバッファ記憶へのストア（・サイクルをそれぞ
れ示している。第１図から判るように、１つの命令は９
個のステップを通ることによって処理される。ここでア
ドレス変換バクファ、バッファ・ディレクトリ及ヒハク
ファ記憶装置へのアクセスは１つの命令実行シー＋ンス
の中で命令フェッチ、オペランド・フェッチ及びストア
の３回が出される。これらのアクセスのぶつかり合いを
避けるために、アドレス変換バッファ、バッファ・ディ
レクトリ及びバク７ア記憶装置をそれぞれ独立にアクセ
ス可能な命令フェッチ用とオペランド−フェッチ用に分
割して構成する方式が考えられている。
この方式により命令フェッチとオペランド・７エツチに
よるアクセスのぶつか９合いは避けることはできる。し
かし、ストアと命令フェッチ及びストアとオペランド・
フェッチによるアクセスのぶつかり合いはこの方式では
避けることができない。
第１図において、命令１がストア命令、命令２〜１．０
がロード命令とすると、サイクル６の命令１のＥステー
ジでストアによるアドレス変換バッファとバッファ・デ
ィレクトリのアクセスが発生するので同じサイクルの命
令３のＡステージで発生するオペランド・フェッチ及び
命令６のんステージで発生する命令、フェッチによるア
ドレス変換バッファとバッファ・ディレクトリのアクセ
スと競合する。更にサイクル８では命令１のＳステージ
でストアによるバッファ記憶の書込みが発生するので同
じサイクルの命令ｔのＬステージで発生するオペランド
・フェッチと命令７のＬｉステージで発生する命令フェ
ッチによるバッファ記憶の読出しによる゛アクセスと競
合する。
従って、アドレス変換バッファ、バッファ・ディレクト
リ及びバッファ記憶を命令フェッチ用トオペランド・フ
ェッチ用に分割して構成したとしても、ストア命令のＥ
サイクルとロード命令のＡサイクル、Ａｉプサイルのぶ
つかり合いストア命令のＳサイクルとロード命令のＬサ
イクル、Ｌｉサイクルのぶつかり合いが生じ、ストア命
令に対するパイプラインの処理能力は教養されない。
〔発明の目的〕
本発明の目的はアクセスの競合を減少する記憶制御方式
を提供することにある。
〔発明の概要〕
本発明は、バッファ記憶装置に保持されたデータのアド
レスを保持する内容が同一の第１および第２のバッファ
・ディレクトリを備え、フェッチ要求によるアドレスに
よって第１のバッファ・ディレクトリとバッファ記憶装
置ヲアクセスし、ストア要求によるアドレスによって第
２のバッファ・ディレクトリとバッファ記憶装置をアク
セスすることを特徴とする。
〔発明の実施例〕
以下本発明を図面を参照して詳細に説明する。
第２図は本発明の一実施例を示す。なお図において、１
〜５１の数字はアドレスのピント位置を表わすものであ
り、１１０以上の数字が各構成部品に付された参照数字
である。
第２図において、命令フェッチ、あるいはオペランドフ
ェッチの７エツチのための論理アドレスは７エツチ用論
理アドレス・レジスタＦＬＡ　ＲＡｏに、またストアの
ための論理アドレスはストア用論理アドレス・レジスタ
５ＬＡＲｓｏにそれぞれセットされる。これら論理アド
レスは１〜３１と示されるように３１ビツトからなる。
ＦＬＡＲＡＯにセットされた論理アドレスはフェッチ用
アドレス変換バッファＦＴＬＢ４１、フェッチ用バクフ
ァＯディレクトリＦＢＡＡ１ｉａにそれらをアクセスす
るために与えられる。ＦＴＬＢｌ　ハ２０−テ２５６の
カラムを有し、その１つのカラムを選択するために、Ｆ
ＬＡＲＡｏのアドレスのピント１１−１９が与えられる
。各カラムには論理アドレスＬＡのピクト１−１０とそ
れに対応する実アドレスＰＡのビット１−１９でなる２
つのアドレス変換対が保持されており、アドレスのピク
ト１１−１９で選択された２つの変換対が読出される。
読出された２つの論理アドレスのビク）　１−１０は比
較器ａ２ａおよび４２ｂでＦＬ　Ａ　Ｒ１１０のビット
１−１０と比較される。セレクタ４３は比較器１１２ａ
、ａ２ｂで論理アドレスが一察した方に対応する実アド
レスを出力する。従ってセレクタ４３出力には、ＦＬＡ
Ｒ，ａｏの論理アドレスに対応する実アドレスが得られ
る。
ＦＢＡＡＪ、７１は４０−で６４のカラムを有し１その
１つのカラムを選択するためにＦＬＡＲａ。
のアドレスのビット２０−２５　カ与えられる。ＦＢＡ
Ａａ４は後述のバッファ記憶装置Ｂ５６１に保持された
データの実アドレスのピクト１−１９を保持する。ＦＬ
ＡＲａｏのアドレスのピント２〇−２５で選択されたカ
ラムの４つの実アドレスが読出される。これらは比較器
ｄ５ａ　−１１５ｄでセレクタｔ３からの実アドレスと
比較される。いずれか１つにおいて一致した場合、その
ローと同じバッファ記憶装置６１のローに要求するデー
タが存在することを示す。
Ｆ’ＬＡＲ１ｏのア）−し、Ｉｃ　４１　Ｆ　Ｔ　Ｌ　
Ｂ　４１　オよびＦＢＡＡａ４に与えられると同時にビ
ット２０−２８ハハクフア記憶アドレス・レジスタＢＳ
Ａ′ｆＬ６゜に与えられ、ＦＴＬＢ　ａｌ、Ｆ’ＢＡＡ
Ａａのアクセスと並行してＢ５６１もアクセスするよう
ｉ成される。Ｂ５６１は４０−で各ローから８バイトの
データが読出され、セレクタ６２に与えられる。
セレクタ６２には比較器ｄ５ａＮ７＋５ｄの出力が与え
られており、セレクタ６２は比較器ｄ５ａ　ｗ　ｄ５ｄ
の一致出力が得れたローに対応する８バイトを選択して
出力する。
ＳＬＡ几５０にセクトされたストアのだめの論理アドレ
スはアトア用アドレス変換バクファ５ＴＬＢ５１．スト
ア用バクファ・ディレクトリ５ＢＡＡ５４にそれらをア
クセスするために与えられる。ＳＴＩ、Ｂ５１．比較器
５２ａ　、　５２ｂ　、セレクタ５３　、　Ｓ　ＢＡＡ
　ｓａおよび比較器５５８〜５５ｄは先述の７エツチ用
のためのＦＴＬＢ４１．比較器ａ２ａ　、　７！２ｂ　
、セレクｌｘ　ａ３．　ＦＢＡＡ４Ｊオヨヒ比較器ａｓ
ａ　−Ａ５ｄと同一構成であり、全く同じ動作をする。
５ＴＬＢ５１および５ＢＡＡ５４が保持する内容もＦＴ
ＬＢ、！１１およびＦ’ＢＡＡ口と同一である。しかし
、７エクテの場合はＦＴＬＢａｌ、ＦＢＡＡａ４および
Ｂ５６１の３つが並行しで、アクセスされるのに対し、
ストアの場合、５ＴＬＢｓ１および８ＢＡＡ５＝１の２
つが並行してアクセスされ、Ｂ５６１に要求するデータ
が存在する場合、続いてＢＳがアクセスされ、データが
ストアされる。ストアデータはストアーデータ・レジス
タ８Ｄ１１４６３にセクトされており、比較器５５ａ〜
５５ｄの１つから一致出力が得られた場合、それに対応
するゲー）　６Ａａ〜６Ａｄの一つが開き、Ｓ　Ｄ　Ｒ
，６３の８バイトがＢ５６１にストアされる。
アドレス変換バッファやバッファ記憶装置に所望のアド
レス変換対やデータが存在しない場合、主記憶装置から
アドレス変換対やデータが周知の方法に従ってアドレス
変換バッファやバッファ記憶に格納される。この場合、
Ｆ　Ｔ　Ｌ　Ｂと５ＴＬＢに同一のアドレス変換対が、
ＦＢＡＡと５ＢＡＡに同一のアドレスが格納されるのは
いうまでもない。
本実施例によれば、アドレス変換バッファおよびバク７
ア・ディレクトリがフェッチ用とストア用に独立して設
けられるので、第１図で説明したＥサイクルとＡサイク
ル、Ａｉプサイルにおけるアドレス変換バク７ア、バク
ファディレクトリのアクセスが７エツチ用とストア用で
並行して行なわれ、その競合をなくすことができる。勿
論、ＢＳは１個であるため、第１図で説明したＳサイク
ルとＬサイクル、ＬｉサイクルにおけるＢＳの競合は避
けられないが、そのような場合、例えばフエクチ側のＦ
ＬＡ几Ａｏのアドレス設定を１サイクル遅らせて、Ｂ５
６１における競合を避けることができる。
また本実施例ではアドレス変換バッファとバク７ア・デ
ィレクトリが７エツチ用とストア用の２つ設けられてい
るが、アクセスのアドレスとして実アドレスが供給され
るならば、アドレス変換バッファは省略することができ
る。また、ストア命令の場合、Ａサイクル７使って行な
われるアクセス例外検出のためのテストフェッチテ求め
た実アドレスをＥサイクルまで保持しておくようにすれ
ば、Ｓ　Ｔ　Ｔ、　Ｂ　５１　＆−を省略することがで
きる。即ち、ストア命令の場合、Ａサイクルを使って、
アクセス例外検出のためにアドレス変換バッファをアク
セスしてテストフェッチを行なうデータ処理装置がある
。これを本発明に適用する場合、５ＴＬＢ５１を省略し
、５ＬＡＲ５ｏにセクトされた論理アドレスでＦ　Ｔ　
Ｌ　Ｂ　ａｌをアクセスしてテストフェッチを行ない、
そこで得られた実アドレスはＥサイクルまで保存してお
き、Ｅサイクル時、その実アドレスをセレクタ５３出力
に代えて比較器５５８〜５５ｄに与えるようにすること
ができる。
さらにまた本実施例においては、フェッチの場合に、Ｆ
ＴＬＢ　、ＦＢＡＡおよびＢＡＡの３つを並行動作をさ
せているが、ストアの場合と同様にＦＴＬＢとｌｌ’Ｂ
ＡＡの２つを並行動作させ、その結果によってＢＳを動
作させてもよい。
第３図は本発明の他の実施例を示す。第３図の実施例で
特徴的なことは、バッファ記憶装置ＢＳが命令フェッチ
用とオペランドフェッチ用に分けられ、それに伴なって
フェッチ用のアドレス変換バッファとバッファ・ディレ
クトリモ命令フェッチ用とオペランドフェッチ用に分け
られていることである。
第３図において、バッファ記憶装置ＢＳは命令フェッチ
用バッファ記憶装置ＩＰＢＳ７５とオペランド・フェッ
チ用バッファ記憶装置８５に分けられている。命令フェ
ッチのアドレス、オペランド・７エツチのアドレスおよ
びストアのアドレスはそれぞれ異なる命令フェッチ用論
理アドンス、レジスタＩＦＬＡＲ７０，オペランド・フ
ェッチ用論理アドレス・レジスタ０ＦＬＡＲ８ｏおよび
ストア用論理アドレス・レジスタ５ＬＡＲ９０にセクト
される。アドレス変換バッファは命令フェッチ用ＩＦＴ
ＬＢ７１、オペランド・フェッチ用ＯＦ　Ｔ　Ｌ　Ｂ　
８１およびストア用５ＴＬＢ９１０３つからなり、６つ
共に同一内容を保持する。バッファ・ディレクトリもま
た命令フェッチ用ＩＦＢＡＡ７３、オペランド・フエｙ
−ｙ−用０ＦＢＡＡ８３およびストア用８ＢＡＡ９３お
よび９４からなる。ＩＦＢＡＡ７３と５ＢＡＡ９３の内
容は同一であり、ＩＰＢＳ７５に保持されたデータのア
ドレスン保持する。また０ＦＢＡＡｓ、と５ＢＡＡ９５
の内容は同一であり飄ＯＦ　Ｂ　Ｓ　８５に保持された
データのアドレスを保持する。
命令フェッチ要求の場合、ＩＦＬＡＲ７０にセクトされ
たアドレスによフてＩ　Ｆ　ｉ’　Ｌ　Ｂ　７１、■Ｆ
ＢＡＡ７３およびＩ　ＦＢ　Ｓ　７５　（Ｂ　８ＡＲ，
７６を介して）の６つが並行してアクセスされる。比較
器／セレクタ７２．７４で共に一致すると、セレクタ７
７より要求したデータ（命令）が読出される。
オペランド・フェッチ要求の場合、０ＦＬＡｆＬ８ｏに
セットされたアドレスによってＯＩｉ”　Ｔ　ＬＰ０１
．０ＦＢＡＡ８３および０ＦＢＳａｓ（ＢＳＡＲ８６を
介してンの３つが並行してアクセスされる。比較器／セ
レクタ８２　、８７１で共に一致すると、セレクタ８７
より要求したデータ（オペランド）が読出される。
ストア要求の場合、ＳＬＡ几９ｏにセクトされた７１；
”レスニよっテＳ　ＴＬＢ　９ｆ　、Ｓ　ＢＡＡ　９３
．９５が並行してアクセスされる。比較器９４の出力は
ＩＦＢＳ７５のゲート７８に、比較器９６の出力は０Ｆ
ＢＳ８５のゲート８８に与えられており、比較器／セレ
クタ９２で一致し、比較器９４で一致するとゲート７８
が開いてＩＦＢＳ７５に、比較器９６で一致するとゲー
ト８８が開いて０ＦＢＳ　８５にそれぞれＳ　Ｄ　Ｒ９
７のストアデータがストアされる。勿論、比較器９Ａ、
９６が共に一致し、両ＢＳにストアされる場合もある。
本実施例によれば、第２図の実施例の効果に加え、命令
フェッチとオペランド・７エツチの競合をなくすことが
できる。
〔発明の効果〕
本発明によれば、バク７ア・ディレクトリがフェッチ用
とストア用に独立して設けられるので、フェッチとスト
アによるバッファ・ディレクトリのアクセスの競合をな
くすことができる。
【図面の簡単な説明】
第１図はパイプライン方式を説明するための図、第２図
は本発明の一実施例を示すプロ７り図、第３図は本発明
の他の実施例を示すブロック図である。 ル０・・・フェッチ用論理アドレス・レジスタ（ＦＬＡ
Ｒ）、 Ａ１・・・フェッチ用アドレス変換バンファ（ＦＢＡＡ
）、ｔ４・・・フエクチ用パクファ・ディレクトリ（Ｆ
ＢＡＡ）、 ５０・・・ストア用論理アドレス・レジスタ、５１・・
・ストア用アドレス変換バッファ（５ＴＬＢ　）、５Ａ
・・・ストア用バッファ・ディレクトリ（ＳＢＡＡ）。 ６１・・・バクフッ記憶装置ｆｔ　（Ｂ　Ｓ　）。 代理人弁理士　薄　１）利デ４゛

Claims (1)

  1. 【特許請求の範囲】 １、　主記憶装置と、該主記憶装置の一部のデータを保
    持するバッファ記憶装置と、互いに同一内容であり、上
    記バッファ記憶装置に保持されたデータのアドレスを保
    持する第１および第２のバッファ・ディレクトリとから
    なり、フェッチ要求によるアドレスによって上記第１の
    バッファ・ディレクトリとバッファ記憶装置をアクセス
    し、ストア要求によるアドレスによって上記！２のバッ
    ファ拳ディレクトリとバッファ記憶装置をアクセスする
    ことを特徴とする記憶制御方式。 ２、　さらに互いに同一内容であり、論理アドレスと実
    ア１ルスの変換対を保持して論理アドレスを実アドレス
    に変換する第１および第２のアドレス変換バッファを備
    え、フェッチ要求によるアドレスによって上記第１のア
    ドレス変換ノくンファ、第１のバッファ・ディレクトリ
    おヨヒバクファ記憶装置をアクセスし１．ストア要求に
    よるアドレスによって上記第２のアドレス変換バッファ
    、第２のバッファ・ディレクトリおよびバッファ記憶装
    置をアクセスすることを特徴とする特許請求の範囲第１
    項記載の記憶制御方式０ ３、　主記憶装置と、それぞれ主記憶装置の一部のデー
    タを保持する第１および第２のバッファ記憶装置と、そ
    れぞれ第１および第２のバッファ記憶装置に保持された
    データのアドレスを保持する第１および第２のバッファ
    ・ディレクトリと、該第１および第２のバクファｅディ
    レクトと同一内容を保持する第３のバッファ・ディレク
    トリと、命令フェッチ要求によるアドレスによって上記
    第１のバッファ・ディレクトリおよび第１のバッファ記
    憶装置をアクセスし、オペランド・フェッチ要求による
    アドレスによって上記第２のバッファ・ディレクトリお
    よび第２のバッファ記憶装置をアクセスし、ストア要求
    にさるアドレスによって上記第３のバク７ア・ディレク
    トリをアクセスし、このアクセスに応じて上記第１のバ
    ッファ記憶装置および／もしくは第２のバッファ記憶装
    置をアクセスすることを特徴とする記憶制御方式。 ４、　さらに互いに同一内容であり、論理アドレスト実
    アドレスの変換対を保持して論理アドレスを実アドレス
    に変換さる第１．第２および第３のアドレス変換バッフ
    ァを備え、命令フェッチ要求によるアドレスによって上
    記第１のアドレス変換バッファ、第１のバッファ・ディ
    レクトリおよび第１のバッファ記憶装置とアクセスし、
    オペランド−フェッチ要求によるアドレスによって上記
    第２のアドレス変換バッファ、第２のバッファ・ディレ
    クトリおよび第２のバッファ記憶装置をアクセスし、ス
    トア要求によるアドレスによって上記第３のアドレス変
    換バッファ、第３のバッファ・ディレクトリをアクセス
    し、このアクセスに応じて上記第１のバッファ記憶装置
    および／もしくは第２のバッファ記憶装置をアクセスす
    ることを特徴とする特許請求の範囲第３項記載の記憶制
    御方式。
JP57156634A 1982-09-10 1982-09-10 記憶制御方式 Granted JPS5948879A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP57156634A JPS5948879A (ja) 1982-09-10 1982-09-10 記憶制御方式
US06/518,698 US4618926A (en) 1982-09-10 1983-07-29 Buffer storage control system
DE8383107561T DE3381476D1 (de) 1982-09-10 1983-08-01 Pufferspeichersteuerungsanordnung.
EP83107561A EP0103132B1 (en) 1982-09-10 1983-08-01 Buffer storage control system

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JP57156634A JPS5948879A (ja) 1982-09-10 1982-09-10 記憶制御方式

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Publication Number Publication Date
JPS5948879A true JPS5948879A (ja) 1984-03-21
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US (1) US4618926A (ja)
EP (1) EP0103132B1 (ja)
JP (1) JPS5948879A (ja)
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