JPH07219845A - キャッシュメモリ制御方式 - Google Patents
キャッシュメモリ制御方式Info
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- JPH07219845A JPH07219845A JP6008064A JP806494A JPH07219845A JP H07219845 A JPH07219845 A JP H07219845A JP 6008064 A JP6008064 A JP 6008064A JP 806494 A JP806494 A JP 806494A JP H07219845 A JPH07219845 A JP H07219845A
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Abstract
(57)【要約】
【目的】ストア先行リード後行またはデータロード中の
キャッシュアクセス時に異なるデータアレイへの同時動
作を実現する。 【構成】ストアヒットレベルレジスタ１２は、ストア時
においてヒットしたデータアレイ１または２を保持す
る。競合検出回路１３は、ヒット検出回路１１とストア
ヒットレベルレジスタ１２の内容により、異なるデータ
アレイに対するストア動作とキャッシュアクセスの有無
を検出する。制御回路１５は、ヒット検出回路１１、ス
トアヒットレベルレジスタ１２、競合検出回路１３およ
び動作レジスタ１４の内容に基づいて、異なるデータア
レイに対するストア先行リード後行の場合には、各デー
タアレイに同時にストア動作とリード動作を指示する。
キャッシュアクセス時に異なるデータアレイへの同時動
作を実現する。 【構成】ストアヒットレベルレジスタ１２は、ストア時
においてヒットしたデータアレイ１または２を保持す
る。競合検出回路１３は、ヒット検出回路１１とストア
ヒットレベルレジスタ１２の内容により、異なるデータ
アレイに対するストア動作とキャッシュアクセスの有無
を検出する。制御回路１５は、ヒット検出回路１１、ス
トアヒットレベルレジスタ１２、競合検出回路１３およ
び動作レジスタ１４の内容に基づいて、異なるデータア
レイに対するストア先行リード後行の場合には、各デー
タアレイに同時にストア動作とリード動作を指示する。
Description
【０００１】
【産業上の利用分野】本発明はキャッシュメモリ制御方
式に関する。
式に関する。
【０００２】
【従来の技術】従来複数レベルを有するのキャッシュの
制御では、キャッシュへのストア動作とリード動作が同
時に発生すると、２つの動作を同時に処理できないた
め、キャッシュのリード動作を待たせ、ストア動作を先
に完了させてから、次にリード動作を行っている。
制御では、キャッシュへのストア動作とリード動作が同
時に発生すると、２つの動作を同時に処理できないた
め、キャッシュのリード動作を待たせ、ストア動作を先
に完了させてから、次にリード動作を行っている。
【０００３】また、自キャッシュ内に必要なデータが無
いために、他のキャッシュや主記憶装置から必要なデー
タを得ることがあるが、自キャッシュへ必要なデータの
登録動作をしている時に、キャッシュへのストア動作、
またはリード動作が発生すると、キャシュへの必要なデ
ータ登録動作と、キャッシュへのストア動作、またはリ
ード動作という２つの動作を同時に処理できないため、
ストア動作、またはリード動作を待たせ、キャッシュへ
の必要なデータ登録動作を先に完了させてから、次にキ
ャッシュへのストア動作、またはリード動作を行ってい
る。
いために、他のキャッシュや主記憶装置から必要なデー
タを得ることがあるが、自キャッシュへ必要なデータの
登録動作をしている時に、キャッシュへのストア動作、
またはリード動作が発生すると、キャシュへの必要なデ
ータ登録動作と、キャッシュへのストア動作、またはリ
ード動作という２つの動作を同時に処理できないため、
ストア動作、またはリード動作を待たせ、キャッシュへ
の必要なデータ登録動作を先に完了させてから、次にキ
ャッシュへのストア動作、またはリード動作を行ってい
る。
【０００４】
【発明が解決しようとする課題】上述した従来のキャッ
シュメモリ制御方式で、キャッシュへのストア動作とリ
ード動作が同時に発生すると、キャッシュのリード動作
を待たせるため、どのような場合でもリード動作が遅く
なってしまう。
シュメモリ制御方式で、キャッシュへのストア動作とリ
ード動作が同時に発生すると、キャッシュのリード動作
を待たせるため、どのような場合でもリード動作が遅く
なってしまう。
【０００５】また自キャッシュ内に必要なデータが無い
ために、他のキャッシュや主記憶装置から必要なデータ
を得て、自キャッシュへ必要なデータ登録動作をしてい
る時に、キャッシュへのストア動作、またはリード動作
が発生すると、キャッシュへのストア動作、またはリー
ド動作を待たせるため、どのような場合でもキャッシュ
へのストア動作、またはリード動作が遅くなってしまう
という欠点がある。
ために、他のキャッシュや主記憶装置から必要なデータ
を得て、自キャッシュへ必要なデータ登録動作をしてい
る時に、キャッシュへのストア動作、またはリード動作
が発生すると、キャッシュへのストア動作、またはリー
ド動作を待たせるため、どのような場合でもキャッシュ
へのストア動作、またはリード動作が遅くなってしまう
という欠点がある。
【０００６】
【課題を解決するための手段】本発明の第１のキャッシ
ュメモリ制御方式は、主記憶データのコピーを保持する
複数のレベルからなるデータアレイと、前記複数のレベ
ルのデータアレイの中のおのおののデータの主記憶アド
レスを保持する前記データアレイ対応のアドレスアレイ
と、キャシュのアクセス時には、前記アドレスアレイを
すべて索引し、入力される比較アドレスと比較して、必
要なデータがどのデータアレイにあるか、またはどのデ
ータアレイにもないことを検出するヒット検出回路と、
キャッシュへのストア処理時に、前記ヒット検出回路の
出力を保持するストアヒットレベルレジスタと、前記ヒ
ット検出回路の出力と、前記ストアヒットレベルレジス
タの出力で論理をとって、キャッシュへのストア処理
と、リード処理が同一レベルのデータアレイに行われる
か否かを検出する競合検出回路と、キャッシュへストア
する処理かキャッシュをリードする処理かを示す動作レ
ジスタと、前記動作レジスタと、前記ヒット検出回路
と、前記ストアヒットレベルレジスタと、前記競合検出
回路の出力により、異なるデータアレイへのストア先行
リード後行の場合には各データアレイへの同時動作を指
示する制御回路とを有する。
ュメモリ制御方式は、主記憶データのコピーを保持する
複数のレベルからなるデータアレイと、前記複数のレベ
ルのデータアレイの中のおのおののデータの主記憶アド
レスを保持する前記データアレイ対応のアドレスアレイ
と、キャシュのアクセス時には、前記アドレスアレイを
すべて索引し、入力される比較アドレスと比較して、必
要なデータがどのデータアレイにあるか、またはどのデ
ータアレイにもないことを検出するヒット検出回路と、
キャッシュへのストア処理時に、前記ヒット検出回路の
出力を保持するストアヒットレベルレジスタと、前記ヒ
ット検出回路の出力と、前記ストアヒットレベルレジス
タの出力で論理をとって、キャッシュへのストア処理
と、リード処理が同一レベルのデータアレイに行われる
か否かを検出する競合検出回路と、キャッシュへストア
する処理かキャッシュをリードする処理かを示す動作レ
ジスタと、前記動作レジスタと、前記ヒット検出回路
と、前記ストアヒットレベルレジスタと、前記競合検出
回路の出力により、異なるデータアレイへのストア先行
リード後行の場合には各データアレイへの同時動作を指
示する制御回路とを有する。
【０００７】本発明の第２のキャッシュメモリ制御方式
は、主記憶データのコピーを保持する複数のレベルから
なるデータアレイと、前記複数のレベルのデータアレイ
の中のおのおののデータの主記憶アドレスを保持する前
記データアレイ対応のアドレスアレイと、キャッシュの
アクセス時には、前記アドレスアレイをすべて索引し、
入力される比較アドレスと比較して、必要なデータがど
のデータアレイにあるか、またはどのデータアレイにも
ないことを検出するヒット検出回路と、自キャッシュ内
に必要なデータが無いために、他のキャッシュや主記憶
装置から必要なデータを得て、自キャッシュへ必要なデ
ータ登録動作をしている時に、データアレイのどのレベ
ルにデータを登録しているかを表すレベル登録レジスタ
と、キャッシュへのストア処理時、またはキャッシュの
リード処理時に、前記ヒット検出回路の出力と、前記レ
ベル登録レジスタの出力で論理をとって、自キャッシュ
へ必要なデータ登録動作と、キャッシュへのストア処
理、またはリード処理が同一レベルのデータアレイにお
こなわれるか否かを検出する競合検出回路と、キャッシ
ュストアする処理かキャッシュをリードする処理を示す
動作レジスタと、前記動作レジスタと、前記ヒット検出
回路と、前記レベル登録レジスタと、前記競合検出回路
の出力により、異なるデータアレイへの前記データ登録
動作と自キャッシュへのアクセスが発生した場合には各
データアレイへの同時動作を指示する制御回路とを有す
る。
は、主記憶データのコピーを保持する複数のレベルから
なるデータアレイと、前記複数のレベルのデータアレイ
の中のおのおののデータの主記憶アドレスを保持する前
記データアレイ対応のアドレスアレイと、キャッシュの
アクセス時には、前記アドレスアレイをすべて索引し、
入力される比較アドレスと比較して、必要なデータがど
のデータアレイにあるか、またはどのデータアレイにも
ないことを検出するヒット検出回路と、自キャッシュ内
に必要なデータが無いために、他のキャッシュや主記憶
装置から必要なデータを得て、自キャッシュへ必要なデ
ータ登録動作をしている時に、データアレイのどのレベ
ルにデータを登録しているかを表すレベル登録レジスタ
と、キャッシュへのストア処理時、またはキャッシュの
リード処理時に、前記ヒット検出回路の出力と、前記レ
ベル登録レジスタの出力で論理をとって、自キャッシュ
へ必要なデータ登録動作と、キャッシュへのストア処
理、またはリード処理が同一レベルのデータアレイにお
こなわれるか否かを検出する競合検出回路と、キャッシ
ュストアする処理かキャッシュをリードする処理を示す
動作レジスタと、前記動作レジスタと、前記ヒット検出
回路と、前記レベル登録レジスタと、前記競合検出回路
の出力により、異なるデータアレイへの前記データ登録
動作と自キャッシュへのアクセスが発生した場合には各
データアレイへの同時動作を指示する制御回路とを有す
る。
【０００８】
【実施例】本発明の第１の実施例を示す図１を参照する
と、本実施例は、主記憶データのコピーを保持する２つ
のデータアレイ１，２と、データアレイ１のアドレスを
指定するデータアレイアドレスレジスタ３と、データア
レイ２のアドレスを指定するデータアレイアドレスレジ
スタ４と、データアレイアドレスレジスタ３への入力を
選択するセレクタ５と、データアレイアドレスレジスタ
４への入力を選択するセレクタ６と、データアレイ１の
中の各々データの主記憶アドレスを保持するアドレスア
レイ７と、データアレイ２の中の各々データの主記憶ア
ドレスを保持するアドレスアレイ８と、アドレスアレイ
７、アドレスアレイ８のアドレスを指定するアドレスア
レイアドレスレジスタ９と、ヒット検出回数１１と、ス
トアヒットレベルレジスタ１２と、競合検出回路１３
と、処理がストア動作がリード動作かを示す動作レジス
タ１４と、制御回路１５とから構成される。
と、本実施例は、主記憶データのコピーを保持する２つ
のデータアレイ１，２と、データアレイ１のアドレスを
指定するデータアレイアドレスレジスタ３と、データア
レイ２のアドレスを指定するデータアレイアドレスレジ
スタ４と、データアレイアドレスレジスタ３への入力を
選択するセレクタ５と、データアレイアドレスレジスタ
４への入力を選択するセレクタ６と、データアレイ１の
中の各々データの主記憶アドレスを保持するアドレスア
レイ７と、データアレイ２の中の各々データの主記憶ア
ドレスを保持するアドレスアレイ８と、アドレスアレイ
７、アドレスアレイ８のアドレスを指定するアドレスア
レイアドレスレジスタ９と、ヒット検出回数１１と、ス
トアヒットレベルレジスタ１２と、競合検出回路１３
と、処理がストア動作がリード動作かを示す動作レジス
タ１４と、制御回路１５とから構成される。
【０００９】次に本実施例の動作について説明する。
【００１０】まず、動作レジスタ１４に外部からキャッ
シュへのストア動作を指示する動作信号１２０がセット
される場合について述べる。この動作信号１２０がセッ
トされると同時にアドレスアレイアドレスレジスタ９
に、主記憶のコピーとしてデータを書き込みたいリクエ
ストアドレス１００がセットされる。そして、アドレス
アレイアドレスレジスタ９から出力されるアドレス１０
１によってアドレスアレイ７とアドレスアレイ８が索引
され、それぞれ読みだしアドレス１０２と１０３が出力
される。
シュへのストア動作を指示する動作信号１２０がセット
される場合について述べる。この動作信号１２０がセッ
トされると同時にアドレスアレイアドレスレジスタ９
に、主記憶のコピーとしてデータを書き込みたいリクエ
ストアドレス１００がセットされる。そして、アドレス
アレイアドレスレジスタ９から出力されるアドレス１０
１によってアドレスアレイ７とアドレスアレイ８が索引
され、それぞれ読みだしアドレス１０２と１０３が出力
される。
【００１１】読み出しアドレス１０２、１０３はヒット
検出回路１１に入力され、比較アドレス１０４と比較さ
れる。読みだしアドレス１０２と比較アドレス１０４が
等しく、読みだしアドレス１０３と比較アドレス１０４
が等しくない時は、ストアするアドレスに対するエリア
がデータアレイ１にあることを表すヒット信号１０５が
出力され、また読みだしアドレス１０３と比較アドレス
１０４が等しく、読みだしアドレス１０２と比較アドレ
ス１０４が等しくない時は、ストアするアドレスに対す
るエリアがデータアレイ２にあることを表すヒット信号
１０５が出力される。いずれも場合も、ヒット信号１０
５は動作レジスタ１４からのストア動作を表す動作信号
１２１によりストアヒットレベルレジスタ１２に保持さ
れる。
検出回路１１に入力され、比較アドレス１０４と比較さ
れる。読みだしアドレス１０２と比較アドレス１０４が
等しく、読みだしアドレス１０３と比較アドレス１０４
が等しくない時は、ストアするアドレスに対するエリア
がデータアレイ１にあることを表すヒット信号１０５が
出力され、また読みだしアドレス１０３と比較アドレス
１０４が等しく、読みだしアドレス１０２と比較アドレ
ス１０４が等しくない時は、ストアするアドレスに対す
るエリアがデータアレイ２にあることを表すヒット信号
１０５が出力される。いずれも場合も、ヒット信号１０
５は動作レジスタ１４からのストア動作を表す動作信号
１２１によりストアヒットレベルレジスタ１２に保持さ
れる。
【００１２】動作信号１２１と、ヒット信号１０５は、
また制御回路１５に入力される。そして、例えばデータ
アレイ１へのストア時であればセレクタ５にはストアア
ドレスとして、アドレス１０１が選択されるように選択
信号１２２が制御回路１５から入力され、また、セレク
タ６にはリクエストアドレス１００が選択されるように
選択信号１２３が制御回路１５から出力される。
また制御回路１５に入力される。そして、例えばデータ
アレイ１へのストア時であればセレクタ５にはストアア
ドレスとして、アドレス１０１が選択されるように選択
信号１２２が制御回路１５から入力され、また、セレク
タ６にはリクエストアドレス１００が選択されるように
選択信号１２３が制御回路１５から出力される。
【００１３】次に、動作レジスタ１４には外部からキャ
ッシュのリード動作を指示する動作信号１２０がセット
される場合について述べる。この動作信号１２０がセッ
トされると同時にアドレスアレイアドレスレジスタ９
に、主記憶のコピーとしてデータを読みだしたいリクエ
ストアドレス１００がセットされる。そして、アドレス
１０１によってアドレスアレイ７とアドレスアレイ８が
索引され、それぞれ読みだしアドレス１０２と１０３が
出力される。
ッシュのリード動作を指示する動作信号１２０がセット
される場合について述べる。この動作信号１２０がセッ
トされると同時にアドレスアレイアドレスレジスタ９
に、主記憶のコピーとしてデータを読みだしたいリクエ
ストアドレス１００がセットされる。そして、アドレス
１０１によってアドレスアレイ７とアドレスアレイ８が
索引され、それぞれ読みだしアドレス１０２と１０３が
出力される。
【００１４】読みだしアドレス１０２、１０３はヒット
検出回路１１に入力され、比較アドレス１０４と比較さ
れる。この場合のヒット信号１０５も前述のストア動作
時におけるのと同様にして生成される。
検出回路１１に入力され、比較アドレス１０４と比較さ
れる。この場合のヒット信号１０５も前述のストア動作
時におけるのと同様にして生成される。
【００１５】さて、競合検出回路１３はリード動作時の
ヒット信号１０５と、ストアヒットレベルレジスタ１２
に保持されているレベル信号１０６により、ストア処理
するデータアレイとリード処理するデータアレイの異同
を調べ、両データアレイが異なる場合には競合がないこ
とになるので、同時動作可能信号１０７を出力する。い
ま、データアレイ１にストア、データアレイ２にリード
が指示されていて、それぞれヒットしたものとして以下
の説明を行う。この場合、データアレイアドレスレジス
タ３にはセレクタ５により選択されたアドレス１１１が
セットされ、データアレイアドレスレジスタ４にはセレ
クタ６により選択されたアドレス１１２がセットされる
ことになる。
ヒット信号１０５と、ストアヒットレベルレジスタ１２
に保持されているレベル信号１０６により、ストア処理
するデータアレイとリード処理するデータアレイの異同
を調べ、両データアレイが異なる場合には競合がないこ
とになるので、同時動作可能信号１０７を出力する。い
ま、データアレイ１にストア、データアレイ２にリード
が指示されていて、それぞれヒットしたものとして以下
の説明を行う。この場合、データアレイアドレスレジス
タ３にはセレクタ５により選択されたアドレス１１１が
セットされ、データアレイアドレスレジスタ４にはセレ
クタ６により選択されたアドレス１１２がセットされる
ことになる。
【００１６】制御回路１５は動作信号１２１、ヒット信
号１０５、レベル信号１０６、同時動作可能信号１０７
を入力して、データアレイ１にはデータアレイアドレス
レジスタ３のアドレス１１３でストアするように指示す
る制御信号１２４を出力する。また、データアレイ２に
はデータアレイアドレスレジスタ４のアドレス１１４で
リードするように指示する制御信号１２５を出力する。
号１０５、レベル信号１０６、同時動作可能信号１０７
を入力して、データアレイ１にはデータアレイアドレス
レジスタ３のアドレス１１３でストアするように指示す
る制御信号１２４を出力する。また、データアレイ２に
はデータアレイアドレスレジスタ４のアドレス１１４で
リードするように指示する制御信号１２５を出力する。
【００１７】なお、競合検出回路１３において、競合が
検出された場合には、ストア動作を優先して実行させ、
リード動作は１サイクル待たされることになるのは従来
どおりである。また、競合はストア動作がストアデータ
の入力の都合上遅れることからリード動作との間で発生
することがあるのであるからリード同士、ストア同士お
よびリード先行ストア後行の場合には問題とならないの
は明らかである。
検出された場合には、ストア動作を優先して実行させ、
リード動作は１サイクル待たされることになるのは従来
どおりである。また、競合はストア動作がストアデータ
の入力の都合上遅れることからリード動作との間で発生
することがあるのであるからリード同士、ストア同士お
よびリード先行ストア後行の場合には問題とならないの
は明らかである。
【００１８】図２は本発明の第２の実施例のブロック図
である。本実施例は、第１の実施例におけるストアヒッ
トレベルレジスタ１２の代りにレベル登録レジスタ２０
を設けている点が異なる。このレベル登録レジスタに
は、キャッシュミスヒット時に、主記憶からキャッシュ
メモリへデータ転送中のアドレスがデータアレイ１と２
のうちのいずれに属するものであるのかをＣＰＵが登録
する。
である。本実施例は、第１の実施例におけるストアヒッ
トレベルレジスタ１２の代りにレベル登録レジスタ２０
を設けている点が異なる。このレベル登録レジスタに
は、キャッシュミスヒット時に、主記憶からキャッシュ
メモリへデータ転送中のアドレスがデータアレイ１と２
のうちのいずれに属するものであるのかをＣＰＵが登録
する。
【００１９】いま、レベル登録レジスタ２０に、データ
アレイに必要なデータ登録動作をしているという信号が
セットされ、レベル信号１０６として制御回路１５に入
力されているものとして説明を進める。このときは、セ
レクタ５にはアドレス１１０が選択されるように選択信
号１２２が出力され、セレクタ６にはリクエストアドレ
ス１００が選択されるように選択信号１２３が出力され
る。
アレイに必要なデータ登録動作をしているという信号が
セットされ、レベル信号１０６として制御回路１５に入
力されているものとして説明を進める。このときは、セ
レクタ５にはアドレス１１０が選択されるように選択信
号１２２が出力され、セレクタ６にはリクエストアドレ
ス１００が選択されるように選択信号１２３が出力され
る。
【００２０】この状態において、動作レジスタ１４には
外部からキャッシュのリード動作を指示する動作信号１
２０がセットされ、同時にアドレスアレイアドレスレジ
スタ９に、主記憶コピーとしてデータを読みだしたいリ
クエストアドレス１００がセットされたとする。アドレ
スアレイアドレスレジスタ９から出力されるアドレス１
０１によってアドレスアレイ７とアドレスアレイ８が索
引され、読みだしアドレス１０３が出力される。
外部からキャッシュのリード動作を指示する動作信号１
２０がセットされ、同時にアドレスアレイアドレスレジ
スタ９に、主記憶コピーとしてデータを読みだしたいリ
クエストアドレス１００がセットされたとする。アドレ
スアレイアドレスレジスタ９から出力されるアドレス１
０１によってアドレスアレイ７とアドレスアレイ８が索
引され、読みだしアドレス１０３が出力される。
【００２１】読みだしアドレス１０２、１０３はヒット
検出回路１１に入力され、比較アドレス１０４と比較さ
れる。そして、例えば読みだしアドレス１０２と比較ア
ドレス１０４が等しくなく、読みだしアドレス１０３と
比較アドレス１０４が等しいときは、リードデータがデ
ータアレイ２にあることを表すヒット信号１０５が出力
されるのは第１の実施例におけるのと同様である。
検出回路１１に入力され、比較アドレス１０４と比較さ
れる。そして、例えば読みだしアドレス１０２と比較ア
ドレス１０４が等しくなく、読みだしアドレス１０３と
比較アドレス１０４が等しいときは、リードデータがデ
ータアレイ２にあることを表すヒット信号１０５が出力
されるのは第１の実施例におけるのと同様である。
【００２２】競合検出回路１３は、ヒット信号１０５と
レベル信号１０６により、必要なデータ登録動作をする
データアレイとリード処理するデータアレイの異同を調
べ、両データアレイが異なる場合には、競合がないこと
になるので、同時動作可能信号１０７を出力する。い
ま、データアレイ２に対するリードが指示されていれ
ば、データアレイアドレスレジスタ３にはセレクタ５に
より選択されたアドレス１１１（登録アドレス１１０）
がセットされ、データアレイアドレスレジスタ４にはセ
レクタ６により選択されたアドレス１１２が（リクエス
トアドレス１００）がセットされることになる。
レベル信号１０６により、必要なデータ登録動作をする
データアレイとリード処理するデータアレイの異同を調
べ、両データアレイが異なる場合には、競合がないこと
になるので、同時動作可能信号１０７を出力する。い
ま、データアレイ２に対するリードが指示されていれ
ば、データアレイアドレスレジスタ３にはセレクタ５に
より選択されたアドレス１１１（登録アドレス１１０）
がセットされ、データアレイアドレスレジスタ４にはセ
レクタ６により選択されたアドレス１１２が（リクエス
トアドレス１００）がセットされることになる。
【００２３】制御回路１５は動作レジスタ１４から出力
される動作信号１２１、ヒット信号１０５、レベル信号
１０６、同時動作可能信号１０７を入力して、上述の例
の場合には、データアレイ１にアドレス１１３で必要な
データを登録するように指示する制御信号１２４を出力
する。また、データアレイ２にはアドレス１１４でリー
ドするように指示する制御信号１２５を出力する。
される動作信号１２１、ヒット信号１０５、レベル信号
１０６、同時動作可能信号１０７を入力して、上述の例
の場合には、データアレイ１にアドレス１１３で必要な
データを登録するように指示する制御信号１２４を出力
する。また、データアレイ２にはアドレス１１４でリー
ドするように指示する制御信号１２５を出力する。
【００２４】以上は、動作レジスタ１４にキャッシュリ
ード動作を指示する動作信号１２０がセットされた場合
について述べたが、ストア動作を指示する動作信号１２
０がセットされた場合にも同様な動作が行われる。
ード動作を指示する動作信号１２０がセットされた場合
について述べたが、ストア動作を指示する動作信号１２
０がセットされた場合にも同様な動作が行われる。
【００２５】
【発明の効果】以上説明したように第１の本発明には、
キャッシュへのストア動作とリード動作が同時に発生し
ても、該動作の対象となるキャッシュレベルが違う場合
には、キャッシュのリード動作を待たせずに、同時に処
理できるという効果がある。
キャッシュへのストア動作とリード動作が同時に発生し
ても、該動作の対象となるキャッシュレベルが違う場合
には、キャッシュのリード動作を待たせずに、同時に処
理できるという効果がある。
【００２６】また、第２の本発明には、自キャッシュ内
に必要なデータが無いために、他のキャッシュや主記憶
装置から必要なデータを得て、自キャッシュへの必要な
データ登録動作をしている時に、自キャッシュに対する
ストア動作、またはリード動作が発生しても、該動作の
対象となるキャッシュレベルが違う場合には、自キャッ
シュへのストア動作、またはリード動作を待たせずに、
同時に処理できるという効果がある。
に必要なデータが無いために、他のキャッシュや主記憶
装置から必要なデータを得て、自キャッシュへの必要な
データ登録動作をしている時に、自キャッシュに対する
ストア動作、またはリード動作が発生しても、該動作の
対象となるキャッシュレベルが違う場合には、自キャッ
シュへのストア動作、またはリード動作を待たせずに、
同時に処理できるという効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
１，２ データアレイ ３，４ データアレイアドレスレジスタ ５，６ セレクタ ７，８ アドレスアレイ ９ アドレスアレイアドレスレジスタ １１ ヒット検出回路 １２ ストアヒットレベルレジスタ １３ 競合検出回路 １４ 動作レジスタ １５ 制御回路 ２０ レベル登録レジスタ
Claims (2)
- 【請求項１】 主記憶データのコピーを保持する複数の
レベルからなるデータアレイと、 前記複数のレベルのデータアレイの中のおのおののデー
タの主記憶アドレスを保持する前記データアレイ対応の
アドレスアレイと、 キャシュのアクセス時には、前記アドレスアレイをすべ
て索引し、入力される比較アドレスと比較して、必要な
データがどのデータアレイにあるか、またはどのデータ
アレイにもないことを検出するヒット検出回路と、 キャッシュへのストア処理時に、前記ヒット検出回路の
出力を保持するストアヒットレベルレジスタと、 前記ヒット検出回路の出力と、前記ストアヒットレベル
レジスタの出力で論理をとって、キャッシュへのストア
処理と、リード処理が同一レベルのデータアレイに行わ
れるか否かを検出する競合検出回路と、 キャッシュへストアする処理かキャッシュをリードする
処理かを示す動作レジスタと、 前記動作レジスタと、前記ヒット検出回路と、前記スト
アヒットレベルレジスタと、前記競合検出回路の出力に
より、異なるデータアレイへのストア先行リード後行の
場合には各データアレイへの同時動作を指示する制御回
路とを有することを特徴とするキャッシュメモリ制御方
式。 - 【請求項２】 主記憶データのコピーを保持する複数の
レベルからなるデータアレイと、 前記複数のレベルのデータアレイの中のおのおののデー
タの主記憶アドレスを保持する前記データアレイ対応の
アドレスアレイと、 キャッシュのアクセス時には、前記アドレスアレイをす
べて索引し、入力される比較アドレスと比較して、必要
なデータがどのデータアレイにあるか、またはどのデー
タアレイにもないことを検出するヒット検出回路と、 自キャッシュ内に必要なデータが無いために、他のキャ
ッシュや主記憶装置から必要なデータを得て、自キャッ
シュへ必要なデータ登録動作をしている時に、データア
レイのどのレベルにデータを登録しているかを表すレベ
ル登録レジスタと、 キャッシュへのストア処理時、またはキャッシュのリー
ド処理時に、 前記ヒット検出回路の出力と、前記レベル登録レジスタ
の出力で論理をとって、自キャッシュへ必要なデータ登
録動作と、キャッシュへのストア処理、またはリード処
理が同一レベルのデータアレイにおこなわれるか否かを
検出する競合検出回路と、 キャッシュストアする処理かキャッシュをリードする処
理を示す動作レジスタと、 前記動作レジスタと、前記ヒット検出回路と、前記レベ
ル登録レジスタと、前記競合検出回路の出力により、異
なるデータアレイへの前記データ登録動作と自キャッシ
ュへのアクセスが発生した場合には各データアレイへの
同時動作を指示する制御回路とを有すること特徴とする
キャッシュメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6008064A JPH07219845A (ja) | 1994-01-28 | 1994-01-28 | キャッシュメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6008064A JPH07219845A (ja) | 1994-01-28 | 1994-01-28 | キャッシュメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07219845A true JPH07219845A (ja) | 1995-08-18 |
Family
ID=11682923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6008064A Pending JPH07219845A (ja) | 1994-01-28 | 1994-01-28 | キャッシュメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07219845A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6647463B2 (en) | 2000-09-08 | 2003-11-11 | Nec Corporation | Cache update method and cache update control system employing non-blocking type cache |
| US8495303B2 (en) | 2008-03-06 | 2013-07-23 | Samsung Electronics Co., Ltd. | Processor and computer system with buffer memory |
-
1994
- 1994-01-28 JP JP6008064A patent/JPH07219845A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6647463B2 (en) | 2000-09-08 | 2003-11-11 | Nec Corporation | Cache update method and cache update control system employing non-blocking type cache |
| US8495303B2 (en) | 2008-03-06 | 2013-07-23 | Samsung Electronics Co., Ltd. | Processor and computer system with buffer memory |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980825 |