JPH06161900A

JPH06161900A - キャッシュメモリ装置

Info

Publication number: JPH06161900A
Application number: JP5225402A
Authority: JP
Inventors: Jiro Miyake; 二郎三宅
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1992-09-24
Filing date: 1993-09-10
Publication date: 1994-06-10
Anticipated expiration: 2015-10-23
Also published as: JP3100807B2

Abstract

(57)【要約】【目的】キャッシュミスが生じた場合、待たせている
キャッシュアクセスに対応するエントリ以外のエントリ
を選択することによって、待たせているキャッシュアク
セスのエントリを置き換えないようにして、キャッシュ
メモリ装置の性能低下を防ぐ。【構成】書き込みバッファ６を備えた２ウェイ・セッ
トアソシアティブ方式のキャッシュメモリ装置におい
て、各バンク１ａ，１ｂ内のデータエントリ２ａ，２ｂ
に対応したタグエントリ３ａ，３ｂに、有効ビット４
ａ，４ｂと書き込み予約ビット５ａ，５ｂとを付加す
る。書き込み予約ビット５ａ，５ｂは、書き込み要求が
発生した場合にセットされ、書き込みが完了したときに
リセットされる。置換制御手段９は、キャッシュミスが
発生した場合に、２つの候補データエントリ２ａ，２ｂ
のうち、対応する書き込み予約ビット５ａ又は５ｂがセ
ットされていない方のエントリを置換の対象とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置において
使用されるキャッシュメモリ装置、特に、書き込み要求
を一時的に保持するための書き込みバッファを備えたキ
ャッシュメモリ装置に関するものである。

【０００２】

【従来の技術】通常のプログラムにおいてロード／スト
ア命令の頻度は非常に高いので、これらの命令を高速に
処理することは、情報処理装置の高性能化にとって極め
て重要である。そのため、近年では、情報処理装置にお
いて中央処理装置（ＣＰＵ）により高速に読み出し／書
き込みができるキャッシュメモリ装置がよく用いられて
いる。

【０００３】ＣＰＵがキャッシュメモリ装置に対してス
トア命令に基づく書き込み要求を発行する場合、ＣＰＵ
はその書き込み要求の処理完了を待つ必要がない。とこ
ろが、ＣＰＵがロード命令に基づく読み出し要求を発行
する場合には、ＣＰＵはその読み出し要求への応答とし
てのキャッシュメモリ装置からの読み出しデータをすぐ
に必要とする。そこで、情報処理装置の性能を上げるた
めに、キャッシュメモリ装置においてストア命令の処理
を待たせてロード命令の処理を先に行なうことが考えら
れている（Mike Johnson著「Superscalar Microprocess
or Design 」Prentice Hall 出版，1991年，150 〜152
頁参照）。

【０００４】例えば、ストア命令の後にすぐロード命令
が続くような命令シーケンスにおいて、ストア命令がキ
ャッシュミスを起こしたとする。キャッシュメモリ装置
は、ストア命令のアドレスのデータを主記憶装置から読
み出し、そのデータで自己のデータエントリを置き換え
る。主記憶装置のアクセス時間はキャッシュメモリ装置
のアクセス時間と比べて通常、非常に長いので、ストア
命令が完了するまで次のロード命令の処理を待たせるの
は、性能の大きな損失である。

【０００５】また、別の例として、パイプライン動作を
行なう情報処理装置において、複数サイクルを使って演
算する命令の結果をストア命令がメモリへ格納する場
合、ストアすべきデータのアドレスはすぐに得られて
も、前の命令の演算が完了しないため、ストアすべきデ
ータがすぐには得られない場合がある。このストア命令
の後にロード命令がある場合、ストア命令が完了するま
でロード命令を待たせるのも、同様に性能低下をもたら
す。

【０００６】そこで、このようにすぐにストア命令が実
行できない場合、ストア命令の実行を待たせて、先にロ
ード命令を実行する。ただし、ストアすべきデータのア
ドレスとロードすべきデータのアドレスとが一致する場
合はロード命令の実行を先に行なうことはできないの
で、アドレスの比較器によってこれを検出する。複数の
ストア命令を待たせて、先にロード命令を実行する場合
は、ストアすべきデータとそのアドレスとを保持するた
めのラッチを複数持たせ、ロードすべきデータのアドレ
スとラッチに格納されている複数のストアすべきデータ
のアドレスとを比較する。比較器はストアすべきデータ
のアドレスを保持するためのラッチの数だけ必要であ
る。

【０００７】図１０は、従来の２ウェイ・セットアソシ
アティブ方式のキャッシュメモリ装置のブロック図であ
る。図１０において、４０ａ，４０ｂはそれぞれバンク
である。第１バンク４０ａは、データを保持するための
複数のデータエントリ２ａと、データのアドレス情報を
保持するための複数のタグエントリ３ａと、データが有
効であるかどうかを示す複数の有効ビット４ａとを各々
備えている。第２バンク４０ｂも同様に、データエント
リ２ｂと、タグエントリ３ｂと、有効ビット４ｂとを各
々複数備えている。４１は、ストア命令に対する書き込
みアドレス４４と書き込みデータ４５とを保持するため
の書き込みバッファである。この例では、書き込みアド
レス４４と書き込みデータ４５とをそれぞれ２つずつ保
持できる。更に、書き込みバッファ４１は、保持してい
る書き込みアドレス４４と新たに与えられたアドレス１
０とを比較して、一致を検出するための一致検出手段４
２を持つ。７は選択回路であり、ＣＰＵから与えられた
アドレス１０と書き込みバッファ４１から出力される書
き込みアドレス４６とのいずれかを、被選択アドレス１
２として出力する。８ａ，８ｂはヒット検出手段であ
り、第１及び第２バンク４０ａ，４０ｂの各々において
キャッシュヒットの検出を行なう。１３ａ，１３ｂはヒ
ット信号である。４３はキャッシュがミスした場合に、
どのバンクのデータエントリを置き換えるかを選択する
ように選択信号１４を出力するための置換制御手段であ
る。

【０００８】ストア命令が実行されると、選択回路７は
与えられたアドレス１０を選択して出力し、タグエント
リ３ａ，３ｂ及び有効ビット４ａ，４ｂが読み出され、
ヒット検出手段８ａ，８ｂによってキャッシュヒットか
ミスかが検出される。ヒットが検出されると、書き込み
データが得られるまで、アドレス１０は書き込みアドレ
ス４４として書き込みバッファ４１に格納される。次に
ロード命令が実行されると、同様に、キャッシュヒット
かミスかが検出されるが、同時に、一致検出手段４２に
よって、与えられたアドレス１０と書き込みバッファ４
１に保持されている書き込みアドレス４４とが比較され
る。一致すると、ロード命令で読み出すべきデータはス
トア命令で格納するデータであるので、ストア命令によ
るデータの書き込みが完了するまで、ロード命令による
読み出しは待たされる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記の
ようなセットアソシアティブ方式をとるキャッシュメモ
リ装置の構成では、１つのアドレスに対してデータを保
持することのできるエントリは複数存在するが、待たさ
れているストア命令がどのデータエントリに書き込もう
としているかが分からないため、アドレスの比較の結
果、アドレスが異なることが検出されても、キャッシュ
ミスを生じたロード命令によって、ストアすべきエント
リが置き換えられてしまう可能性がある。このため、ス
トア命令に対してキャッシュミスとなり、誤動作あるい
は性能の低下をもたらすという問題点を有していた。ダ
イレクトメモリマップ方式をとるキャッシュメモリ装置
でも、ストア命令の処理を待たせてロード命令の処理を
先に行なう場合には、キャッシュミスを生じたロード命
令によって、ストアすべきエントリが誤って置き換えら
れてしまう可能性がある。

【００１０】また、ストア命令の処理を待たせてロード
命令の処理を先に行なおうとしても、書き込みバッファ
に保持されている書き込みアドレスが読み出しアドレス
と一致すると、ストア命令によるデータの書き込みが完
了するまでロード命令による読み出しが待たされる結
果、命令処理効率を向上させ得ない。

【００１１】更に、キャッシュメモリ装置への書き込み
を行なう場合、最初のサイクルでキャッシュヒットを検
出し、次のサイクルでデータの書き込みを行なうので、
ストア命令を連続して実行する場合、それぞれのストア
命令に２サイクルを必要とし、情報処理装置の性能向上
の大きな妨げになるという問題点を有していた。

【００１２】本発明は、これらの問題点に鑑みてなされ
たものであって、その目的は書き込みバッファを備えた
キャッシュメモリ装置の誤動作防止及び性能向上を図る
ことにある。

【００１３】

【課題を解決するための手段】上記目的を達成するた
め、本発明に係る第１のキャッシュメモリ装置は、デー
タエントリに書き込み要求が発生した場合にセットさ
れ、書き込みが完了したときにリセットされる書き込み
予約ビットを備えた構成を採用したものである。セット
アソシアティブ方式をとる場合には、キャッシュミスが
発生した際の置換制御にあたって、待たせているキャッ
シュアクセスに対応するデータエントリ以外のデータエ
ントリを選択するように、書き込み予約ビットがセット
されていないデータエントリを置き換えるべきデータエ
ントリとして優先的に選択する。

【００１４】本発明に係る第２のキャッシュメモリ装置
は、書き込み要求に対するヒット情報を書き込みバッフ
ァに保持し、新たなアクセスに対するアドレスのインデ
ックス部と書き込みバッファに保持されている書き込み
アドレスのインデックス部とを比較し、保持されている
ヒット情報と新たなアクセスに対するヒット情報とを比
較し、これら比較の結果をキャッシュミスが発生した際
の置換制御に反映させることにより、待たせているキャ
ッシュアクセスに対応するデータエントリ以外のデータ
エントリを選択できるようにしたものである。

【００１５】本発明に係る第３のキャッシュメモリ装置
は、連続した２つの書き込み要求に対し、ヒットの検出
のためのタグの読み出しとデータの書き込みとを同時に
行なえるように、キャッシュヒットを検出したときのヒ
ット情報を書き込みバッファに保持し、データを書き込
む際にアドレスのインデックス部と保持していたヒット
情報とによって書き込むデータエントリを選択するよう
にしたものである。

【００１６】

【作用】上記書き込み予約ビットを備えた第１のキャッ
シュメモリ装置によれば、待たせているキャッシュアク
セスに対応するデータエントリが分かり、そのエントリ
以外のエントリを優先的に選択することができ、待たせ
ているキャッシュアクセスに対応するデータエントリを
置き換えることなく、別のキャッシュアクセスを実行す
る。誤動作防止のためには、書き込み予約ビットがセッ
トされている場合に読み出し要求を待たせることもでき
る。また、書き込み予約ビットを利用すれば、書き込み
バッファに保持されている書き込みデータをそのまま読
み出しデータとしてＣＰＵへ転送することも可能であ
る。

【００１７】上記ヒット情報を書き込みバッファに保持
する構成を備えた第２のキャッシュメモリ装置によれ
ば、第１のキャッシュメモリ装置と同様に、適切なデー
タエントリの選択が可能となる。

【００１８】上記第３のキャッシュメモリ装置によれ
ば、連続するストア命令をパイプライン的に高速処理す
ることができる。

【００１９】

【実施例】以下、本発明の実施例について図面を参照し
ながら説明する。

【００２０】（実施例１）図１は、本発明の第１の実施
例に係るキャッシュメモリ装置を用いた情報処理装置の
ブロック図である。簡単のために、２ウェイ・セットア
ソシアティブ方式をとる場合について説明する。図１に
おいて、１００はキャッシュメモリ装置、１０１は中央
処理装置（ＣＰＵ）、１０２はバス制御装置、１０３は
主記憶装置である。１ａ，１ｂはそれぞれバンクであ
る。第１バンク１ａは、データを保持するための複数の
データエントリ２ａと、データのアドレスのタグ部を保
持するためのタグエントリ３ａと、データが有効である
かどうかを示す有効ビット４ａと、データの書き込みが
完了していないことを示す書き込み予約ビット５ａとを
各々備えている。第２バンク１ｂも同様に、データエン
トリ２ｂと、タグエントリ３ｂと、有効ビット４ｂと、
書き込み予約ビット５ｂとを各々複数備えている。６
は、ストア命令に対する書き込みアドレス４４と書き込
みデータ４５とを保持するための書き込みバッファであ
る。この例では、書き込みアドレス４４と書き込みデー
タ４５とをそれぞれ２つずつ保持できる。７は選択回路
であり、ＣＰＵ１０１から与えられたアドレス１０と書
き込みバッファ６から出力される書き込みアドレス４６
とのいずれかを選択して出力する。８ａ，８ｂはヒット
検出手段であり、両バンク１ａ，１ｂにおいてそれぞれ
キャッシュヒットの検出を行なう。１０４は制御回路で
あり、ＣＰＵ１０１からのアクセス要求１０５に応じ
て、キャッシュメモリ装置１００の制御を行なう。

【００２１】ロード命令を実行する場合、ＣＰＵ１０１
は読み出すべきデータのアドレス１０を与え、アクセス
要求１０５により、読み出しの要求を行なう。アドレス
１０は上位ビットのタグ部と下位ビットのインデックス
部とからなる。選択回路７はＣＰＵ１０１から与えられ
たアドレス１０を選択し、２つのバンク１ａ，１ｂのデ
ータエントリ２ａ，２ｂが選択回路７が出力する被選択
アドレス１２のインデックス部を用いて読み出される。
同時に、対応するタグエントリ３ａ，３ｂと有効ビット
４ａ，４ｂとが読み出され、ヒット検出手段８ａ，８ｂ
によってヒットかどうかが検出される。ヒット検出手段
８ａ，８ｂは被選択アドレス（読み出しアドレス）１２
のタグ部とタグエントリ４ａ，４ｂの内容とを比較し
て、一致し、しかも有効ビット４ａ又は４ｂが１であれ
ばキャッシュヒットとしてヒット信号１３ａ又は１３ｂ
を出力し、両バンク１ａ，１ｂのうちヒットを検出した
方から読み出したエントリ２ａ又は２ｂのデータが読み
出しデータ７０としてＣＰＵ１０１へ出力される。どち
らのバンクでもキャッシュヒットが検出されなければ、
キャッシュミスとして、ヒット信号１３ａ，１３ｂによ
ってバス制御装置１０２へ知らされる。バス制御装置１
０２は、キャッシュミスを起こしたアドレス１２によっ
て主記憶装置１０３から対応するデータを読み出して、
両バンク１ａ，１ｂのいずれかの、読み出しアドレス１
２のインデックス部で指定されるデータエントリ２ａ又
は２ｂに格納する。格納すべきバンクの選択は置換制御
手段９によって行なわれ、置換制御手段９が出力する選
択信号１４により、書き込み制御回路１０７が書き込み
の制御を行なう。このとき、主記憶装置１０３から読み
出されたデータが指定されたエントリ２ａ又は２ｂに格
納されると同時に、アドレス１０のタグ部も対応するタ
グエントリ３ａ又は３ｂに格納され、有効ビット４ａ又
は４ｂが１にセットされる。選択する方法は、ランダム
に選ぶ方法や、第１バンク１ａと第２バンク１ｂとを交
互に選ぶ方法や、この図には示していないが、エントリ
毎にヒットの履歴情報を持たせ、この情報を使って最も
使われていないバンクのエントリを選択するＬＲＵ(Lea
st-Recently-Used) 法などがある。

【００２２】ストア命令を実行する場合、ＣＰＵ１０１
は書き込むべきデータ７１とそのデータのアドレス１０
とを与え、アクセス要求１０５により、書き込みの要求
を行なう。キャッシュへの書き込みは、キャッシュヒッ
トが検出されて、どのバンクのエントリに格納すべきか
が分かった後に行なわなければならないので、ヒット検
出のためのサイクルと書き込みのためのサイクルとの２
サイクルが必要である。そのため、書き込みアドレス１
０と書き込みデータ７１とが一旦、書き込みバッファ６
へ格納される。キャッシュヒットが検出されると、次の
サイクルに選択回路７は書き込みバッファ６から出力さ
れた書き込みアドレス４６を選択して、両バンク１ａ，
１ｂに与え、ヒットしたバンクに対して書き込み動作が
行なわれる。ストア命令で書き込むデータが前の命令の
結果のデータであり、前の命令の結果がすぐには得られ
ない場合、結果のデータが得られるまで書き込みアドレ
ス４４だけが書き込みバッファ６に保持され、書き込み
動作が待たされる。キャッシュがミスした場合、バス制
御装置１０２は、ヒット信号１３ａ，１３ｂによりキャ
ッシュミスが知らされ、選択回路７が出力するアドレス
１２によって主記憶装置１０３から該当するデータを読
み出し、バンク１ａ又は１ｂの対応するデータエントリ
２ａ又は２ｂに格納する。その間、書き込みアドレス４
４と書き込みデータ４５とは書き込みバッファ６で待た
される。データエントリ２ａ又は２ｂに書き込む場合、
主記憶装置１０３から読み出されたデータの一部が書き
込みデータで置き換えられて書き込まれる。書き込み予
約ビット５ａ，５ｂはキャッシュヒットかミスかが検出
されたときに１にセットされる。キャッシュヒットが検
出された場合は、ヒットしたバンクのエントリの対応す
る書き込み予約ビット５ａ又は５ｂがセットされ、キャ
ッシュミスが検出された場合は、主記憶装置１０３から
読み出したデータを格納するバンクのエントリの対応す
る書き込み予約ビット５ａ又は５ｂが１にセットされ
る。どのバンクに格納するかは、置換制御手段９によっ
て選択される。書き込み予約ビット５ａ，５ｂは、デー
タの書き込み動作が実際に行なわれると０にリセットさ
れる。

【００２３】ＣＰＵ１０１からの読み出し要求（ロード
命令）に対してキャッシュがミスした場合、主記憶装置
１０３から該当するデータを読み出して、両バンク１
ａ，１ｂのうちのいずれか一方のバンクのデータエント
リ２ａ又は２ｂへ格納する。タグ３ａ，３ｂや有効ビッ
ト４ａ，４ｂが読み出されるとき、同時に書き込み予約
ビット５ａ，５ｂが読み出される。書き込み予約ビット
５ａ又は５ｂが１にセットされていると、対応するバン
クのエントリには待たされている書き込み動作が後に行
なわれることが分かる。これは読み出しアドレスのイン
デックス部と待たされている書き込みのアドレスのイン
デックス部とが等しいが、読み出しアドレスのタグ部と
書き込みアドレスのタグ部とが異なる場合である。置換
制御手段９は書き込み予約ビット５ａ又は５ｂが１にセ
ットされていないバンクを選択し、選択信号１４を出力
する。待たされている書き込み要求が複数あり、両バン
ク１ａ，１ｂの書き込み予約ビット５ａ，５ｂが共に１
にセットされている場合は、書き込み動作が完了するま
で読み出し要求を待たせる。また、読み出し要求に対し
てキャッシュがヒットしたが対応する書き込み予約ビッ
ト５ａ又は５ｂが１にセットされている場合は、待たさ
れている書き込みアドレスとロード命令による読み出し
アドレスとが等しい場合である。この場合は、書き込む
データをロード命令の読み出しデータとしてＣＰＵ１０
１へ送る必要があるので、待たされている書き込みが完
了するまで、読み出しは待たされる。読み出し要求に対
してキャッシュがヒットし、かつ対応する書き込み予約
ビット５ａ又は５ｂが０の場合には、対応するデータを
ＣＰＵ１０１に出力し、ＣＰＵ１０１は書き込み動作の
完了を待たずにプログラムの実行を続けることができ
る。

【００２４】図２で例を用いて説明する。ストア命令に
対するキャッシュヒットかミスかの検出が終わったが、
データの書き込み動作が完了する前に、ＣＰＵ１０１に
よりロード命令が要求されると、このロード命令に対す
るキャッシュの読み出し動作をストア命令に対する書き
込み動作の完了より先に行なうことによって、情報処理
装置の性能向上を図ることができる。

【００２５】図２において、サイクル１でＣＰＵ１０１
よりアドレスＡに対してストア命令の要求があり、サイ
クル２でアドレスＢに対してロード命令の要求があると
する。ここで、アドレスＡとアドレスＢとのタグ部は異
なるが、インデックス部は等しい。サイクル１でキャッ
シュのタグが読み出され、アドレスＡに対してキャッシ
ュミスが検出される。このとき、両バンク１ａ，１ｂか
ら読み出された有効ビット４ａ，４ｂは共に１であり、
書き込み予約ビット５ａ，５ｂは共に０であって、置換
制御手段９はアドレスＡのデータを格納すべきバンクと
して第１バンク１ａを選択する。サイクル２では、選択
された第１バンク１ａの対応するタグエントリ３ａにア
ドレスＡのタグ部を格納して、有効ビット４ａと書き込
み予約ビット５ａとを共に１にセットする。このとき、
主記憶装置１０３は以前のアクセスのために使われてお
り、アクセスＡに対する主記憶装置１０３のアクセスは
待たされる。サイクル３では、アクセスＢに対してキャ
ッシュのタグが読み出され、キャッシュヒットかミスか
の検出が行なわれる。アドレスＡとアドレスＢとはイン
デックス部は等しいが、タグ部は異なるため、キャッシ
ュミスが検出されるが、第１バンク１ａから書き込み予
約ビット５ａが読み出され、第１バンク１ａはすでにア
クセスＡによって書き込まれようとしていることが分か
る。置換制御手段９は、読み出された有効ビット４ａ，
４ｂと書き込み予約ビット５ａ，５ｂとをもとに、アド
レスＢに対して書き込むべきバンクとして第２バンク１
ｂを選択する。サイクル４では、第２バンク１ｂの対応
するタグエントリ３ｂにアドレスＢのタグ部を格納し
て、有効ビット４ｂと書き込み予約ビット５ｂとを共に
１にセットする。主記憶装置１０３に対する以前のアク
セスはサイクル３で終了するため、サイクル４では、ア
クセス要求Ａ又はＢに対して主記憶装置１０３のアクセ
スを開始することができる。ＣＰＵ１０１にとっては、
ロード命令の処理を早く行なった方が、後続の命令を早
く処理でき、性能向上を図ることができる。したがっ
て、サイクル４では、アクセス要求Ｂに対して、主記憶
装置１０３がアクセスされる。サイクル６では、アドレ
スＢに対するデータが主記憶装置１０３から読み出さ
れ、ＣＰＵ１０１に転送されると同時に、第２バンク１
ｂの対応するデータエントリ２ｂに格納され、書き込み
予約ビット５ｂが０にリセットされる。サイクル７で
は、書き込みバッファ６で待たされていたアクセスＡに
対して、主記憶装置１０３のアクセスが開始される。

【００２６】このように、インデックス部が等しいが、
タグ部が異なる２つのアドレスに対して、異なるバンク
を割り当てることができ、キャッシュメモリ装置を有効
に使うことができる。また、後のアクセスを先に処理し
ても、処理が完了していない前のアクセスに対して格納
されているタグを書き換えることがなく、誤動作を防ぐ
ことができる。

【００２７】上の例で、アドレスＡとアドレスＢとが等
しい場合、サイクル３でアドレスＢに対して第１バンク
１ａのタグ３ａが読み出されたとき、タグが一致し、有
効ビット４ａが１であるが、書き込みビット５ａが１で
あるため、対応するエントリ２ａのデータはアクセスＡ
で更新される前のデータであることが分かり、アクセス
ＢはアクセスＡによる書き込みが完了するまで待たされ
る。

【００２８】アドレスＡとアドレスＢとのインデックス
部が異なる場合は、アドレスＢに対して、データを格納
すべきバンクは、アドレスＡに対するバンクとは無関係
に選択される。

【００２９】図３に、置換制御手段９が有効ビット４
ａ，４ｂと書き込み予約ビット５ａ，５ｂとを用いて、
キャッシュミスに対して書き込むバンクを決める方法の
一例を示す。図３において、V(a)、Res(a)はそれぞれ第
１バンク１ａから読み出された有効ビット４ａ、書き込
み予約ビット５ａであり、V(b)、Res(b)はそれぞれ第２
バンク１ｂから読み出された有効ビット４ｂ、書き込み
予約ビット５ｂである。Rep は置換制御手段９が選択し
たキャッシュミスに対して置換すべきバンクを示す。Re
p が０の場合は第１バンク１ａを、１の場合は第２バン
ク１ｂを示す。−Rep は前回選択したバンクと異なるバ
ンクを示す。例えば前回第１バンク１ａを選択した場合
は、第２バンク１ｂを選択する。ｘはDon't Careを表
し、０でも１でも関係ないことを示す。case７ではRep
はｘとなっているが、これは２つのバンク１ａ，１ｂが
すでに書き込みを待っており、新たなアクセスは待たさ
れ、いずれかの書き込み予約ビット５ａ又は５ｂがリセ
ットされた際に、改めて書き込むべきバンクが選択され
る。

【００３０】この実施例では、キャッシュミスの場合
に、置換制御手段９が選択するバンクは、有効ビット４
ａ，４ｂと書き込み予約ビット５ａ，５ｂとを用いて決
めるとしたが、他の情報、例えば、特定のエントリの置
き換えを禁止するためのロックビットや、キャッシュメ
モリ装置１００のデータが更新され、主記憶装置１０３
のデータと異なっていることを示すダーティビットなど
も合わせて用いて、バンクを選ぶようにしてもよい。

【００３１】このように、置換制御手段９は書き込み予
約ビット５ａ，５ｂによって書き込み予定のエントリの
バンクが分かるので、そのエントリを置き換えないよう
にバンクを選択でき、したがって、キャッシュメモリ装
置１００の性能低下を防ぐことができる。また、書き込
みアドレスと新たなキャッシュアクセス要求のアドレス
とを比較する必要がないので、アドレス比較器が不要で
ある。特に書き込みバッファ６にたくさんの書き込み要
求を保持する場合、効果的である。

【００３２】（実施例２）図４は、本発明の第２の実施
例に係るキャッシュメモリ装置を示すブロック図であ
る。

【００３３】従来例で示したように、書き込み動作に
は、キャッシュヒットを判定するサイクルとデータを格
納するサイクルとが必要である。したがって、従来、書
き込み動作を連続して行なう場合、それぞれの書き込み
動作に２サイクルを必要としていた。しかし、書き込む
べきバンクが分かっていたら、データを書き込むときに
タグを読み出す必要はない。また、書き込み動作に対し
てキャッシュヒットの判定をするときは、データエント
リのアクセスは必要ない。したがって、２つの書き込み
動作を連続して行なう場合、第１の書き込み要求に対し
てデータの書き込みを行ないながら、第２の書き込み要
求に対してキャッシュヒットの判定を行なうことができ
る。第２の実施例によれば、このようにタグエントリの
読み出しとデータエントリへの書き込みとをオーバーラ
ップして行なうパイプライン処理によって、見かけ上、
毎サイクル書き込み要求を処理できる。

【００３４】図４において、図１と同じ番号を付したも
のは同じ機能を有するものである。図４では、ＣＰＵ１
０１、バス制御装置１０２及び主記憶装置１０３を省略
している。

【００３５】書き込みバッファ２０は、ＣＰＵより書き
込みアドレスとして与えられたアドレス１０のインデッ
クス部１１０と、書き込みデータ１１１と、書き込むべ
きバンク番号１１２とを保持する。書き込みバッファ２
０に格納されるバンク番号は、タグ３ａ，３ｂと有効ビ
ット４ａ，４ｂとを読み出して、いずれかのヒット検出
手段８ａ又は８ｂがキャッシュのヒットを検出した場合
にそのヒット信号１３ａ又は１３ｂによって設定され
る。また、キャッシュがミスした場合は、置換制御手段
９によって選択されたバンクの選択信号１４によって設
定される。選択回路２１は、与えられたアドレス１０の
インデックス部と書き込みバッファ２０から出力された
書き込みアドレスのインデックス部１１９とのいずれか
を出力する。データエントリ２ａ，２ｂとタグエントリ
３ａ，３ｂとは、互いに独立にアクセスすることができ
る。データエントリ２ａ，２ｂは選択回路２１が出力す
るアドレス２４でアクセスされ、タグエントリ３ａ，３
ｂはＣＰＵより与えられたアドレス１０のインデックス
部によってアクセスされる。２２ａ，２２ｂは、データ
エントリ２ａ，２ｂをアクセスするためのデータアクセ
ス回路である。

【００３６】読み出し要求に対しては、選択回路２１は
ＣＰＵより与えられたアドレス１０のインデックス部を
選択して出力する。したがって、データとそのデータに
対応するタグとが同時に読み出され、キャッシュヒット
が検出されたバンクのデータエントリ２ａ又は２ｂのデ
ータが対応するデータアクセス回路２２ａ又は２２ｂに
よって読み出される。一方、書き込み要求に対しては、
選択回路２１は書き込みバッファ２０から出力された書
き込みアドレスのインデックス部１１９を選択する。あ
るいは、読み出し要求がない場合には、選択回路２１は
書き込みバッファ２０の出力アドレス１１９を常に選択
・出力することとしてもよい。実際に書き込まれるの
は、書き込みデータ７１が得られた後であり、書き込み
バッファ２０に保持されている書き込みアドレス１１０
と書き込みバンク番号１１２とを用いて、データアクセ
ス回路２２ａ，２２ｂによって書き込むべきエントリと
バンクとが選択され、書き込みデータ１１１が書き込ま
れる。

【００３７】ストア命令が実行されると、このストア命
令の書き込み要求に対してタグを読み出し、キャッシュ
ヒットかミスかの検出をしながら、同時に、書き込みバ
ッファ２０で待たされている以前の書き込み要求を処理
する。

【００３８】更に、エントリ毎の書き込み予約ビットを
備えたメモリアレー２３ａ，２３ｂをタグエントリ３
ａ，３ｂのためのメモリアレーとは別に設け、キャッシ
ュミスが生じた場合に、待たされている書き込み要求に
対するエントリを置き換えないように、置換制御手段９
がバンクを選択する。この場合、書き込み予約ビット
は、キャッシュヒット検出の場合にアドレス１０のイン
デックス部を用いて読み出され、そのアクセス要求が書
き込み要求の場合はヒットしたバンクのエントリに対し
て、キャッシュミスに対しては置換制御手段９によって
選択されたバンクのエントリに対してセットされ、デー
タを書き込むときに選択回路２１が出力するアドレス２
４を用いてリセットされる。なお、書き込み予約ビット
は、第１の実施例の場合と同様に、タグエントリ３ａ，
３ｂと同じメモリアレー上に構成してもよい。

【００３９】以上のように第２の実施例によれば、書き
込むべきバンク番号１１２を書き込みバッファ２０に保
持することによって、データを書き込むときに書き込み
アドレスのタグ部を必要としないので、アドレスを保持
するための書き込みバッファ２０の回路が少なくてす
む。更に、データを書き込む際にタグをアクセスする必
要がないので、データエントリ２ａ，２ｂとタグエント
リ３ａ，３ｂとを別々にアクセスするための手段を設け
ることによって、ストア命令に対する書き込み要求をパ
イプライン処理的に、毎サイクル処理できる。

【００４０】（実施例３）図５は、本発明の第３の実施
例に係るキャッシュメモリ装置のブロック図である。図
５において、３０ａ，３０ｂはそれぞれバンクであり、
書き込み予約ビットを持たない点を除いて、第２の実施
例のバンク１ａ，１ｂと同じ構成である。３１は書き込
みバッファであり、第２の実施例の書き込みバッファ２
０の構成（１１０〜１１２）に加えて、一致検出手段３
２を持つ。

【００４１】ストア命令が実行され、ＣＰＵからアドレ
ス１０が与えられると、アドレス１０のインデックス部
を用いて、両バンク３０ａ，３０ｂのタグ３ａ，３ｂ及
び有効ビット４ａ，４ｂが読み出され、ヒット検出手段
８ａ，８ｂによって、キャッシュヒットかどうかが検出
される。キャッシュヒットの場合は、どのバンクでヒッ
トしたかを示すバンク番号１１２として、ヒット信号１
３ａ及び１３ｂが書き込みバッファ３１に格納される。
このとき、バンク番号に加えて、書き込みアドレス１０
のインデックス部と書き込みデータ７１とが書き込みバ
ッファ３１に格納される。キャッシュミスの場合は、置
換制御手段３３が出力する選択信号１４を、データを格
納すべきバンク番号１１２として書き込みバッファ３１
に格納する。その後、書き込みバッファ３１に格納され
ている書き込みアドレスのインデックス部１１０が選択
回路２１によって選択され、更に、書き込みバッファ３
１に格納されている書き込むべきバンク番号１１２がデ
ータアクセス回路２２ａ，２２ｂに与えられ、バンクと
エントリとが指定され、データが書き込まれる。

【００４２】２つのストア命令を連続して実行する場
合、２つ目のストア命令のアドレス１０のインデックス
部を用いて、両バンク３０ａ，３０ｂのタグ３ａ，３ｂ
及び有効ビット４ａ，４ｂを読み出しながら、選択回路
２１で書き込みバッファ３１の書き込みアドレス１１９
を選択することにより、第２の実施例と同様に、パイプ
ライン処理的に１サイクル毎に連続して書き込み処理を
行なうことができる。

【００４３】ストア命令に対して、キャッシュのヒット
を検出した後、データを書き込む前に、ロード命令が実
行されると、選択回路２１はロード命令に対するアドレ
ス１０のインデックス部を選択することによって、アド
レス１０のインデックス部でデータ２ａ，２ｂ、タグ３
ａ，３ｂ及び有効ビット４ａ，４ｂが各々読み出され
る。このとき、一致検出手段３２はロード命令のアドレ
ス１０のインデックス部と書き込みバッファ３１で待た
されている書き込みアドレスのインデックス部１１０と
を比較し、一致し、しかも、書き込みアドレスに対応す
る書き込むべきバンク番号１１２とロード命令のアドレ
ス１０に対してヒットしたバンクの番号とが一致した場
合、アドレス一致信号１１３を出力する。これは、ロー
ド命令のアドレスと待たされているストア命令のアドレ
スとが一致したことを示すので、制御回路１１５はアド
レス一致信号１１３を受け取ると、このストア命令の書
き込みが完了するまでロード命令を待たせる。ロード命
令に対して、キャッシュがヒットし、しかも、ロード命
令のアドレス１０のインデックス部と書き込みバッファ
３１で待たされている書き込みアドレスのインデックス
部１１０とが一致しないか、あるいは書き込むべきバン
ク番号１１２とヒットしたバンク番号とが一致しない場
合は、ヒットしたバンクのエントリ２ａ又は２ｂのデー
タがデータアクセス回路２２ａ又は２２ｂによって読み
出されて、ＣＰＵへ出力される。また、一致検出手段３
２によってロード命令のアドレス１０のインデックス部
と書き込みバッファ３１で待たされている書き込みアド
レスのインデックス部１１０とが比較され、一致し、し
かも、ロード命令がキャッシュミスを起こした場合は、
一致検出手段３２はインデックス一致信号１１４を出力
する。置換制御手段３３は、インデックス一致信号１１
４と書き込みアドレスに対応する書き込むべきバンク番
号１１２とにより、そのバンク番号以外のバンクを、キ
ャッシュミスを起こしたロード命令に対して主記憶装置
から読み出したデータを格納するべきバンクとして選択
する。キャッシュミスに対してインデックス一致信号１
１４が出力されなかった場合は、置換制御手段３３は書
き込みバッファ３１に保持されている書き込み要求とは
無関係に、読み出された有効ビット４ａ，４ｂを用い
て、格納すべきバンクを選択し、選択信号１４を出力す
る。この場合は、図３のｃａｓｅ１、２、３及び４の場
合と同等である。

【００４４】図６に従来のキャッシュメモリ装置で連続
するストア命令を実行する場合のタイミング図を、図７
に本発明の第２及び第３の実施例のキャッシュメモリ装
置で連続するストア命令を実行する場合のタイミング図
を各々示す。図６に示すように、従来のキャッシュメモ
リ装置はアドレスＢによるタグの読み出しとアドレスＡ
によるデータの書き込みとを同時には実行できないの
で、ストア命令はそれぞれ２サイクルを必要とするが、
図７に示すように、本発明のキャッシュメモリ装置で
は、アドレスＢによるタグの読み出しとアドレスＡによ
るデータの書き込みとを同時に行なうことができ、その
分、アクセスのためのサイクル数を少なくすることがで
きる。

【００４５】以上のように、第３の実施例によれば、書
き込みアドレスのインデックス部１１０と書き込みバン
ク番号１１２とを書き込みバッファ３１に保持し、書き
込みアドレスのインデックス部１１０と新たなアクセス
要求のアドレスのインデックス部との比較と、書き込み
バンク番号１１２とヒットしたバンクの番号との比較と
を行なうことによって、待たされている書き込みと新た
なアクセス要求とのアドレスの一致を検出することがで
き、従来、アドレスのタグ部及びインデックス部の双方
を用いて一致の検出をしていたのに比べ、少ないビット
数の比較でよいので、比較器と書き込みアドレスを保持
するための回路とを小さくすることができ、比較処理の
高速化が図れる。また、新たなアクセスがキャッシュミ
スを起こした場合に、置換制御手段３３が書き込むべき
バンク番号以外のバンクをキャッシュミスを起こしたア
クセスに対して主記憶装置から読み出したデータを格納
するバンクとして、優先的に選択することによって、待
たされている書き込みとのエントリの衝突を防ぎ、誤動
作及び性能低下を防ぐ。

【００４６】（実施例４）図８は、本発明の第４の実施
例に係るキャッシュメモリ装置を用いた情報処理装置の
ブロック図である。簡単のために、キャッシュメモリ装
置１２０がダイレクトマップ方式をとる場合について説
明する。ＣＰＵ１０１より書き込み要求が行なわれる
と、第１の実施例と同様に、与えられたアドレス１０を
用いてタグ部メモリ１２５よりタグ３と有効ビット４と
書き込み予約ビット５とが読み出され、ヒット検出手段
８はタグ３とアドレス１０のタグ部との比較と、有効ビ
ット４の値とにより、キャッシュヒットかミスかを検出
する。キャッシュヒットの場合、書き込み予約ビット５
を１にセットし、アドレス１０と書き込みデータ７１と
を書き込みバッファ６のエントリ４４，４５に格納す
る。ＣＰＵ１０１がすぐに書き込みデータを供給するこ
とができない場合は、供給できるまでこの書き込み処理
は待たされる。その後、適当な時に、書き込みバッファ
６に格納されているアドレス４４が読み出され、選択回
路７で選択される。書き込みバッファ６に格納されてい
た書き込みデータ４５は、選択回路７が出力するアドレ
ス１２で指定されるデータ部メモリ１２４のエントリ２
に格納され、同時に、書き込み予約ビット５が０にリセ
ットされ、書き込み処理が完了する。

【００４７】キャッシュミスの場合、書き込み予約ビッ
ト５を１にセットし、アドレス１０と書き込みデータ７
１とを書き込みバッファ６に格納し、バス制御装置１０
２により主記憶装置１０３から該当するデータを読み出
す。主記憶装置１０３から読み出されたデータは、一部
を、書き込みバッファ６に格納されている書き込みデー
タ４５で置き換えられて、書き込みバッファ６に格納さ
れているアドレス４４で指定されるデータ部メモリ１２
４のエントリ２に格納される。このとき、書き込みバッ
ファ６に格納されているアドレス４４のタグ部をタグ部
メモリ１２５のエントリ３に格納し、有効ビット４を１
にセットし、書き込み予約ビット５を０にリセットし、
書き込み処理を完了する。

【００４８】次に、書き込み処理が完了する前に読み出
し要求が与えられた場合について説明する。書き込みア
ドレスと読み出しアドレスとが異なる場合は、後の読み
出し処理を先に行なうことができる。このような場合
は、読み出しアドレス１０のインデックス部でタグ部メ
モリ１２５をアクセスし、読み出された書き込み予約ビ
ット５が０であることから容易に検出される。書き込み
アドレスと読み出しアドレスとが等しい場合、あるい
は、書き込みアドレスと読み出しアドレスとのタグ部は
異なるが、インデックス部が等しい場合は、読み出され
た書き込み予約ビット５が１であることから検出され
る。この場合、書き込み予約ビット５は制御回路１２１
に与えられ、制御回路１２１は書き込みバッファ６に保
持されている書き込み要求の処理が完了し、書き込み予
約ビット５が０にリセットされるまで、読み出し処理を
待たせる。

【００４９】このようにして、後続の読み出し要求が前
の書き込み処理で更新される前のデータを誤って読み出
したり、読み出し要求に対するキャッシュミスによっ
て、前の書き込み処理が格納すべきデータとタグとを誤
って書き換えてしまうことを防ぐことができる。しか
も、書き込みアドレスと読み出しアドレスとを比較器で
比較する必要がなく、回路規模を減少させることができ
る。

【００５０】（実施例５）図９は、本発明の第５の実施
例に係るキャッシュメモリ装置を用いた情報処理装置の
ブロック図である。簡単のため、キャッシュメモリ装置
１３０がダイレクトマップ方式をとる場合について説明
する。書き込みバッファ６は２つのエントリ１３１，１
３２を備え、それぞれ書き込みアドレス１３３と書き込
みデータ１３４とを保持する。１３５はデータを格納す
るための複数のエントリ２を備えたデータ部メモリであ
る。１３６はタグ部メモリであり、データ部メモリ１３
５のそれぞれのエントリ２に対応したアドレスのタグエ
ントリ３と、有効ビット４と、２ビットの書き込み予約
ビット１３７，１３８とを備えている。２ビットの書き
込み予約ビット１３７，１３８はそれぞれ、書き込みバ
ッファ６の２つのエントリ１３１，１３２に対応する。
ＣＰＵ１０１からの書き込み要求に対して、書き込みア
ドレス１３３と書き込みデータ１３４とが書き込みバッ
ファ６の第１エントリ１３１に格納されるときは第１の
書き込み予約ビット１３７が、第２エントリ１３２に格
納されるときは第２の書き込み予約ビット１３８が各々
１にセットされる。これは、書き込みバッファ６の格納
を制御するための書き込みバッファ格納制御回路１３９
が出力するエントリ選択信号１４０，１４１を書き込み
予約ビット１３７，１３８に格納することによってなさ
れる。

【００５１】書き込み要求に対する処理が完了する前に
ＣＰＵ１０１が読み出し要求を行なう場合について説明
する。読み出しアドレス１０によってタグ部メモリ１３
６をアクセスし、読み出された書き込み予約ビット１３
７，１３８が共に０である場合は、書き込みアドレスと
読み出しアドレスとが異なる場合で、読み出し要求に対
する処理を、書き込み処理の前に行なうことができる。
書き込み予約ビット１３７，１３８のいずれかが１で、
ヒット検出手段８がキャッシュヒットを検出してヒット
信号１３を出力した場合は、書き込みアドレスと読み出
しアドレスとが一致する場合である。例えば、第１の書
き込み予約ビット１３７が１の場合、このビットに対応
する書き込みバッファ６の第１エントリ１３１に格納さ
れている書き込みアドレス１３３と読み出しアドレスと
が等しいことを示す。すなわち、第１エントリ１３１に
格納されている書き込みデータ１３４は、ＣＰＵ１０１
が読み出し要求を行なっているデータである。データ転
送制御回路１４２は、第１エントリ１３１のデータ１３
４を読み出して、ＣＰＵ１０１へ転送する。このように
して、書き込み処理が完了する前に読み出し要求の処理
を行なうことにより必要なデータをＣＰＵ１０１へ供給
することができるので、ＣＰＵ１０１を持たせる時間を
短縮して、情報処理装置の性能向上を図ることができ
る。

【００５２】書き込み予約ビット１３７，１３８のいず
れかが１で、ヒット検出手段８がキャッシュミスを検出
した場合、制御回路１４３は書き込みバッファ６に保持
されている書き込み要求の処理が完了し、書き込み予約
ビット１３７，１３８が共に０にリセットされるまで、
読み出し要求を待たせる。これにより、読み出し要求に
対するキャッシュミスによって、書き込み要求に対する
データとタグとを誤って書き換えることを防ぐことがで
きる。また、書き込み予約ビット１３７，１３８を用い
ることによって、書き込みアドレスと読み出しアドレス
とを比較するための比較器が不要で、回路規模を削減で
きる。

【００５３】なお、第４及び第５の実施例において、キ
ャッシュメモリ装置１２０，１３０はダイレクトマップ
方式としたが、セットアソシアティブ方式でも本発明が
適用できることは明らかである。また、書き込みバッフ
ァ６のエントリ数は２以外に、１でも３以上でもよい。

【００５４】また、第１、第２及び第３の実施例におい
て、キャッシュメモリ装置１００は２ウェイ・セットア
ソシアティブ・キャッシュとしたが、３ウェイ以上のセ
ットアソシアティビティを持つキャッシュメモリ装置に
ついても同様である。

【００５５】また、第２及び第３の実施例において、各
データエントリ２ａ，２ｂは選択回路２１で選択された
アドレス２４でアクセスされるとしたが、該データエン
トリ２ａ，２ｂを２ポートのメモリで構成し、与えられ
たアドレス１０による読み出しと、書き込みバッファ２
０又は３１に格納された書き込みアドレス１１０による
書き込みとを同時に行なうようにしてもよい。この場合
には、選択回路２１の配設を省略できる。これにより、
より多くのロード／ストア命令を実行でき、情報処理装
置の性能を向上させることができる。

【００５６】

【発明の効果】以上のように、本発明によれば、書き込
み予約ビットを備えた構成を採用し、あるいはヒット情
報を書き込みバッファに保持する構成を採用したので、
書き込み処理を待たせたまま読み出し動作を行なう場合
のキャッシュメモリ装置の誤動作防止及び性能向上を達
成することができる。

【００５７】また、ヒットの検出のためのタグの読み出
しとデータの書き込みとを同時に行なう構成の採用によ
り、連続するストア命令をパイプライン的に高速処理す
ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るキャッシュメモリ
装置を用いた情報処理装置のブロック図である。

【図２】図１中のキャッシュメモリ装置に対して書き込
み要求と読み出し要求とが続けて発行された場合のタイ
ミング図である。

【図３】図１中の置換制御手段が置換すべきバンクを選
択する方法を示す図である。

【図４】本発明の第２の実施例に係るキャッシュメモリ
装置のブロック図である。

【図５】本発明の第３の実施例に係るキャッシュメモリ
装置のブロック図である。

【図６】従来のキャッシュメモリ装置で連続するストア
命令を実行した場合のタイミング図である。

【図７】本発明の第２及び第３の実施例に係るキャッシ
ュメモリ装置で連続するストア命令を実行した場合のタ
イミング図である。

【図８】本発明の第４の実施例に係るキャッシュメモリ
装置を用いた情報処理装置のブロック図である。

【図９】本発明の第５の実施例に係るキャッシュメモリ
装置を用いた情報処理装置のブロック図である。

【図１０】従来のキャッシュメモリ装置のブロック図で
ある。

【符号の説明】

１ａ，１ｂ，３０ａ，３０ｂ，４０ａ，４０ｂバンク２，２ａ，２ｂデータエントリ３，３ａ，３ｂタグエントリ４，４ａ，４ｂ有効ビット５，５ａ，５ｂ，２３ａ，２３ｂ，１３７，１３８書
き込み予約ビット６，２０，３１，４１書き込みバッファ７，２１選択回路（データアクセス手段）８，８ａ，８ｂヒット検出手段９，３３，４３置換制御手段２２ａ，２２ｂデータアクセス回路（データアクセス
手段）３２，４２一致検出手段１００，１２０，１３０キャッシュメモリ装置１０１ＣＰＵ１０２バス制御装置１０３主記憶装置１１３アドレス一致信号１１４インデックス一致信号１２１，１４３制御回路（制御手段）１３１，１３２書き込みバッファの第１及び第２エン
トリ（書き込み要求エントリ）１３９書き込みバッファ格納制御回路１４２データ転送制御回路（データ転送制御手段）

Claims

【特許請求の範囲】

【請求項１】セットアソシアティブ方式をとるキャッ
シュメモリ装置において、データを格納するための複数のデータエントリと、前記データエントリに格納されたデータのアドレスのタ
グ部を格納するためのタグエントリと、前記データエントリに格納されたデータが有効かどうか
を示す有効ビットと、前記データエントリに書き込み要求が発生した場合にセ
ットされ、書き込みが完了したときにリセットされる書
き込み予約ビットと、キャッシュミスが発生した場合に、書き込み予約ビット
がセットされていないデータエントリを置き換えるべき
データエントリとして優先的に選択するための置換制御
手段とを備えたことを特徴とするキャッシュメモリ装
置。
【請求項２】セットアソシアティブ方式をとるキャッ
シュメモリ装置において、データを格納するための複数のデータエントリと、前記データエントリに格納されたデータのアドレスのタ
グ部を格納するためのタグエントリと、前記データエントリに格納されたデータが有効かどうか
を示す有効ビットと、与えられたアドレスのインデックス部を用いて、前記タ
グエントリと前記有効ビットとを読み出し、前記与えら
れたアドレスのタグ部と比較してヒットかどうかを検出
するためのヒット検出手段と、書き込み要求に対して、前記ヒット検出手段によって検
出されたヒット情報と、書き込みアドレスのインデック
ス部と、書き込むべきデータとを保持するための書き込
みバッファと、読み出しの場合は、前記与えられたアドレスのインデッ
クス部を用いて読み出した複数のデータエントリのう
ち、前記ヒット検出手段によって検出されたヒットに対
応するデータエントリのデータを読み出し、書き込みの
場合は、前記書き込みバッファに格納されている前記書
き込みアドレスのインデックス部と前記書き込みバッフ
ァに格納されている前記ヒット情報とを用いてデータエ
ントリを選択して、前記書き込みバッファに格納されて
いる前記書き込みデータを書き込むためのデータアクセ
ス手段とを備えたことを特徴とするキャッシュメモリ装
置。
【請求項３】請求項２記載のキャッシュメモリ装置に
おいて、前記データエントリに書き込み要求が発生した場合にセ
ットされ、書き込みが完了したときにリセットされる書
き込み予約ビットと、キャッシュミスが発生した場合に、書き込み予約ビット
がセットされていないデータエントリを書き換えるべき
データエントリとして優先的に選択するための置換制御
手段とを更に備えたことを特徴とするキャッシュメモリ
装置。
【請求項４】セットアソシアティブ方式をとるキャッ
シュメモリ装置において、データを格納するための複数のデータエントリと、前記データエントリに格納されたデータのアドレスのタ
グ部を格納するためのタグエントリと、前記データエントリに格納されたデータが有効かどうか
を示す有効ビットと、与えられたアドレスのインデックス部を用いて、前記タ
グエントリと前記有効ビットとを読み出し、前記与えら
れたアドレスのタグ部と比較してヒットかどうかを検出
するためのヒット検出手段と、書き込み要求に対して、前記ヒット検出手段によって検
出されたヒット情報と、書き込みアドレスのインデック
ス部と、書き込むべきデータとを保持するための書き込
みバッファと、読み出しの場合は、与えられたアドレスのインデックス
部を用いて読み出した複数のデータエントリのうち、前
記ヒット検出手段によって検出されたヒットに対応する
データエントリのデータを読み出し、書き込みの場合
は、前記書き込みバッファに格納されている前記書き込
みアドレスのインデックス部と前記書き込みバッファに
格納されている前記ヒット情報を用いてデータエントリ
を選択して、前記書き込みバッファに格納されている前
記書き込みデータを書き込むためのデータアクセス手段
とを備えたことを特徴とするキャッシュメモリ装置。
【請求項５】請求項４記載のキャッシュメモリ装置に
おいて、前記書き込みバッファは、書き込み要求がキャッシュミ
スを生じた場合に書き換えるべきデータエントリの選択
信号を格納する機能を備え、前記データアクセス手段は、書き込みの場合、前記書き
込みバッファに格納されている前記書き込みアドレスの
インデックス部に加えて、前記書き込み要求がヒットの
ときは前記書き込みバッファに格納されている前記ヒッ
ト情報を、前記書き込み要求がキャッシュミスのときは
前記書き込みバッファに格納されている前記書き換える
べきデータエントリの選択信号を各々用いてデータエン
トリを選択して、前記書き込みバッファに格納されてい
る前記書き込みデータを書き込む機能を備えたことを特
徴とするキャッシュメモリ装置。
【請求項６】請求項４記載のキャッシュメモリ装置に
おいて、与えられたアドレスのインデックス部と前記書き込みバ
ッファに格納された書き込みアドレスのインデックス部
とを比較し、前記ヒット検出手段により検出されたヒッ
ト情報と前記書き込みバッファに格納されているヒット
情報とを比較することによって、前記書き込みバッファ
で待たされている書き込みのアドレスと前記与えられた
アドレスとの一致を検出してアドレス一致信号を出力
し、前記与えられたアドレスのインデックス部と前記書
き込みバッファに格納された書き込みアドレスのインデ
ックス部とを比較してインデックス一致信号を出力する
ための一致検出手段と、前記インデックス一致信号を受け取った場合に、前記書
き込みバッファに格納されている書き込み要求がヒット
のときは前記書き込みバッファに格納されているヒット
情報を、前記書き込みバッファに格納されている書き込
み要求がキャッシュミスのときは前記書き換えるべきデ
ータエントリの選択信号を各々用いて、前記書き込みバ
ッファで待たされている書き込み要求によって書き込ま
れるデータエントリ以外のデータエントリを書き換える
べきデータエントリとして優先的に選択し、前記データ
エントリの選択信号を出力するための置換制御手段とを
更に備えたことを特徴とするキャッシュメモリ装置。
【請求項７】データを格納するための複数のデータエ
ントリと、前記データエントリに格納されたデータのアドレスのタ
グ部を格納するためのタグエントリと、前記データエントリに格納されたデータが有効かどうか
を示す有効ビットと、前記データエントリに書き込み要求が発生した場合にセ
ットされ、書き込みが完了したときにリセットされる書
き込み予約ビットと、前記書き込み要求に係るアドレスとデータとを保持する
ための書き込みバッファと、与えられたアクセス要求に対して読み出された前記書き
込み予約ビットがセットされていると、前記書き込みバ
ッファに保持されているデータを前記書き込み要求のア
ドレスで指定されるデータエントリに格納して前記書き
込み予約ビットがリセットされるまで、前記与えられた
アクセスを待たせるための制御手段とを備えたことを特
徴とするキャッシュメモリ装置。
【請求項８】各々書き込み要求に係るアドレスとデー
タとを保持するための複数の書き込み要求エントリを有
する書き込みバッファと、データを格納するための複数のデータエントリと、前記データエントリに格納されたデータのアドレスのタ
グ部を格納するためのタグエントリと、前記データエントリに格納されたデータが有効かどうか
を示す有効ビットと、前記データエントリに書き込み要求が発生した場合に、
前記書き込み要求のアドレスとデータとを保持する書き
込み要求エントリの番号を格納し、書き込みが完了した
ときにリセットされる書き込み予約ビットと、キャッシュヒットを検出するためのヒット検出手段と、読み出し要求に対して前記ヒット検出手段がキャッシュ
ヒットを検出し、かつ読み出された前記書き込み予約ビ
ットがリセットされていない場合、読み出された前記書
き込み予約ビットで指定される前記書き込み要求エント
リに保持されているデータを前記読み出し要求に対する
データとして読み出すためのデータ転送制御手段とを備
えたことを特徴とするキャッシュメモリ装置。