JPH0337745A

JPH0337745A - キャッシュメモリ制御装置

Info

Publication number: JPH0337745A
Application number: JP1173280A
Authority: JP
Inventors: Hitoshi Takagi; 均高木
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-07-05
Filing date: 1989-07-05
Publication date: 1991-02-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明は情報処理システムにおけるキャッシュメモリ制
御装置に関する。

従来技術情報処理システム内の命令実行処理装置単体の性能はデ
バイス技術や実装技術で上限が規定されている。このた
め、複数の処理装置を結合して、マルチプロセッサ形態
とすることが行なわれている。

マルチプロセッサの構成は１つの主記憶を各プロセッサ
が共有するメモリ共看形が多く採用されている。また、
今日のプロセッサはメモリアクセススピードの向上のた
めにキャッシュメモリを備えている。このようなマルチ
プロセッサにおいて、各プロセッサは主に自身のキャッ
シュメモリをアクセスする。あるプロセッサが主記憶上
のあるアドレスに書込みを行った場合、ストアアドレス
に対応するプロセッサのキャッシュメモリの内容と主記
憶の内容との不一致が生ずる。従って、書換えられたス
トアアドレスを有するキャッシュメモリを備えたプロセ
ッサは、キャッシュメモリのそのストアアドレスの古い
内容に対するアクセスを禁止しなけらばならない。

通常行われている手法は以下の通りである。

第３図を参照すると、各プロセッサ２０１および２０２
は主記憶装置２０３に対してストアアドレス３０１およ
び３０４を送出したとき、主記憶装置２０３は他のプロ
セッサ２０２および２０１に対しストアアドレス３０３
および３０２を通知する。この通知に応答して、各プロ
セッサ２０１および２０２は、自身のキャッシュメモリ
にその番地が存在するときにはその番地を含むキャッシ
ュメモリ上の管理単位を無効にする。この無効化の処理
は以下のようである。

すなわち、プロセッサ２０１および２０２は主記憶装置
２０３から他のプロセッサ２０２および２０１へのスト
アアドレス３０３および３０２を受取ると、キャッシュ
メモリのアドレスの一覧表であるアドレスアレイをアク
セスし自キャッシュメモリ内に同一アドレスが存在する
か否かをチエツクする。もし、存在すればアドレスアレ
イ中の各アドレスに付加されている有効ビットのうち、
該当するアドレスに対応するビットを無効と表示するよ
うに書換える。この無効化の処理は最優先で行われ°る
。アドレスアレイはプロセッサがキャッシュメモリをア
クセスする場合に本来用いられるが、無効化の処理はこ
のアクセスを中断して行われる。このため、全プロセッ
サでストアの頻度が高い場合、本来のプロセッサのアク
セスが滞り、性能が低下する。

また、通常プロセッサ間でデータの共有が少ないので、
他のプロセッサのストアアドレスがキャッシュ内にある
頻度は少ない。そこで、他のプロセッサのストアアドレ
スチエツク用にアドレスアレイのコピーを持ち、無効化
処理が必要な場合のみ、本来のアドレスアレイをアクセ
スすることが行われている。

ストアの頻度はプロセッサの個数、使用しているソフト
ウェア、同じソフトウェア内での各種ノくラメータ、ま
たは入出力装置などにより大幅に変化する。

一方、プロセッサを設計し、そのノ＼−ドウエアおよび
ソフトウェアの評価を行う場合、種々の環境を設定して
評価することが肝要である。しかし評価の時間的制限、
使用可能なノ＼−ドウエア上の制限、ソフトウェアの数
およびパラメータを全て尽すことが不可能であることか
ら十分に評価できない。特に、他のプロセッサのストア
動作によるキャッシュ無効化処理の頻度やタイミングに
関する評価もその１つである。

このため、従来のキャッシュメモリ制御装置に、各種タ
イミングを容易に発生できるような仕組みが必要となる
。

発明の目的本発明の目的は広範なタイミングによるプロセッサの評
価ができるようにしたキャッシュメモリ制御装置を提供
することにある。

発明の構成本発明によるキャッシュメモリ制御装置は、キャッシュ
メモリのデータ部のデータのアドレスを格納するアドレ
スアレイ手段と、このアドレスアレイ手段からの出力と
他のプロセッサからのストアアドレスとを比較する比較
手段と、この比較手段による比較一致に応答して該当ア
ドレスを無効化する無効化手段と、予め定められたモー
ド信号に応答して前記比較手段の出力を、前記アドレス
アレイ手段からの出力の中で最も以前に使用されたアド
レスに対応する出力が一致したとして選択する選択手段
とを含むことを特徴とする。

実施例次に本発明の一実施例について図面を参照して詳細に説
明する。

本発明の一実施例の対象であるキャッシュメモリは、４
レベル（ウェイ、コンパートメント）のセットアソシア
ティブメモリであり、新しいデータをキャッシュメモリ
ヘロードする場合のリプレースメントアルゴリズムとし
ては、リーストリセントリューズト（ＬＲＵ）が用いら
れる。

第１図を参照すると、本発明の一実施例は、主記憶（図
示せず）から線ｌｏｔを介して他のプロセッサからのス
トアアドレスを格納するアドレスレジスタ（ＦＡＤＲ）
１、このレジスタ１の線１０２を介して与えられる下位
アドレスに指示された位置に、線１０３を介して与えら
れるアドレスを格納し線１０４．１０５．１０Ｂおよび
１０７を介してアドレスを読出すコピーアドレスアレイ
（ＣＡＡ）　３　このアレイ３から線１０４．１０５．
　ｔｏｅおよび１０７を介して与えられるアドレスおよ
びアドレスレジスタ１から線１０３を介して与えられる
アト、レスの上位ビット群を比較する比較器４，５．６
および７、線Ｉ４２を介して与えられるモード信号を解
読するフラッシュライトデコーダ３１．ＬＲＵのコピー
を格納するコピーＬＲＵ３２、このコピーＬＲＵ３２の
出力を解読するフラッシュリードデコーダ３３゜線１４
２を介して与えられるモード信号に応答して、線１１２
，１１３，１１４および１１５を介して与えられる比較
回路４〜７の比較結果および線１４５を介して与えられ
るデコーダ３３の解読結果のどちらか一方を選択して格
納するフラッシュヒツトレジスタＦＨＲ５９〜１２．線
１０２を介して与えられるアドレスレジスタｌの下位ア
ドレスを格納するフラッシュリクエストアドレスレジス
タＦＲＱＡＲ８、このレジスタ８から線１１７を介して
与えられるアドレスを格納するアト・レスレジスタ１４
、このレジスタ１４から線ｉ１８を介して与えられるア
ドレスで示される位置にアドレスレジスタ１４から線１
１９を介して与えられる上位アドレスを格納し、読出さ
れたアドレスを線１２１〜１２４を介して送出するキャ
ッシュメモリ（図示せず）アクセスのためのアドレスア
レイ１６１６、このアレイ１６の書込レベルを決定する
ためのアドレスアレイ書込レベルレジスタ１５、このア
レイＡＡ１６からのアドレスおよびアドレスレジスタ１
４からの上位アドレスを比較する比較回路１７〜２０、
これら比較回路１７〜２０からの比較結果をヒツトレベ
ル情報として格納するアドレスアレイヒツトレベルレジ
スタＡＨＲ，，２２〜２５、ライトデコーダ２６、アド
レスレジスタ１４から線１２０を介して与えられるアド
レスを格納するアドレスレジスタＡＢＲ２１、このレジ
スタ２１からのアドレスで示される位置からレベル情報
を読出すＬＲＵバッファ２７、このバッファ２７から線
１３７を介して与えられるレベル情報を解読するリード
デコーダＲＤＥＣ２８、このデコーダ２８から線１３８
を介して法えられる解読結果を格納するＬＲＵレジスタ
２９、およびレジスタ２１から線１３５を介して与えら
れるアドレスを格納するアドレスレジスタ３０を含む。

第２図を参照すると、比較回路１７〜２０のそれぞれは
、比較器１５１およびその出力と、線１２５からの信号
との論理和をとるアンドゲート１５２を含む。

次に本発明の一実施例の動作を詳細に説明する。

第１図を参照すると、他のプロセッサ（図示せず）のス
トアアドレス（ＳＡＤＲ）は主記憶（図示せず）から信
号線Ｌｏｔを介して与えられアドレスレジスタ（ＦＡＤ
Ｒ）１に格納される。次にこのレジスタ１からのアドレ
スとコピーアドレスアレイ３からのアドレスとが比較さ
れる。この比較はレジスタ１からのアドレスの下位ビッ
トによりアレイ３がアドレッシングされ、このアドレス
指定に応答してアレイ３から読出された出力とレジスタ
１からのアドレスの上位ビットとの比較により行われる
。アレイ３はキャッシュメモリアクセス用のアドレスア
レイ（ＡＡ）１６のコピ「であり、アレイＡＡ１６の内
容がキャッシュミスヒツトにより書換えられた時には、
同期して書換えられる。

この比較は比較回路４〜７により行われる。線１４２を
介して与えられるモード信号が論理０”の場合、フラッ
シュヒツトレジスタ９〜１２は、比較回路４〜７から線
１１２〜１１５を介して与えられる出力が選択され格納
される。

もしレジスタ９〜１２の内容のうち、１つでも論理“１
”があれば、レジスタ９〜１２に比較回路４〜７の比較
結果が格納されると同時に、アレイ３のアドレスがフラ
ッシュリクエストアドレスレジスタＦＲＱＡＲ８に格納
される。このあと、このアドレスとレジスタ９〜１２に
示されたヒツトレベルをもって、本来のアレイ１６に対
応するアドレスレベルの有効ビットが無効にされる。

この動作よって、信号線１１７を介してアドレスレジス
タ１４に格納することにより、アレイ１６のアドレスが
決定される。また、信号線１１Ｂを介してアドレスアレ
イ書込レベルレジスタ１５によりアドレスアレイ１６の
書込レベルが決定される。

同じアドレスとレベルは、アドレスレジスタ１おヨヒフ
ラッシュ書込レベルレジスタ２へも移送され、アレイ３
の書換動作がアレイ１６と同様に行われる。

信号線１４２のモード信号が論理“１″の場合、レジス
タ９〜１２への人力として信号線１４５の内容が選択さ
れる。線１４５にはＣＬＲＵ３２の出力のデコーダ３３
での解読結果が伝送される。すなわち、信号線１０２で
指示されたアレイ３および１６のアドレスの各レベルの
うち最も以前に使用されたレベルが表わされている。こ
の場合、レジスタ９〜１２のいずれかは必ず論理“１”
であり、このためアレイ１６の対応する有効ビットを無
効にする必要がある。

ＣＬＲＵ３２はＬＲＵバッファ２７の内容のコピーが格
納されている。ＬＲＵ２７およびＣＬＲＵ３２ともに、
キャッシュアクセス時にレジスタ２２〜２５内のヒツト
レベル情報に基づいてアレイ１６のアドレスに対応した
各レベルのアクセスの履歴が更新される。

もし、キャッシュメモリのアクセス時、レジスタ２２〜
２５の全てが論理“０”の場合、すなわち、キャッシュ
ミスヒツト時には、ＬＲＵバッファ２７の内容が読出さ
れ、リードデコーダＲＤＥＣ２８により最も以前に使用
されたレベルがデコードされ、ＬＲＵレジスタＬＲＵＲ
２９に格納される。その時点でアドレスレジスタＡＣＲ
３０に移送されたキャッシュミスヒツトを起こしたアド
レスおよびレジスタ２つの内容がレジスタ１４および１
５、およびレジスタ１および２に移送され、アレイ１６
および３の内容が更新される。

発明の効果本発明はモード信号に応答して、他プロセツサによるス
トアアドレスが自プロセッサ内のキャッシュメモリ内に
存在するか否かをチエツクする場合、該ストアアドレス
から決定されるアドレスアレイのアドレスのＬＲＵレベ
ルに該当アドレスがあるとすることを特徴とする。この
特徴にあわせて、必ずキャッシュ無効化処理を行なうこ
とによりストア頻度の高いシステムがシミュレートてき
る。このため、広範なタイミングによるプロセッサの評
価ができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は第１図に
示される比較回路４〜７および１７〜２０の詳細な構成
を示す図、第３図は従来技術の一例を示す図である。主要部分の符号の説明１・・・・・・フラッシュアドレスレジスタ２・・・・
・・フラッシュ書込レベルレジスタ３・・・・・・コピ
ーアドレスアレイ４〜７・・・・・・比較器８・・・・・・フラッシュリクエストアドレスジスタ９〜１２・・・・・・フラッシュヒツトレベルレジスタ１４・・・・・・アドレスレジスタ１６・・・・・・アドレスアレイ

Claims

【特許請求の範囲】

（１）キャッシュメモリのデータ部のデータのアドレス
を格納するアドレスアレイ手段と、このアドレスアレイ
手段からの出力と他のプロセッサからのストアアドレス
とを比較する比較手段と、この比較手段による比較一致
に応答して該当アドレスを無効化する無効化手段と、予
め定められたモード信号に応答して前記比較手段の出力
を、前記アドレスアレイ手段からの出力の中で最も以前
に使用されたアドレスに対応する出力が一致したとして
選択する選択手段とを含むことを特徴とするキャッシュ
メモリ制御装置。