JPH10232839A - キャッシュシステムおよびキャッシュメモリの作動方法 - Google Patents

キャッシュシステムおよびキャッシュメモリの作動方法

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JPH10232839A
JPH10232839A JP10019729A JP1972998A JPH10232839A JP H10232839 A JPH10232839 A JP H10232839A JP 10019729 A JP10019729 A JP 10019729A JP 1972998 A JP1972998 A JP 1972998A JP H10232839 A JPH10232839 A JP H10232839A
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memory
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JP10019729A
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Andrew Craig Sturges
アンドルー、クレイグ、スタージス
David May
デイビッド、メイ
Glenn Farrall
グレン、ファーラル
Bruno Fel
ブルューノ、フェル
Catherine Barnaby
キャサリン、バーナビー
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STMicroelectronics Ltd Great Britain
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Abstract

(57)【要約】 【課題】 予測不可能な処理を取り除き、あるいは減少
させるキャッシュシステムを提供し、より大きな予測可
能性のあるキャッシング動作を提供すること。 【解決手段】 コンピュータのプロセッサ２と主メモリ
６との間に接続されるキャッシュシステムは一連のキャ
ッシュ区分を有するキャッシュメモリ２２を含んでい
る。各キャッシュ区分は、プロセッサ２による使用のた
めに主メモリ６からフェッチされる項目を保持するアド
レス指定可能な複数の記憶位置を有する。キャッシュシ
ステムは、主メモリ６から項目をフェッチし、主メモリ
６の項目のアドレスによって決まるキャッシュ区分のア
ドレス指定可能な記憶位置の中の一つのキャッシュメモ
リに項目をロードするように構成されたキャッシュ取り
替えエンジン３０も含んでいる。これは、項目がロード
されべき１つあるいはそれ以上のキャッシュ区分を識別
する多ビット区分表示子をキャッシュされる項目のアド
レスと関連して保持するキャッシュ区分アクセステーブ
ルによって得られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プロセッサとコン
ピュータの主メモリとの間で作動するキャッシュシステ
ムに関するものである。
【０００２】
【従来の技術】当該技術分野で周知のように、キャッシ
ュメモリは、ある種のデータおよびコードへのアクセス
待ち時間を減少させ、このデータおよびコードのために
使用されるメモリバンド幅を減少させるようにコンピュ
ータシステムで使用されている。キャッシュメモリはメ
モリアクセスを遅らせたり、統合させたり、再配列した
りすることができる。
【０００３】キャッシュメモリは、コンピュータのプロ
セッサと主メモリとの間で作動する。プロセッサで実行
するプロセスによって要求されるデータや命令は、この
プロセスを実行している間、キャッシュに保持すること
ができる。キャッシへのアクセスは、通常、主メモリへ
のアクセスよりも非常に高速である。プロセッサがキャ
ッシュメモリに必要なデータ項目あるいは命令を置かな
ければ、プロセッサは、それを引き出すために主メモリ
を直接アクセスし、要求されたデータ項目あるいは命令
はキャッシュにロードされる。キャッシュメモリを使用
し、取り替えをするためのいろいろな公知のシステムが
ある。
【０００４】実時間システムのキャッシュを当てにする
ために、キャッシュの動作は予測できる必要がある。す
なわち、キャッシュにあることが予想される特定のデー
タ項目あるいは命令が実際そこにあることは適度の確実
度がある必要がある。大部分の既存の取り替え機構は、
要求されたデータ項目あるいは命令をキャッシュに入れ
ようと常に試みている。これを行うために、この機構は
キャッシュから他のデータ項目あるいは命令を削除しな
ければならない。これは、後で使用するためにそこにあ
ることが予想される削除項目を生じ得る。これは、特
に、多重タスクプロセッサ、あるいは割り込み処理ある
いは他の予測不可能な処理を実行しなければならないプ
ロセッサのための場合である。
【０００５】
【発明が解決しようとする課題】本発明の目的は、この
不都合を取り除き、あるいは減少させるキャッシュシス
テムを提供し、より大きな予測可能性のあるキャッシン
グ動作を提供することにある。
【０００６】
【課題を解決するための手段】本発明の１つの面によれ
ば、コンピュータのプロセッサと主メモリとの間で作動
するキャッシュシステムにおいて、それぞれプロセッサ
によって使用するために主メモリからフェッチされる項
目を保持するアドレス指定可能な複数の記憶位置を有す
る一連のキャッシュ区分を有するキャッシュメモリと、
主メモリから項目をフェッチし、アドレス指定可能な記
憶位置のキャッシュメモリにロードするように構成され
たキャッシュ取り替え機構と、どのキャッシュ区分に項
目をロードできるかを識別するそれぞれの多ビット区分
表示子をキャッシュされるように項目のアドレスと関連
して保持するキャッシュ区分アクセステーブルとを備
え、キャッシュ取り替え機構が、主メモリの項目のアド
レスに応じて１つあるいはそれ以上のキャッシュ区分を
主メモリからフェッチされる各項目に割り当てるように
作動可能であることを特徴とするものである。
【０００７】したがって、項目が２つ以上のキャッシュ
の区分にアクセスすることは実際可能であるか、あるい
はさらに言えば、項目がキャッシュに全然アクセスする
ことをできないようにすることは可能である。前記の構
成において、主メモリの各アドレスはページ番号及び、
ラインインページ番号から成り、ページ番号は各々の区
分表示子に関してルックアップテーブルに保持される。
【０００８】仮想アドレス指定システムにおいて、プロ
セッサは、仮想ページ番号およびラインインページ番号
を含むアドレスを発する。この場合、システムは、仮想
ページ番号を主メモリをアクセスする実ページ番号に変
換するアドレス変換バッファを備え、このアドレス変換
バッファは、アドレス項目がロードされるキャッシュ区
分を識別するための実ページ番号と関連するそれぞれの
区分表示子も保持する。
【０００９】アドレス指定される項目のラインインペー
ジ番号は、項目が置かれるべきキャッシュ区分内のアド
レス記憶位置を識別するために使用することができる。
すなわち、各キャッシュ区分は直接マップされる。ライ
ンインページ番号として項目アドレスのエンドビットで
あるが、適当なビットのセットに他ならない全てを使用
する必要はないことは明らかである。これらは、通常、
アドレスの最下位の終わりに近い。
【００１０】１つあるいはそれ以上のキャッシュ区分は
主メモリのページに割り当てることができる。
【００１１】このシステムは、キャッシュメモリからの
項目を、前記項目の主メモリのアドレスに従って、かつ
項目がキャッシュメモリに保持されるキャッシュ区分に
関係なくアクセスするキャッシュアクセス回路を含み得
る。すなわち、区分表示子は、取り替えで使用されるだ
けで、ルックアップで使用されない。このように、キャ
ッシュされる項目は、たとえこのキャッシング後にこの
区分が異なるアドレスのセットに今すぐ割り当てられる
としても、その区分から引き出すことができる。
【００１２】本発明の他の面によれば、コンピュータの
プロセッサと主メモリとの間に配置されたキャッシュメ
モリの作動方法において、プロセッサが、項目のための
主メモリのアドレスを使用して主メモリから項目を要求
し、かつこの項目がキャッシュメモリに保持されないと
き、項目が主メモリからフェッチされ、キャッシュメモ
リのアドレス指定可能な複数の記憶位置の中の１つにロ
ードされ、アドレス指定可能な記憶位置が一連のキャッ
シュ区分として配置され、かつ１つあるいはそれ以上の
キャッシュ区分が主メモリの項目のアドレスに応じて項
目に割り当てられるように各アドレスがどのキャッシュ
区分に項目をロードできるかを識別する多ビット区分表
示子と関連付けられていることを特徴とするものであ
る。
【００１３】主メモリは複数のプロセスを保持でき、各
プロセスは、共通のページ番号内で主メモリのアドレス
に保持された１つあるいはそれ以上の命令シーケンスを
含んでいる。キャッシュ区分は、各キャッシュ区分を主
メモリの特定のプロセスのページ番号に関連づけること
によって割り当てることができる。
【００１４】各キャッシュ区分におけるアドレス指定可
能な記憶位置の数は変更可能にすることができる。さら
に、ページ番号に対するキャッシュ番号の関連性は、変
更可能であり得ると共にこれらのページ番号を使用する
プロセスはプロセッサによって実行される。
【００１５】
【発明の実施の形態】以下に記載される実施の形態は、
他の区分に入れられる他のデータのページからのキャッ
シュラインから読み出すか、あるいはこのキャッシュラ
インに書き込むことによって予想できない立ち退きから
キャッシュの内容を保護するキャッシュシステムを示し
ている。この実施の形態は、キャッシュの内容を予測で
きるシステムをも提供する。
【００１６】図１は、キャッシュシステムを組み込むコ
ンピュータのブロック図である。コンピュータは、主メ
モリ６から項目をアクセスするためのアドレスバス４お
よび項目をＣＰＵに戻すためのデータバス８に接続され
ているＣＰＵ２を備えている。データバス８はここでは
データバスと呼ばれるけれども、この項目がＣＰＵによ
る実行のための実際のデータあるいは命令を構成しよう
が構成しまいが、これは主メモリ６からの項目の戻りの
ためであることが理解される。ここに記載されるシステ
ムは命令及びデータキャッシュにおける使用に好適なも
のである。周知のように、別個のデータキャッシュおよ
び命令キャッシュがあってもよいし、あるいはデータキ
ャッシュおよび命令キャッシュは結合することができ
る。ここに記載されたコンピュータでは、アドレス指定
方式はいわゆる仮想アドレス指定方式である。アドレス
は、ページアドレスのライン４ａおよび仮想ページアド
レス４ｂに分割される。仮想ページアドレス４ｂはアド
レス変換バッファ（ＴＬＢ）１０に供給される。ページ
アドレスのライン４ａはルックアップ回路１２に供給さ
れる。アドレス変換バッファ１０は、仮想ページアドレ
ス４ｂに基づいて変換された実ページアドレス１４をル
ックアップ回路１２に供給する。ルックアップ回路１２
は、アドレスバスおよびデータバス１６、１８を介して
キャッシュアクセス回路２０に接続されている。さら
に、データバス１８は、主メモリ６からのデータ項目あ
るいは命令のためのものであってもよい。キャッシュア
クセス回路２０は、アドレスバス２４、データバス２６
およびキャッシュメモリ２２のための置換情報を転送す
る制御バス２８を介してキャッシュメモリ２２に接続さ
れている。取り替えエンジン３０は、キャッシュアクセ
ス回路２０との間で置換情報、データ項目（あるいは命
令）およびアドレスを転送する取り替えバス３２を介し
て接続されている。取り替えエンジン３０はそれ自体主
メモリ６に接続されている。
【００１７】取り替えエンジン３０は、アドレス変換バ
ッファ１０から、主メモリ６の項目の実ページアドレス
およびラインインページアドレスを含む全実アドレス３
４を受け取る。取り替えエンジン３０は、４ビットバス
３６上のアドレス変換バッファ１０から区分表示子をも
受け取る。区分表示子の機能は以下に記載されている通
りである。
【００１８】最後に、取り替えエンジン３０は、以下に
より明確に記載されているようにルックアップ回路１２
で発生される、ライン３８上のミス信号を受け取る。
【００１９】ここに記載されているキャッシュメモリ２
２は、直接マッピングキャッシュである。すなわち、こ
のキャッシュメモリ２２はアドレス指定可能な複数の記
憶位置を有し、各位置は、キャッシュの１行を構成す
る。各行は、主メモリからの項目およびこの項目の主メ
モリのアドレスを含んでいる。各行は、この行に記憶さ
れたデータ項目の主メモリのアドレスの最下位ビットを
示す多数のビットによって構成される行アドレスによっ
てアドレス指定可能である。例えば、８行を有するキャ
ッシュメモリの場合、各行アドレスは、これらの行を独
自に識別するために３ビットの長さである。例えば、キ
ャッシュの第２行は行アドレス００１を有するので、ビ
ット００１で終わるアドレスを有する主メモリからの任
意のデータ項目を主メモリに保持することができる。明
らかに、主メモリでは、多数のこのようなアドレスがあ
るので、可能性としてキャッシュメモリのこの行に保持
される多数のデータ項目がある。もちろん、キャッシュ
メモリは、毎回この行に唯一のデータ項目を保持するこ
とができる。
【００２０】次に、図１に示されたコンピュータシステ
ムの動作について説明するが、あたかも区分表示子が存
在しないようである。ＣＰＵ２は、主メモリのアドレス
を使用して主メモリ６からの項目を要求し、このアドレ
スをアドレスバス４上に伝送する。仮想ページ番号は、
それを所定の仮想／実ページ変換アルゴリズムに従って
実ページ番号１４に変換するアドレス変換バッファ１０
に供給される。実ページ番号１４は、ＣＰＵ２によって
伝送された最初のアドレスのラインインページ番号４ａ
とともにルックアップ回路１２に供給される。ページア
ドレスのラインは、キャッシュメモリ２２をアドレス指
定するためにキャッシュアクセス回路２０によって使用
される。ラインインページアドレスは、キャッシュメモ
リ２２の行アドレスに等しい、メモリの主アドレスの
（必ずしもエンドビットを含まない）最下位ビットのセ
ットを含んでいる。データ項目（あるいは命令）および
データ項目（あるいは命令）のアドレスである、ページ
アドレスの行によって識別される行アドレスのキャッシ
ュメモリの内容は、ルックアップ回路１２に供給され
る。そこで、キャッシュメモリ２２から引き出されたア
ドレスの実ページ番号は、アドレス変換バッファ１０か
ら供給された実ページ番号と比較される。これらのアド
レスが一致するならば、ルックアップ回路１２はヒット
を示し、このヒットによってキャッシュメモリ２２のこ
の行に保持されたデータ項目はデータバス８に沿ってＣ
ＰＵ２に戻される。しかしながら、キャッシュメモリ２
２のアドレス指定された行に保持されたアドレスの実ペ
ージ番号がアドレス変換バッファ１０から供給された実
ページ番号に一致しないならば、ミス信号が取り替えエ
ンジン３０のライン３８上に発生される。バス３４上の
アドレス変換バッファ１０から供給される実アドレスを
使用して、主メモリ６から正しい項目を引き出すことは
取り替えエンジン３０のタスクである。主メモリ６から
一度フェッチされたデータ項目は、取り替えバス３２を
介してキャッシュアクセス回路２０に供給され、主メモ
リ６のアドレスとともにキャッシュメモリ２２にロード
される。データ項目そのものはデータバス８に沿ってＣ
ＰＵ２にも戻されるので、ＣＰＵ２は実行し続けること
ができる。上記に概略されるような直接マッピングキャ
ッシュメモリでは、主メモリ６から呼び出されるデータ
項目およびそのアドレスは、データ項目がチェックする
ために最初にアクセスされた記憶位置にロードされるこ
とは明らかである。すなわち、データ項目は、主メモリ
６のページアドレスのラインの最下位ビットのセットに
一致する行アドレスを有するデータ項目を受け入れるこ
とができる唯一の記憶位置に上書きされる。もちろん、
キャッシュメモリ２２に最初に記憶されたデータ項目の
ページ番号およびいまキャッシュメモリ２２にロードさ
れるべきデータ項目は異なっている。この“１対１のマ
ッピングはキャッシュの有用性を制限する。
【００２１】より大きな柔軟性をキャッシュシステムに
提供するために、ｎウェイ・セット・アソシアティブ・
キャッシュメモリが開発されてきた。４ウェイ・セット
・アソシアティブ・キャッシュは図２に示されている。
キャッシュメモリは４つのバンクＢ１，Ｂ２，Ｂ３，Ｂ
４に分割される。このバンクは、図２の１行に対して概
略的に示されているように、一般に共通行アドレスによ
って行方向にアドレス指定される。しかしながら、この
行は４つのキャッシュエントリ、すなわち各バンクに対
して１つのキャッシュエントリを含んでいる。バンクＢ
１に対するキャッシュエントリは、バス２６ａ上に出力
され、バンクＢ２に対するキャッシュエントリは、バス
２６ｂ上に出力され、バンクＢ３およびＢ４に対してな
どである。したがって、これは、１行アドレス（あるい
はページアドレスの行）に対して４つのキャッシュエン
トリを可能にする。行がアドレス指定される度に、４つ
のキャッシュエントリは出力され、そのアドレスの実ペ
ージ番号は、アドレス変換バッファバッファ１０から供
給された実ページ番号と比較され、どのエントリが正し
いエントリであるかを決定する。キャッシュに試みられ
たアクセスの際にキャッシュミスがあるならば、取り替
えエンジン３０は、主メモリから要求された項目を引き
出し、例えば、特定の項目がどれくらいの長さキャッシ
ュに保持されているか、あるいはシステムの他のプログ
ラムパラメータに基づいている取り替えアルゴリズムに
従って、バンクの中の１つの正しい行に要求された項目
をロードする。このような置換アルゴリズムは周知であ
り、ここではこれ以上の説明は省略する。
【００２２】それにもかかわらず、ｎウェイ・セット・
アソシアティブ・キャッシュ（ここでは、ｎはバンク数
であり、図２の４に等しい）は、単一の直接マップシス
テムの改良である間、なお汎用性がなく、より重要なこ
とはキャッシュの動作を適切に予測できないことであ
る。
【００２３】ここに記載されたシステムは、より汎用性
のあるキャッシュ取り替えシステムによってキャッシュ
メモリのコンピュータ使用の最適化を可能にするキャッ
シュ分割機構を提供する。
【００２４】図７は、図１のコンピュータを使用するＣ
ＰＵ２の概略ブロック図である。ＣＰＵ２は、メモリバ
ス４を介してメモリをアドレス指定し、データバス８を
介してデータおよび命令を引き出すことができるフェッ
チ回路１７に接続されている実行回路１５を備えてい
る。一連の汎用レジスタからなるレジスタバンク７は、
プロセスを実行する際に使用するためのデータおよび命
令を保持する実行回路１５に接続されている。さらに、
参照番号９、１１および１３によって示される一連の特
別レジスタが備えられている。任意の数の専用レジスタ
があってもよく、一例として、レジスタ１１は、現在実
行されているコードのラインを識別する命令ポインター
を保持する。さらに、レジスタ９は、ＣＰＵ２によって
実行されているプロセスの状態を規定するスレッド状態
ワードを保持する。実行回路１５は、毎回１プロセスあ
るいは命令のシーケンスを実行することができる。しか
しながら、実行回路１５は、同様にこのプロセスに割り
込み、第１のプロセスが実行し終える前に別のプロセス
を実行し始める。実行回路１５によって現在実行される
プロセスに割り込むことができる多くの理由がある。１
つは、より高い優先順位の割り込み処理が直ちに実行さ
れることである。もう一つは実行されている処理が現在
長い待ち時間でデータを待っているので、第１の処理が
このデータを待っている間、その後の処理を開始するこ
とは実行回路にとってより効率的である。データが受け
取られた場合、第１のプロセスを実行のために再スケジ
ュールすることができる。並行処理の実行は、それ自体
は周知であり、処理ハンドラ１９によって管理される。
【００２５】各処理は、いわゆる制御の「スレッド」の
下で実行される。スレッドは下記の状態を有する。すな
わち、この処理において、スレッドがどこに進むかを示
す命令ポインタ、この処理が次にどこに分岐するかを示
すジャンプポインタ、直ちにアクセスすることができる
値を含んでいるレジスタバンク７、仮想アドレスから物
理アドレスのマッピング、仮想アドレスによりアクセス
可能なメモリの内容、スレッドおよび任意の他の値によ
ってこのような浮動小数点丸めモード、スレッドがカー
ネル特権を有しているかどうか等をアクセスすることが
できる制御レジスタ。
【００２６】上記の状態のいくつかは、ここではスレッ
ド状態ワードと呼ばれ、スレッド状態ワードレジスタ９
に保持されている小さい値のセットで指定される。スレ
ッド状態ワードは、特に下記についての情報を保持す
る。すなわち、スレッドがカーネルモードにあるか否
か、スレッドはどの仮想アドレス空間にアクセスするこ
とができるか、浮動小数点フラグ、トラップイネーブル
およびトラップモード、デバッグ情報、およびトラップ
最適化情報。
【００２７】スレッド状態ワードのフォーマットは表Ｉ
に規定されている。
【表１】
【００２８】ここに記載されたシステムのアドレス変換
バッファ１０では、各ＴＬＢエントリは、仮想ページ番
号、実ページ番号および情報シーケンスに関連付けた。
一例のエントリは図３に示されている。ここで、ＶＰは
仮想ページ番号を示し、ＲＰは実ページ番号を示し、Ｉ
ＮＦＯは情報シーケンスを示している。情報シーケンス
は、公知であり、ここにこれ以上説明されていない方法
でメモリのアドレスについてのいろいろな情報を含んで
いる。しかしながら、現在説明されているシステムによ
れば、情報シーケンスは、説明されている実施の形態で
は４ビットの長さである区分表示子ＰＩをさらに含んで
いる。したがって、情報シーケンスＩＮＦＯのビット０
〜３は区分表示子を構成する。
【００２９】ＴＬＢエントリのための他の配置が図８に
示されている。表Ｉから分かるように、スレッド状態ワ
ードは８ビットのグループ番号を含んでいる。これは、
下記に説明されているように、キャッシュ区分を割り当
てる区分表示子を発生するために使用される。
【００３０】アドレス変換バッファ１０では、各ＴＬＢ
エントリは、仮想ページ番号、実ページ番号および情報
シーケンスと関連付けした。情報シーケンスは、公知で
あり、ここにこれ以上説明されていない方法でメモリの
アドレスについてのいろいろな情報を含んでいる。しか
しながら、本実施の形態では、情報シーケンスは、グル
ープ番号および仮想ページ番号によって決まる区分表示
子ＰＩを発生する区分コードをさらに含んでいる。これ
は、図８に図解的に示されている。ここで、ＶＰは仮想
ページ番号を示し、ＲＰは実ページ番号を示し、ＧＮは
グループ番号を示し、ＩＮＦＯは情報シーケンスを示し
ている。説明されている実施の形態では、ＰＩは４ビッ
トの長さである。
【００３１】区分表示子は、データ項目がキャッシュメ
モリ２２に最初にロードされるときにデータ項目を入れ
ることができる区分に関する情報を提供している。図２
に示されたキャッシュ構造に関して、各区分はキャッシ
ュの１バンクを構成することができる。区分表示子にお
いて、各ビットはバンクの中の１つを参照する。区分表
示子のビットｊの１の値は、このページのデータを区分
ｊに入れることができないことを意味する。ビットｊの
０の値は、このページのデータを区分ｊに入れることが
できることを意味する。データは、区分表示子の２以上
のビットに０を有することによって２以上の区分に入れ
ることができる。全て０である区分表示子によって、デ
ータはキャッシュの任意の区分に入れることができる。
全て１である区分表示子によって、任意のデータ項目
は、キャッシュメモリにロードすることができない。こ
れは、例えば、キャッシュの内容を“凍結”するため
に、例えば診断目的のために使用することができる。
【００３２】図３に示された例では、区分表示子は、主
メモリにこの実ページ番号を有するデータ項目の置換が
バンクＢ１あるいはＢ３を使用できなくて、バンクＢ２
あるいはＢ４を使用することができることを示してい
る。
【００３３】２つ以上のバンクをページに割り当てるこ
とが事実上可能である。この場合、ラインインページ番
号がキャッシュに対して行アドレスよりも多くのビット
を有するならば、区分はｋウェイ・セット・アソシアテ
ィブ・キャッシュとして動作する。ここで、ｋ個の区分
は１ページに割り当てられる。したがって、説明された
例では、図３の実ページ番号はバンクＢ２およびＢ４を
使用することができる。しかしながら、この実ページ番
号はバンクＢ１およびＢ３を使用することができない。
【００３４】区分情報は、キャッシュルックアップで使
用されないで、キャッシュ置換あるいは取り替えにだけ
使用される。このように、キャッシュアクセスは、キャ
ッシュメモリのどこにも保持されるデータ項目を探索す
ることができるのに対して、置換は、このページアドレ
スのために許可された区分にデータを置換するだけであ
る。
【００３５】図４は、取り替えエンジン３０の内容をよ
り詳細に示している。取り替えバス３２は、３つの別個
のバス、データバス３２ａ、アドレスバス３２ｂおよび
置換情報を伝達するバス３２ｃとして図４に示されてい
る。データバスおよびアドレスバス３２ａおよび３２ｂ
は、メモリバス５４を介して主メモリをアクセスするメ
モリアクセス回路５０に供給される。置換情報は、実ア
ドレス３４、バス３６上の区分表示子ＰＩおよびミス信
号３８も受け取る決定回路５２に供給される。決定回路
５２は、主メモリにアクセスされたデータが置かれるべ
きキャッシュの適切な区分を決定する。
【００３６】区分表示子ＰＩは、任意の他のＴＬＢエン
トリのようにＴＬＢにセットすることができる。前述さ
れた例では、区分表示子は、ＣＰＵ２で実行するカーネ
ルモードソフトウェアによってセットされ、特定のキャ
ッシュ区分に入れるべきでないページがこの区分のため
にセットされたその区分表示子ビットを有しないことを
確実にするこのカーネルモードソフトウェアの責務を有
する。しかしながら、ユーザは、キャッシュ区分が変え
られるべきであることを要求することによって区分を変
えることができる。この場合、ＣＰＵ２は、要求を実行
するカーネルモードに変えるので、ＴＬＢエントリを変
え、ユーザモードに変え、ユーザが続けることを可能に
する。したがって、ユーザはキャッシュの分割動作を変
えることができるので、これまで可能であったよりも非
常に大きい柔軟性を提供する。
【００３７】これまで説明されたキャッシュ分割機構
は、特に多重タスクＣＰＵには有用である。多重タスク
プロセッサは、２つ以上の処理を「同時に」実行するこ
とができる。実際には、プロセッサは処理の一部を実行
し、この処理が何らかの理由で、多分続けるためのデー
タあるいはスティミュラスの要求で停止されると、プロ
セッサは、直ちに他の処理を実行し始める。したがっ
て、プロセッサは、個別処理を続けるためのデータある
いはスティミュラスを待って中止することができるとき
さえ常に作動している。図５は、このような状態を図解
的に示されている。図５の左側にはプロセッサが異なる
プロセスＰ１，Ｐ２，Ｐ３，Ｐ４を処理するシーケンス
を図解している。これらの処理が、そのデータがメモリ
に保持されることを予想することができる場合の図が、
図５の右側に示されている。したがって、処理Ｐ１のた
めのデータはページ０に保持されている。処理Ｐ２のた
めのデータはページ１およびページ２に保持されてい
る。処理Ｐ３およびＰ４のためのデータはページ３を共
有する。この例では、プロセッサは、第１の処理のシー
ケンスＰ１、第１の処理のシーケンスＰ２、第２の処理
のシーケンスＰ１、第２の処理のシーケンスＰ２を実行
し、それから第１の処理のシーケンスＰ３を実行する。
第２の処理のシーケンスＰ１が実行された場合、処理Ｐ
１はプロセッサによって完全に実行された。従来のキャ
ッシュシステムでは、一旦プロセッサが第１の処理のシ
ーケンスＰ２を実行し始め、このようにページ１からの
アクセスを要求すると、これらのラインのデータ項目お
よび命令は０ページからの予め記憶された記憶項目およ
び命令をキャッシュで置換することは容易に明らかであ
る。しかしながら、、第２の処理のシーケンスＰ１が実
行されると、これらはまもなく再び要求することができ
る。
【００３８】ここに記載されているキャッシュ分割機構
は、これから生じる得るタイミング遅れおよび不正確さ
を避ける。図６は、プロセッサが処理Ｐ１を実行してい
る間のキャッシュの分割およびプロセッサが実行Ｐ３等
にスイッチする場合の分割の変化を示している。図６
は、各々の場合に対するＴＬＢキャッシュ区分表示子も
示している。左側に図５は、プロセッサが処理Ｐ１およ
びＰ２を実行している間に分割されたキャッシュを示し
ている。処理Ｐ１はキャッシュのバンクＢ１およびＢ２
を使用することができるが、バンクＢ３およびＢ４を使
用することはできない。反対に、処理Ｐ２はバンクＢ３
およびＢ４を使用することができるが、バンクＢ１およ
びＢ２を使用することはできない。これは下記のＴＬＢ
エントリで分かる。すなわち、ページ０は、バンクＢ１
およびＢ２にアクセスすることはできるが、バンクＢ３
およびＢ４にアクセスすることはできないキャッシュ区
分表示子を有する。ページ１およびページ２は、バンク
Ｂ３およびＢ４にアクセスすることはできるが、バンク
Ｂ１およびＢ２にアクセスすることができないキャッシ
ュ区分表示子を有する。ページ３は、キャッシュにアク
セスすることを防止するキャッシュ区分表示子を有す
る。したがって、処理Ｐ３からのデータ項目をキャッシ
ュにロードしようとするプロセッサによるいかなる試み
も禁止される。しかしながら、前述の処理シーケンスに
関して、理解できるように、プロセッサは、処理Ｐ１を
実行し終えるまで、処理Ｐ３のいかなる部分も実行する
つもりはないために、これは不利なことではない。プロ
セッサが何らかの理由でＰ３を実行しなければならない
ならば、唯一の不利な面は、プロセッサがダイレクトメ
モリからそのアクセスを行わなければならなく、キャッ
シュを使用することができないことである。
【００３９】処理Ｐ１を実行し終えた場合、プロセッサ
は、ＴＬＢ（アドレス変換バッファ）のキャッシュ区分
表示子を変えることができるようにカーネルモードを要
求することができる。前述の実施の形態では、カーネル
処理はキャッシュへのアクセスがない。その代わりに、
このカーネル処理は、区分表示子のためのＴＬＢエント
リを修正し、キャッシュの動作を修正する。この変化は
図６の右側に示されている。したがって、次に、キャッ
シュ区分表示子は、処理Ｐ１がキャッシュをともかく使
用することを防止するが、ページ３のためのキャッシュ
区分表示子を変えることによってバンクＢ１およびＢ２
をＢ３およびＢ４に割り当てるので、キャッシュ区分表
示子はキャッシュのこれらのバンクをアクセスすること
ができる。したがって、プロセッサは処理Ｐ３を実行す
ることを期待している場合、プロセッサは現在キャッシ
ュ機構を有している。
【００４０】本発明は上記に明確に記載された実施の形
態に限定されることはない。ある種の特定の可能な変更
は下記に述べられているが、これは、本発明の範囲内で
可能である包括的な変更のリストではない。
【００４１】前述の実施の形態では、アドレスバス４上
にＣＰＵによって発されたアドレスは、仮想ページ番号
４ｂおよびページライン４ａに分割される。しかしなが
ら、本発明は、全仮想アドレスがＣＰＵからキャッシュ
のためのルックアップ回路に送られる場合に使用するこ
ともできる。反対に、本発明は、ＣＰＵが実アドレスを
ルックアップ回路に直接発する場合にも適用することが
できる。重要であることは、キャッシュ区分表示子が主
メモリのアドレスと関連して備えられていることであ
る。
【００４２】前述の実施の形態では、ルックアップおよ
び取り替えの両方でキャッシュをアクセスするための単
一のキャッシュアクセス回路２０が示されている。しか
し、キャッシュに取り替えするための他のアクセスポー
トを備えることもできるので、ルックアップおよび取り
替えは、キャッシュメモリ２２のための異なるアクセス
ポートを介して行われる。
【００４３】前述の実施の形態では、取り替えエンジン
３０およびキャッシュアクセス回路２０は異なるブロッ
クで示されている。しかしながら、これらの機能をルッ
クアップおよび取り替えを実行する単一のキャッシュア
クセス回路に結合することは事実上可能である。
【００４４】
【発明の効果】予測不可能な処理を取り除き、あるいは
減少させるキャッシュシステムを提供し、より大きな予
測可能性のあるキャッシング動作を提供することができ
る。
【図面の簡単な説明】
【図１】キャッシュシステムを組み込むコンピュータの
ブロック図である。
【図２】４ウェイ・セット・アソシアティブ・キャッシ
ュを示す略図である。
【図３】アドレス変換バッファのエントリの例を示す図
である。
【図４】取り替えエンジンのブロック図である。
【図５】多重タスクプロセッサの動作を示す図である。
【図６】図５のシステムのためのキャッシング動作の変
更を説明する図である。
【図７】ＣＰＵの概略ブロック図である。
【図８】第２の実施の形態におけるアドレス交換バッフ
ァ（ＴＬＢ）のエントリの例を示す図である。
【符号の説明】
２ ＣＰＵ ６ 主メモリ ７ レジスタバンク １０ アドレス変換バッファ（ＴＬＢ） １２ ルックアップ回路 １５ 実行回路 １７ フェッチ回路 １９ 処理ハンドラ ２０ キャッシュアクセス回路 ２２ キャシュメモリ ３０ 取り替えエンジン ５０ メモリアクセス回路 ５２ 決定回路
フロントページの続き (72)発明者 デイビッド、メイ イギリス国ブリストル、クリフトン、イー トン、クレスント、９ (72)発明者 グレン、ファーラル イギリス国ブリストル、ロング、アシュト ン、ロング、アシュトン、ロード、157 (72)発明者 ブルューノ、フェル フランス国サスナージュ、リュ、ド、ムー シュロット、14 (72)発明者 キャサリン、バーナビー イギリス国ブリストル、コールピット、ヒ ース、ラウンドウェイズ、18

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】コンピュータのプロセッサと主メモリとの
    間で作動するキャッシュシステムにおいて、 それぞれ前記プロセッサによって使用するために前記主
    メモリからフェッチされる項目を保持するアドレス指定
    可能な複数の記憶位置を有する一連のキャッシュ区分を
    有するキャッシュメモリと、 前記主メモリから項目をフェッチし、前記アドレス指定
    可能な記憶位置のキャッシュメモリにロードするように
    構成されたキャッシュ取り替え機構と、 どのキャッシュ区分に前記項目をロードできるかを識別
    するそれぞれの多ビット区分表示子をキャッシュされる
    ように項目のアドレスと関連して保持するキャッシュ区
    分アクセステーブルとを備え、前記キャッシュ取り替え
    機構が、前記主メモリの前記項目のアドレスに応じて１
    つあるいはそれ以上の前記キャッシュ区分を前記主メモ
    リからフェッチされる各前記項目に割り当てるように作
    動可能であることを特徴とするキャッシュシステム。
  2. 【請求項２】主メモリの各アドレスは、ページ番号およ
    びラインインページ番号を含み、かつ前記ページ番号
    が、それぞれの区分表示子と関連してルックアップテー
    ブルに保持されていることを特徴とする請求項１に記載
    のキャッシュシステム。
  3. 【請求項３】前記プロセッサが仮想ページ番号およびラ
    インインページ番号を含み、かつ前記システムが、仮想
    ページ番号を、主メモリをアクセスするための実ページ
    番号に変換するアドレス変換バッファを含み、前記アド
    レス変換バッファが、アドレス指定された項目がロード
    されるべきであるキャッシュ区分を識別するための実ペ
    ージ番号と関連してそれぞれの区分表示子を保持するこ
    とを特徴とする請求項１に記載のキャッシュシステム。
  4. 【請求項４】前記項目のアドレスのラインインページ番
    号が、前記項目が置かれるべき前記キャッシュ区分内の
    アドレス記憶位置を識別するために使用されることを特
    徴とする請求項２または３に記載のキャッシュシステ
    ム。
  5. 【請求項５】１つあるいはそれ以上のキャッシュ区分が
    主メモリのページに割り当てられていることを特徴とす
    る請求項２ないし４のいずれか１項に記載のキャッシュ
    システム。
  6. 【請求項６】前記項目の主メモリのアドレスにより、か
    つ前記項目がキャッシュメモリに保持されているキャッ
    シュ区分に関係なく前記キャッシュメモリからの項目に
    アクセスするキャッシュアクセス回路を備えていること
    を特徴とする請求項１ないし５のいずれか１項に記載の
    キャッシュシステム。
  7. 【請求項７】コンピュータのプロセッサと主メモリとの
    間に配置されたキャッシュメモリの作動方法において、
    前記プロセッサが、項目のための主メモリのアドレスを
    使用して主メモリから前記項目を要求し、かつこの項目
    が前記キャッシュメモリに保持されないとき、前記項目
    が前記主メモリからフェッチされ、前記キャッシュメモ
    リのアドレス指定可能な複数の記憶位置の中の１つにロ
    ードされ、前記アドレス指定可能な記憶位置が一連のキ
    ャッシュ区分として配置され、かつ１つあるいはそれ以
    上のキャッシュ区分が主メモリの前記項目の前記アドレ
    スに応じて前記項目に割り当てられるように各アドレス
    がどのキャッシュ区分に前記項目をロードできるかを識
    別する多ビット区分表示子と関連付けられていることを
    特徴とするキャッシュメモリの作動方法。
  8. 【請求項８】主メモリの各アドレスがページ番号および
    ラインインページ番号を含み、かつ複数のプロセスが主
    メモリに保持され、各プロセスが共通ページ番号を有す
    る主メモリのアドレスに保持された１つあるいはそれ以
    上の命令のシーケンスを含むことを特徴とする請求項７
    に記載の方法。
  9. 【請求項９】前記キャッシュ区分の中の１つが、前記１
    つのキャッシュ区分を前記主メモリのプロセスのページ
    番号に関連付けることによってそのプロセスに割り当て
    られることを特徴とする請求項８に記載の方法。
  10. 【請求項１０】各キャッシュ区分のアドレス指定可能な
    記憶位置数が変更可能であることを特徴とする請求項７
    ないし９のいずれか１項に記載の方法。
  11. 【請求項１１】キャッシュ区分をページ番号に関連付け
    ることが変更可能であると共にこれらのページ番号を使
    用するプロセスが前記プロセッサによって実行されるこ
    とを特徴とする請求項７ないし１０のいずれか１項に記
    載の方法。
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