JP2968509B2 - コンピュータシステム及びキャッシュの内容のコヒーレンシー状態を変更する方法 - Google Patents

コンピュータシステム及びキャッシュの内容のコヒーレンシー状態を変更する方法

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JP2968509B2
JP2968509B2 JP10053904A JP5390498A JP2968509B2 JP 2968509 B2 JP2968509 B2 JP 2968509B2 JP 10053904 A JP10053904 A JP 10053904A JP 5390498 A JP5390498 A JP 5390498A JP 2968509 B2 JP2968509 B2 JP 2968509B2
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、コンピュータシス
テム、及びキャッシュの内容のコヒーレンシー状態を変
更する方法に関するものである。
【０００２】
【従来の技術】この技術で周知のように、あるデータお
よびコードに対するアクセス待ち時間を短縮し、かつそ
のデータおよびコードのために使用するメモリの帯域幅
を狭くするために、コンピュータシステムにおいてキャ
ッシュメモリが用いられる。キャッシュメモリはメモリ
アクセスを遅らせ、まとめ、かつ集合させることができ
る。
【０００３】キャッシュメモリはコンピュータのプロセ
ッサと主メモリとの間で動作する。プロセッサで実行し
ているプロセッサにより求められるデータと命令のデー
タとの少なくとも一方を、そのプロセスの実行中にキャ
ッシュに保持することができる。キャッシュのアクセス
は主メモリのアクセスより通常はるかに迅速である。プ
ロセッサがキャッシュメモリ内の求められているデータ
項目または命令項目を見つけないときは、プロセッサは
主メモリを直接にアクセスしてそれを検索し、求められ
ているデータ項目または命令項目がキャッシュにロード
される。キャッシュメモリを使用および再び充たすため
の種々の既知のシステムが存在する。
【０００４】実時間システムでキャッシュに依存するた
めには、キャッシュの動作を予測できる必要がある。す
なわち、キャッシュ内で見出されることが予測される特
定のデータ項目または特定の命令が、実際にそこに見出
される合理的な確実性に富む必要がある。既存の再充填
機構のほとんどは、求められているデータ項目または命
令をキャッシュ内に置くことを通常つねに試みる。これ
を行うために、既存の機構は他のデータ項目または他の
命令をキャッシュから削除しなければならない。そうす
ると、後で使用するために存在することが予測されてい
る項目が削除される結果となることがある。これは、多
重タスキングの場合、または割り込みプロセスあるいは
その他の予測できないプロセスを取り扱わなければなら
ないプロセッサの場合に、とくにそうである。
【０００５】コンピュータシステムは２つ以上のプロセ
ッサを持つことがあり、各プロセッサはそれ自身のキャ
ッシュを持つことができる。あるいは、プロセッサは複
数のＣＰＵを持つことができる。各ＣＰＵはそれ自身の
キャッシュを有する。しかし、それらのキャッシュは単
一のメモリ資源を普通にアクセスする。
【０００６】図７は、それ自身のキャッシュ１とキャッ
シュ２をおのおの持つ２つのプロセッサＣＰＵ１とＣＰ
Ｕ２がある場合を示す。それらのキャッシュは１つのメ
モリ資源ＭＥＭを共有する。図８はそのような状況にお
いて起きることがあるものを示す。主メモリ内のアドレ
ス１０１０について考えることにする。これはキャッシ
ュ１と２のキャッシュ記憶場所１０にマップされる。ア
ドレス１０１０に記憶されている値Ｖ３は初期値Ｘを持
っていた。値Ｖ３＝Ｘは最初は両方のキャッシュのキャ
ッシュ記憶場所に記憶されていた。その段階では、デー
タ項目Ｖ３は「見ることが」できた、すなわち、アドレ
ス１０１０をアクセスしているいずれのプロセッサもそ
れのキャッシュから値Ｖ３＝Ｘを検索する。しかし、Ｃ
ＰＵ１はプロセスを実行し、値Ｖ３＝Ｘを変更し、これ
をＣＡＳＨ１の記憶場所１０へ戻していた。今は主メモ
リ内の値Ｖ３＝Ｘは「汚れている」−すなわち、それは
Ｖ３の現在の値をもはや反映しない。更に、キャッシュ
２内の値Ｖ３＝Ｘは「古い」、すなわち、それは真の値
とは異なる。この状況は、ＣＰＵ２が値Ｖ３を検索しよ
うとする前に訂正する必要がある。その理由は、もし訂
正しないとＶ３＝Ｘを誤って検索するからである。
【０００７】このようにして、いくつかのプロセッサお
よび装置がメモリを正しく共用できるようにするため
に、キャッシュ・コヒーレンシー制御が求められる。こ
れは下記のようにして行うことができる。 １．自動コヒーレンシー。ハードウェアを追加すること
により、どのプロセッサまたはどの装置が書き込んだか
とは無関係に、最後に書き込まれた値をロード（load
s）が検索できることが保証される。自動コヒーレンシ
ーの機能的ではあるが、性能が低い、実現はキャッシュ
を不能にすることであることに注目されたい。そのよう
な追加のハードウェアを図７に参照記号 COHERE で示
す。 ２．ソフトウエア・コヒーレンシー。キャッシュとメモ
リとの間のデータの転送を制御するために特殊なコード
列を用いる。それらのコード列によりコヒーレンシーの
精密な制御と、キャッシュの効率的な使用が可能にな
る。
【０００８】データの可視性はキャッシュが自動的にコ
ヒーレントであるか否かに依存する。キャッシュが自動
的にコヒーレントでないとすると、メモリの内容と、そ
のメモリの自身のキャッシュの内容だけがプロセッサに
とって見える。適切な時にデータがメモリに確実に書込
まれるようにするために、ソフトウエアは協力しなけれ
ばならない。キャッシュが自動的にコヒーレントであれ
ば、任意のプロセッサにより最後に書込まれた値を他の
全てのプロセッサが見ることができる。
【０００９】＜可視性の定義＞ 可視 データ項目のアドレスからのロードがその項目
を戻すならば、そのデータ項目をプロセッサが見ること
ができる。 古い キャッシュ内の値が最後に書込まれた値とは異
なるならば、データ項目は古い。 汚れ データ項目が主メモリに関してキャッシュ内で
修正されたならば、そのデータ項目は汚れている。
【００１０】キャッシュ内の記憶場所をクリアすること
をプロセスが希望するが、そのプロセスはそのキャッシ
ュ記憶場所に記憶されているアドレスをアクセスせず、
既存のソフトウエア・コヒーレンシー技術が、カーネル
モードと呼ばれる特殊な、特権プロセッサ動作モードの
使用を求める。正常なユーザーモードでは、カーネルモ
ードへの転送によること以外のソフトウエア・コヒーレ
ンシー技術を用いて、キャッシュをコヒーレントにする
ことがそのような状況においては可能でない。
【００１１】本発明の１つの面によれば、一連の命令を
実行することによりプロセスを実行するプロセッサと、
命令、および命令に対するデータを保持する主メモリ
と、プロセッサと主メモリとの間のメモリアクセス経路
中に接続され、それぞれ主メモリ内の複数のアドレスの
うちのいずれかのデータをロードすることができる複数
の記憶場所を有するキャッシュとを備え、プロセッサ
は、（ｉ）キャッシュ内の記憶場所の内容に対して実行
すべきオペレーションと、（ｉｉ）主メモリ内のアドレ
スと、を指定するキャッシュ・コヒーレンシー命令を含
む一連の命令を実行することができ、さらにプロセッサ
は、キャッシュ・コヒーレンシー命令を実行する際に、
キャッシュ・コヒーレンシー命令が指定する主メモリ内
のアドレスのデータがキャッシュ内の記憶場所に保持さ
れているか否かとは無関係に、実行中のプロセスでキャ
ッシュ・コヒーレンシー命令が指定する主メモリ内のア
ドレスを通常アクセスすることによりそのアドレスのデ
ータを主メモリからロードすることができる記憶場所の
内容に対して、キャッシュ・コヒーレンシー命令が指定
するオペレーションを実行する実行ユニットを含んでい
る、コンピュータシステムが提供される。
【００１２】キャッシュの各記憶場所の内容は、主メモ
リ内のアドレスと、主メモリ内のそのアドレスに記憶さ
れているデータとを含むことができる。
【００１３】上記キャッシュ・コヒーレンシー機構は、
キャッシュに記憶されている特定のアドレスについてキ
ャッシュ・コヒーレンシーオペレーションを実行するこ
とを要求する必要がないという利点を持つ。そのキャッ
シュ記憶場所にマップする任意のアドレスを指定でき、
プロセッサは命令がそのアドレスを通常アクセスするな
らばその命令を実行することができる。したがって、実
行しているプロセスがキャッシュ・コヒーレンシー命令
の主メモリ内の指定されたアドレスをアクセスしなけれ
ばキャッシュ・コヒーレンシー・オペレーションが実行
されないから、どのような保護モードも自動的に考慮に
入れる。
【００１４】１つの種類のキャッシュ・コヒーレンシー
命令は、キャッシュ内の記憶場所に保持されているデー
タを主メモリ内のアドレスにライトバックするフラッシ
ュ命令である。
【００１５】他の種類のキャッシュ・コヒーレンシー命
令は、キャッシュ内の記憶場所の内容をクリアする除去
命令である。
【００１６】キャッシュ・コヒーレンシー命令は主メモ
リ内の一連のアドレスを指定し、実行中のプロセスでキ
ャッシュ・コヒーレンシー命令が指定する主メモリ内の
一連のアドレスを通常アクセスすることによりその一連
のアドレスのデータをロードすることができる記憶場所
の内容に対して、キャッシュ・コヒーレンシー命令が指
定するオペレーションを実行することができる。
【００１７】キャッシュは複数のキャッシュ区画に区分
することができる。その場合、アクセスされた主メモリ
内のアドレスのデータがキャッシュ区画のいずれにロー
ドすることができるかはアクセスされた主メモリ内のア
ドレスに基づいて決定される。
【００１８】主メモリはページで編成することができ
る。各ページは一連のアドレスを含む。その場合には、
キャッシュ・コヒーレンシー命令はオペレーションを実
行すべき主メモリ内のページを指定することができる。
オペレーションは指定されたページ内の一連のアドレス
のおのおのについて実行される。
【００１９】その場合には、各ページのサイズが常に個
々のキャッシュ区画のサイズ以上であるならば、ページ
を指定することによりキャッシュ区画を常に完全にクリ
アできることを決定することができる。
【００２０】キャッシュ、またはキャッシュ区画は直接
マップすることができる。しかし、他の結合（associat
ivities）が可能である。
【００２１】本発明は、主メモリ内の複数のアドレスの
データをキャッシュの各記憶場所にロードすることがで
きるコンピュータシステムにおいて、主メモリに保持さ
れているデータに関してキャッシュの内容のコヒーレン
シー状態を変更する方法であって、 （ｉ）キャッシュ内の記憶場所の内容に対して実行すべ
きオペレーションと、 （ｉｉ）主メモリ内のアドレスとを指定するキャッシュ
・コヒーレンシー命令を実行する過程と、キャッシュ・
コヒーレンシー命令に応じて、キャッシュ・コヒーレン
シー命令が指定する主メモリ内のアドレスのデータがキ
ャッシュ内の記憶場所に保持されているか否かとは無関
係に、実行中のプロセスでキャッシュ・コヒーレンシー
命令が指定する主メモリ内のアドレスを通常アクセスす
ることによりそのアドレスのデータを主メモリからロー
ドすることができる記憶場所の内容に対して、キャッシ
ュ・コヒーレンシー命令が指定するオペレーションを実
行する過程とを備える、主メモリに保持されているデー
タに関してキャッシュの内容のコヒーレンシー状態を変
更する方法も提供する。
【００２２】
【００２３】
【００２４】好適な実施の形態では、プロセッサはユー
ザー動作モードと、特権（カーネル）動作モードとを有
する。キャッシュ・コヒーレンシー命令はユーザーモー
ドで実行することができる。
【００２５】
【発明の実施の形態】以下、図面を参照して本発明を実
施の形態について説明する。
【００２６】図１はキャッシュ装置を組み込んだコンピ
ュータのブロック図である。このコンピュータはＣＰＵ
２を有する。そのＣＰＵ２は、主メモリ６から項目をア
クセスするためにアドレスバス４に接続され、かつ項目
をＣＰＵ２に戻すためにデータバス８に接続される。デ
ータバス８をここではデータバスと呼んでいるが、それ
は、主メモリ６からの項目が実際のデータ、またはＣＰ
Ｕが実行する命令を構成しようが、構成しまいが、それ
らの項目を戻すためのものであることがわかるであろ
う。ここで説明する装置は命令キャッシュおよびデータ
キャッシュに使用するために適当なものである。よく知
られているように、データキャッシュと命令キャッシュ
を別々に設けることもできれば、データキャッシュと命
令キャッシュを組み合わせることもできる。ここで説明
しているコンピュータでは、アドレッシングのやり方は
いわゆる垂直アドレッシング法である。アドレスはライ
ンインページ・アドレス４ａと、垂直ページアドレス４
ｂとに分割される。垂直ページアドレス４ｂは翻訳ルッ
クアサイド・バッファ（ＴＬＢ）１０に供給される。ラ
インインページ・アドレス４ａはルックアップ回路１２
に供給される。翻訳ルックアサイド・バッファ１０は、
垂直アドレス４ｂから変換された実ページアドレス１４
をルックアップ回路１２に供給する。ルックアップ回路
１２はアドレスバス１６およびデータバス１８を介して
キャッシュアクセス回路２０に接続される。また、デー
タバス１８は主メモリ６からのデータ項目または命令の
ためのものにすることができる。キャッシュアクセス回
路２０はアドレスバス２４と、データバス２６と、制御
バス２８とを介してキャッシュメモリ２２に接続され
る。制御バス２８はキャッシュメモリのための交換情報
を転送する。補充装置（refill engine）３０が補充バ
ス（refill bus）３２を介してキャッシュアクセス回路
２０に接続される。補充バス３２は交換情報と、データ
項目（または命令）と、アドレスとを補充装置とキャッ
シュアクセス回路との間で転送する。補充装置３２自体
は主メモリ６に接続される。
【００２７】補充装置３０はフル実アドレス３４を翻訳
ルックアサイド・バッファ１０から受ける。フル実アド
レス３４は主メモリ６内の項目の実ページアドレスと、
ラインインページ・アドレスとを含む。また、補充装置
３０は翻訳ルックアサイド・バッファ１０からの区画標
識を４ビットバス３６を介して受ける。区画標識の機能
については後で説明する。
【００２８】最後に、補充装置３０はミス信号を線３８
を介して受ける。ミス信号は、後で詳しく説明するやり
方でルックアップ回路１２で発生される。
【００２９】ここで説明しているキャッシュメモリ２２
は直接マップされるキャッシュである。すなわち、それ
は複数のアドレス可能な記憶場所を有する。各記憶場所
はキャッシュの１つの行を構成する。各行は主メモリか
らの項目と、その項目の主メモリ内のアドレスの部分と
を含む。各行に記憶されているデータ項目の主メモリ内
のアドレスの最下位ビットを表すビットの数により構成
された行アドレスにより、各行はアドレスすることがで
きる。たとえば、８つの行があるキャッシュ・メモリで
は、それらの行を一意に特定するために各行アドレスは
３ビット長である。たとえば、キャッシュの第２の行の
行アドレスは００１であるから、ビット００１で終わる
アドレスを持つ主メモリからの任意のデータを保持する
ことができる。明らかに、主メモリでは、そのようなア
ドレスが多数存在するために、キャッシュメモリ内のそ
の行に保持されるデータ項目が潜在的に多数存在する。
もちろん、キャッシュメモリはその行には１度にただ１
つのデータ項目を保持することができる。
【００３０】ここで図１に示すコンピュータシステムの
動作を説明するが、説明に際しては区画標識が存在しな
いものとする。ＣＰＵ２は主メモリ６内のアドレスを用
いて主メモリから項目を要求し、そのアドレスをアドレ
スバス４を介して送る。仮想ページ数が翻訳ルックアサ
イド・バッファ１０に供給される。そのバッファはその
ページ数を、所定の仮想−実ページ翻訳アルゴリズムに
従って実ページ数１４に翻訳する。実ページ数１４は、
ＣＰＵ２により送られた元のアドレスのラインインペー
ジ数４ａとともにルックアップ回路１２に供給される。
キャッシュアドレス回路２０はキャッシュメモリ２２を
アドレスするためにラインインページ・アドレスを用い
る。ラインインページ・アドレスは、キャッシュメモリ
２２内の行アドレスに等しいメモリ内の主メモリの１組
の最下位ビット（終りのビットを必ずしも含まない）を
含む。ラインインページ・アドレスにより特定された行
アドレスにおけるキャッシュメモリ２２の内容（データ
項目（または命令）とデータ項目（または命令）の主メ
モリ内のアドレスである）がルックアップ回路１２に供
給される。そこで、キャッシュメモリから検索されたア
ドレスの実ページ数を、翻訳ルックアサイド・バッファ
１０から供給された実ページ数と比較する。それらのア
ドレスが一致したならば、キャッシュメモリのその行に
保持されていたデータ項目をデータバス８に沿ってＣＰ
Ｕへ戻させるヒットをルックアップ回路は指示する。し
かし、キャッシュメモリ２２内のアドレスされた行に保
持されていたアドレスの実ページ数が、翻訳ルックアサ
イド・バッファ１０から供給された実ページ数に一致し
ないとすると、補充装置３０への線３８にミス信号が発
生される。翻訳ルックアサイド・バッファ１０からバス
３４を通じて供給される実アドレスを用いて、主メモリ
６から正しい項目を検索することが補充装置３０のタス
クである。主メモリ６からひとたびフェッチされたデー
タ項目は、補充バス３２を介してキャッシュアクセス回
路２０に供給され、主メモリ内のアドレスと共にキャッ
シュメモリ２２にロードされる。ＣＰＵが実行を継続で
きるように、データ項目自体もデータバス８に沿ってＣ
ＰＵへ戻される。上で簡単に述べた直接マップ・キャッ
シュメモリでは、主メモリ６から再び呼び出されたデー
タ項目およびそれのアドレスが、データ項目が検査のた
めに最初にアクセスされた記憶場所にロードされること
が明らかであろう。すなわち、そのデータ項目は、それ
を受けることができて、主メモリ内のラインインページ
・アドレス中の最下位ビットセットに一致する行アドレ
スを持つ記憶場所にのみ重ね書きされる。もちろん、キ
ャッシュメモリにもともと記憶されているデータ項目の
ページ数と、それにいまロードすべきデータ項目とは異
なる。この「１対１マッピング」はキャッシュの有用性
を制限する。
【００３１】キャッシュシステムに一層高い柔軟性を持
たせるために、ｎウエイセット連想キャッシュメモリが
開発されている。４ウエイセット連想キャッシュメモリ
の例を図２に示す。このキャッシュメモリは４つのバン
クＢ１、Ｂ２、Ｂ３、Ｂ４に分割される。それらのバン
クは、図２に１つの行について概略的に示しているよう
に、共通行アドレスにより行ごとに共通にアドレスする
ことができる。しかし、その行は、各バンクに１つず
つ、合計４つのキャッシュエントリを含む。バンクＢ１
のキャッシュエントリはバス２６ａに出力され、バンク
Ｂ２のキャッシュエントリはバス２６ｂに出力され、以
下バンクＢ３、Ｂ４についても同様である。そうする
と、１つの行アドレス（またはラインインページ・アド
レス）に対して４つのキャッシュエントリが認められ
る。行がアドレスされるたびに、４つのキャッシュエン
トリが出力され、それらのエントリのアドレスの実ペー
ジ数が、翻訳ルックアサイド・バッファ１０からの実ペ
ージ数と比較されて、どのエントリが正しいエントリで
あるかを判定する。このキャッシュに対してアクセスを
試みたときにキャッシュミスがあったとすると、補充装
置３０が求められた項目を主メモリ６から検索し、たと
えば、特定の項目がキャッシュに保持されている長さを
基にする補充アルゴリズム、またはシステムの他のプロ
グラム・パラメータに従って、その項目を１つのバンク
の正しい行にロードする。そのような交換アルゴリズム
は知られているのでここではこれ以上は説明しない。
【００３２】しかし、ｎウエイセット連想キャッシュ
（ここにｎはバンクの数で、図２では４に等しい）は、
シングル直接マップシステムの改良ではあるが、いぜん
として柔軟性に欠け、更に重要なことに、キャッシュの
動作を正しく予測することができない。
【００３３】ここで説明しているシステムは、より柔軟
なキャッシュ補充システムによりコンピュータがキャッ
シュメモリを最適に使用できるようにするキャッシュ区
画機構を提供するものである。
【００３４】ここで説明しているシステムにおける翻訳
ルックアサイド・バッファ１０では、各ＴＬＢエントリ
に仮想ページ数と、実ページ数と、情報シーケンスとが
関連づけられる。エントリの例を図３に示す。ここに、
ＶＰは仮想ページ数を表し、ＲＰは実ページ数を表し、
ＩＮＦＯは情報シーケンスを表す。情報シーケンスはメ
モリ内のアドレスについての種々の情報を知られている
やり方で含む。そのやり方についてはここでは説明しな
い。しかし、ここで説明しているシステムによれば、情
報シーケンスは区画標識ＰＩを更に含む。その標識はこ
こで説明している実施の形態では４ビット長である。し
たがって、情報シーケンスＩＮＦＯのビット０ないし３
は特定の標識を構成する。区画標識は、データ項目がキ
ャッシュメモリ２２に最初にロードされる時にそのデー
タ項目を置くことができる区画についての情報を与え
る。図２に示すキャッシュ構造では、各区画はキャッシ
ュの１つのバンクを構成することができる。特定の標識
では、各ビットはバンクの１つを指す。区画標識のビッ
トｊにおける１の値は、そのページにおけるデータを区
画ｊに置けないことを意味する。ビットｊにおける０の
値は、そのページにおけるデータを区画ｊに置けること
を意味する。区画標識の２つ以上のビットを０とするこ
とにより、２つ以上の区画にデータを置くことができ
る。全部が０の区画標識では、データをキャッシュの任
意の区画に置くことができる。全部が１の区画標識で
は、どのデータ項目もキャッシュメモリにロードするこ
とができない。これは、たとえば、診断目的のために、
キャッシュの内容をたとえば「凍結する」ために使用す
ることができる。
【００３５】図３に示す例では、区画標識は、主メモリ
内にその実ページ数を持つデータ項目の交換にバンクＢ
１またはＢ３を使用できず、バンクＢ２またはＢ４を使
用できることを示す。
【００３６】２つ以上のバンクをページに割り当てるこ
とは全く可能である。その場合には、ラインインページ
・アドレスがそのキャッシュのための行アドレスより多
くのビットを有するものとすると、区画はｋウエイセッ
ト連想キャッシュとして振る舞う。この場合にはｋ個の
区画がページに割り当てられる。そうすると、ここで説
明している例では、図３の実ページ数はバンクＢ２とＢ
４を使用することができる。しかし、それはバンクＢ１
とＢ３を使用することができない。
【００３７】区画情報はキャッシュルックアップには使
用されず、キャッシュの交換または補充の場合のみに使
用される。したがって、キャッシュアクセスがキャッシ
ュメモリのどの場所に保持されているデータ項目も探す
ことができ、交換ではそのページアドレスに対して許さ
れている区画内に交換するだけである。
【００３８】図４は補充装置３０の内容を一層詳しく示
すものである。図４には補充バス３２を、データバス３
２ａと、アドレスバス３２ｂと、交換情報を伝えるバス
３２ｃとの３つの別々のバスとして示す。データバス３
２ａとアドレスバス３２ｂはメモリアクセス回路５０に
接続される。メモリアクセス回路５０はメモリバス５４
を介して主メモリ６をアクセスする。交換情報は決定回
路５２に供給される。決定回路５２は実アドレス３４
と、バス３６における区画標識ＰＩと、ミス信号３８と
をも受ける。決定回路５２は、主メモリ６からアクセス
されたデータを置くべきキャッシュ内の正しい区画を決
定する。
【００３９】区画標識ＰＩは他の任意のＴＬＢエントリ
のようにＴＬＢでセットすることができる。ここで説明
している例では、ＣＰＵ２で実行しているカーネルモー
ド・ソフトウエアによって区画標識はセットされ、特定
のキャッシュ区画に置くべきでないページが、その区画
のためにセットされたその特定のキャッシュ区画の区画
標識ビットを持たないようにすることが、カーネルモー
ド・ソフトウエアの責任である。しかし、ユーザーは、
キャッシュ区画を変更することを求めることにより、区
画を変更することができる。その場合にはＣＰＵ２はカ
ーネルモードへ変更して要求を実現し、それに従ってＴ
ＬＢエントリを変更し、その後でユーザーモードへ戻っ
てユーザーが継続できるようにする。このようにしてユ
ーザーはキャッシュの区画の動作を変更して、従来可能
であったものより高い柔軟性を持たせることができる。
【００４０】ここで説明しているキャッシュ区画機構は
マルチタスクＣＰＵにとってはとくに有用である。マル
チタスクプロセッサは２つ以上のプロセスを「同時に」
実行することができる。実際には、プロセッサはプロセ
スの一部を実行し、何らかの理由、おそらくデータを必
要とするとか、続行するための刺激を必要とするとか、
でそのプロセスが中断された場合に、プロセッサは他の
プロセスを直ちに開始するものである。したがって、こ
このプロセスを停止して続行するためのデータまたは他
の刺激を待つことができる場合でも、プロセッサは常に
動作する。図５はそのような状況を線図的に示す。図５
の左側に、種々のプロセスＰ１、Ｐ２、Ｐ３、Ｐ４を実
行することをプロセッサが企てることができるシーケン
スを示す。図５の右側に、それらのプロセスのデータが
メモリに保持されていることをプロセスが予測できる場
所を示す。そうすると、プロセスＰ１のためのデータが
ページ０に保持される。プロセスＰ２のためのデータが
ページ１と２に保持される。プロセスＰ３とＰ４のため
のデータがページ３を共用する。この例では、プロセッ
サはプロセスＰ１の第１のシーケンスと、プロセスＰ２
の第１のシーケンスと、プロセスＰ１の第２のシーケン
スと、プロセスＰ２の第２のシーケンスとを実行し、そ
の後でプロセスＰ３の第１のシーケンスを実行する。プ
ロセッサはプロセスＰ１の第２のシーケンスが実行され
ると、プロセスＰ１が完全に実行されたことになる。従
来のキャッシュシステムでは、プロセッサがプロセスＰ
２の第１のシーケンスの実行を開始して、ページ２から
のアクセスを求めると、それらのラインにおけるデータ
項目と命令はキャッシュ内で、ページ０からの以前に記
憶されたデータ項目および命令と交換することが容易に
わかるであろう。しかし、プロセスＰ１の第２のシーケ
ンスが実行されると、それらをまもなく再び求めること
ができる。
【００４１】ここで説明しているキャッシュ区画機構
は、タイミングの遅れと、それに起因する不確実性とを
避ける。図６はプロセッサがプロセスＰ１を実行中のキ
ャッシュの区画と、プロセッサがプロセスＰ３を実行す
るために切り替えた時の区画の変更、等を示す。図６は
各キャッシュのためのＴＬＢキャッシュ区画標識も示
す。したがって、図６の左側はプロセッサがプロセスＰ
１とＰ２を実行している間に区画されたキャッシュを示
す。プロセスＰ１はキャッシュのバンクＢ１とＢ２を使
用できるが、バンクＢ３とＢ４は使用できない。逆に、
プロセスＰ２はキャッシュのバンクＢ３とＢ４を使用で
きるが、バンクＢ１とＢ２は使用できない。これを下の
ＴＬＢエントリに見ることができる。すなわち、ページ
０が、バンクＢ３とＢ４ではなくて、バンクＢ１とＢ２
をアクセスできるようにするキャッシュ区画標識を有す
る。ページ１と２が、バンクＢ１とＢ２ではなくて、バ
ンクＢ３とＢ４をアクセスできるようにするキャッシュ
区画標識を有する。ページ３がキャッシュをアクセスす
ることを阻止するキャッシュ区画標識を有する。したが
って、データ項目をプロセスＰ３からキャッシュにロー
ドするというプロセッサによるどのような試みも禁止さ
れる。しかし、ここで説明しているプロセス・シーケン
スでは、これは欠点ではない。その理由は、わかるであ
ろうが、プロセッサはプロセスＰ１の実行を終了するま
ではプロセスＰ３のどの部分も実行しようとはしないか
らである。プロセスＰ３を実行しなければならないとい
う何らかの理由で、プロセッサがそれを行ったとする
と、ダウンサイドだけになって、直接メモリからそれの
アクセスを行わなければならず、かつキャッシュの使用
を許されない。
【００４２】プロセスＰ１の実行が終了すると、プロセ
ッサがＴＬＢ内のキャッシュ区画標識を変更できるよう
にするために、プロセッサはカーネルモードを要求する
ことができる。ここで説明している実施の形態では、カ
ーネルプロセスはキャッシュをアクセスしない。その代
わりに、カーネルプロセスは、区画標識がキャッシュの
挙動を変更するためにＴＬＢエントリを変更する。この
変更を図６の右側に示す。したがって、今はキャッシュ
区画標識はプロセスＰ１がキャッシュを使用することを
全く阻止するが、キャッシュのバンクＢ１とＢ２をアク
セスできるようにキャッシュ区画標識を変更することに
より、それらのバンクをプロセスＰ３とＰ４に割り当て
る。そうすると、プロセスＰ３を実行することをプロセ
ッサが予測すると、そのプロセッサは今はキャッシュ機
能を有する。
【００４３】上記実施の形態のいくつかの可能な変更を
以下に説明する。
【００４４】上記実施の形態では、ＣＰＵによりアドレ
スバス４に出されたアドレスが仮想ページ数４ｂと、ラ
インインページ４ａとに分割される。しかし、全体の仮
想アドレスはＣＰＵからキャッシュのためのルックアッ
プ回路に送られる。逆に、ＣＰＵは実アドレスをルック
アップ回路へ直接送ることができる。重要なことは、キ
ャッシュ区画標識が主メモリ内のアドレスと共同して提
供されることである。上記実施の形態では、ルックアッ
プおよび補充におけるキャッシュをアクセスするため
に、１つのキャッシュアクセス回路２０を示している。
しかし、補充のために追加のアクセスポートをキャッシ
ュに設けることも可能であるから、ルックアップと補充
はキャッシュメモリ２２のための種々のアクセスポート
を介して起きる。
【００４５】上記実施の形態では、補充装置３０とキャ
ッシュアクセス回路２０を個々のブロックで示してい
る。しかし、補充装置の機能とキャッシュアクセス回路
の機能とを、ルックアップと補充を行う単一のキャッシ
ュアクセス回路に組み合わせることが全く可能である。
【００４６】図２および図８からわかるように、キャッ
シュ内の各記憶場所は主メモリ内のアドレスと項目（デ
ータまたは命令）を保持する。メモリアドレスの全てを
キャッシュ記憶場所に保持することが必要ではない。た
とえば、アドレスの最上位ビットが全体として保持され
て、そのキャッシュエントリのためのタイミングを構成
する。これはこの技術で知られているためにここでは説
明しない。
【００４７】次にキャッシュ・コヒーレンシー機構につ
いて説明する。データおよびメモリキャッシュの状態を
変更するオペレーションのタイプを表１に示す。
【００４８】
【表１】 データコヒーレンシー・オペレーションは、オペレーシ
ョンの範囲内で主メモリ内のアドレスでメモリ内の項目
をアクセスするロードおよびストアに関して命令され
る。たとえば、アドレス空間の重なり合う部分への「フ
ラッシュ」ご続く「ストア」により、新たに書込まれた
データについてフラッシュが確実に動作するようにす
る。動作はユーザーモードで実行される。ユーザーモー
ド・スレッドが、オペレーションを実行すべきであるペ
ージについての読出し許可または書込み許可をとらなけ
ればならない。
【００４９】ラインおよび区画について動作するために
各コヒーレンシー・オペレーションが提供される。ライ
ンオペレーションはここでは完全にするために説明する
が、本発明の構成部分ではない。
【００５０】＜ラインオペレーション＞ラインオペレー
ションにより個々のラインのキャッシュ制御を行えるよ
うにされる。ラインはラインに含まれている任意のバイ
トアドレスにより指定される。それらの命令は、所与の
アドレス範囲において動作する命令の最適化できるルー
プの構成を容易にすることを意図している。たとえば、
キャッシュから所与のバッファを除去するために、除去
ライン命令がループにおいて実行され、第１のアドレス
オペランドがバッファのスタートであり、次のアドレス
が次のキャッシュラインのスタートアドレスである。ア
ドレスがバッファの終りを超過するとループは終わる。
キャッシュラインのサイズはインプリメンテーションに
より決定される。ここで説明している実施の形態ではそ
のサイズは３２バイトである。
【００５１】＜区画オペレーション＞区画を基にした命
令は、１組の区画のうちのどの１つに対して働きかける
かを、関連するＴＬＢエントリを介して、決定するため
にアドレスを用いる。その後で命令は、アドレスを交換
できるそれらの区画のキャッシュの内部のラインについ
て働きかける。
【００５２】区画を基にした命令は一連の命令において
使用することを意図するものである。下記の諸条件は、
アドレスを含んでいるページを交換できる全区画に対し
てオペレーションを実行する。 ・ アドレスはページ内の最初のバイトのアドレスに対
して初期化される。 ・ データを常駐できる各区画について、区画オペレー
ションは同じアドレスで１回反復される。 ・ ページ内のオフセットが区画サイズに達するまでア
ドレスは増加される。区画オペレーションを各増加ごと
に反復する。
【００５３】ここで説明している実施の形態では、最小
のページサイズは区画サイズと少なくとも同じである。
したがって、単一のページについてのオペレーションを
用いることは全区画について働きかけることである。
【００５４】ソフトウエアがページ内の区画サイズより
大きいバイトのアドレスを用いるものとすると、これ
は、既に働きかけられた、キャッシュ内のラインにマッ
プする。したがって、コードは正しく実行するが、そう
すると不必要な命令の実行において性能が低下するとい
う不利益をこうむる。
【００５５】区画を基にした命令は、キャッシュ内の１
組のラインを識別するためにアドレス（および、したが
って、区画識別子）を用いる。その後で、指定されたア
ドレスがキャッシュに保持されている主メモリ内のアド
レスに一致しようがしまいが、その１組のラインの１つ
に対して働きかけられる。ＰＩビットがクリヤされてい
る区画のみがそれらの命令により変更される。すなわ
ち、実行中のプロセスがアクセスする区画のみに対して
コヒーレンシー命令が働きかける。
【００５６】このキャッシュ・コヒーレンシー機構は下
記の命令を提供する。それらの命令では、ｄｍｅｍとい
う記号がコンピュータシステムの主メモリを指す。
【００５７】＜Ｆｌｕｓｈ＞それらの命令は、汚れたデ
ータを他のユーザーが確実に見ることができるようにす
るために提供される。すなわち、関連する記憶場所に保
持されている項目が、項目を有するそのキャッシュ記憶
場所に保持されている主メモリ内のアドレスにライトバ
ックされる。
【００５８】
【表２】
【００５９】
【表３】 ＜Ｐｕｒｇｅ［データ項目に対して］＞キャッシュから
データを除去するためにそれらの命令が提供される−そ
れらの命令はキャッシュ内のデータ項目を、それらの項
目で指定された主メモリ内のアドレスにライトバックす
る。
【００６０】
【表４】
【００６１】
【表５】 ＜ＩＣｏｈｅｒｅ［命令に対する］＞後の命令フェッチ
が古いデータを命令キャッシュから読出す内容にするた
めにそれらの命令が提供される。
【００６２】
【表６】
【００６３】
【表７】 他の実施の形態では、区画をベースとするフラッシュ命
令は下記のフォームを持つことである。下記の命令で
は、ｖａｒ＜ａ：ｂ＞は可変ｖａｒのビットａないしｂ
である。
【００６４】
【表８】 単一の命令がキャッシュ内の複数のライン働きかける場
合に、除去命令およびコヒーレンスでない（ｉｎｃｏｈ
ｅｒｅ）命令が類似の形態をとることができる。
【００６５】明らかに、以上の説明は、キャッシュが区
画されない場合、すなわち、全体のキャッシュが単一の
区画であるとみなされる場合、にあてはまる。
【図面の簡単な説明】
【図１】キャッシュシステムを組み込んだコンピュータ
のブロック図である。
【図２】４ウエイセット連想キャッシュを示す略図であ
る。
【図３】翻訳ルックアサイド・バッファにおけるエント
リの例である。
【図４】補充装置のブロック図である。
【図５】マルチタスクプロセッサの動作を示す線図であ
る。
【図６】図５に示すシステムのキャッシュ動作の変更を
示す線図である。
【図７】自動コヒーレンシー制御のブロック図である。
【図８】「古い」データ項目と「汚れた」データ項目を
示す。
【符号の説明】
２ ＣＰＵ ４，２４ アドレスバス ６ 主メモリ ８ データバス １０ 翻訳ルックアサイド・バッファ １２ ルックアップ回路 ２０ キャッシュアクセス回路 ２２ キャッシュメモリ ２６ データバス ２８ 制御バス ３０ 補充装置 ３２ 補充バス ３６ ４ビットバス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブリュノ、フェル フランス国サスナージュ、リュ、デュ、 ムーシュロット、14 (56)参考文献 特開 平８−320829（ＪＰ，Ａ) 特開 平３−235144（ＪＰ，Ａ) 特開 平２−287848（ＪＰ，Ａ) 特開 平５−233444（ＪＰ，Ａ) 特開 平３−216745（ＪＰ，Ａ) 特開 平４−100158（ＪＰ，Ａ) 特開 昭63−193246（ＪＰ，Ａ) 特開 平３−235143（ＪＰ，Ａ) 特開 昭62−177645（ＪＰ，Ａ) 特開 平４−137053（ＪＰ，Ａ) 特開 昭63−46556（ＪＰ，Ａ) 特開 平１−175650（ＪＰ，Ａ) 特開 平４−137054（ＪＰ，Ａ) Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓ ｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒ ｐｏｒａｔｉｏｎ，「ＰｏｗｅｒＰＣア ーキテクチャ」，初版，インターナショ ナル・トムソン・パブリッシング・ジャ パン，1995年12月20日，ｐ．297−304 Ｍｏｔｏｒｏｌａ Ｉｎｃ．，「ＭＣ 68020ユーザーズ・マニュアル」，ＣＱ 出版株式会社，昭和63年５月30日，ｐ. 89−91 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 12/08 - 12/12

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】一連の命令を実行することによりプロセス
    を実行するプロセッサと、 前記命令、および前記命令に対するデータを保持する主
    メモリと、 プロセッサと主メモリとの間のメモリアクセス経路中に
    接続され、それぞれ主メモリ内の複数のアドレスのうち
    のいずれかのデータをロードすることができる複数の記
    憶場所を有するキャッシュとを備え、前記プロセッサ
    は、（ｉ）キャッシュ内の記憶場所の内容に対して実行
    すべきオペレーションと、（ｉｉ）主メモリ内のアドレ
    スと、を指定するキャッシュ・コヒーレンシー命令を含
    む一連の命令を実行することができ、 さらに前記プロセッサは、前記キャッシュ・コヒーレン
    シー命令を実行する際に、前記キャッシュ・コヒーレン
    シー命令が指定する主メモリ内のアドレスのデータがキ
    ャッシュ内の前記記憶場所に保持されているか否かとは
    無関係に、実行中のプロセスで前記キャッシュ・コヒー
    レンシー命令が指定する主メモリ内のアドレスを通常ア
    クセスすることによりそのアドレスのデータを主メモリ
    からロードすることができる前記記憶場所の内容に対し
    て、前記キャッシュ・コヒーレンシー命令が指定するオ
    ペレーションを実行する実行ユニットを含んでいる、コ
    ンピュータシステム。
  2. 【請求項２】請求項１記載のコンピュータシステムであ
    って、キャッシュの各記憶場所の内容は、主メモリ内の
    アドレスと、主メモリ内のそのアドレスに記憶されてい
    るデータとを含んでいるコンピュータシステム。
  3. 【請求項３】請求項１または２記載のコンピュータシス
    テムであって、主メモリはページで編成され、各ページ
    は一連のアドレスを含み、キャッシュ・コヒーレンシー
    命令は主メモリ内のページのうち、オペレーションを実
    行すべきページを指定し、オペレーションは指定された
    ページ内の一連の各アドレスに対して実行されるコンピ
    ュータシステム。
  4. 【請求項４】請求項１ないし３のいずれかに記載のコン
    ピュータシステムであって、キャッシュは直接マップさ
    れるコンピュータシステム。
  5. 【請求項５】請求項１ないし３のいずれかに記載のコン
    ピュータシステムであって、キャッシュは複数のキャッ
    シュ区画に区分され、アクセスされた主メモリ内のアド
    レスのデータが前記キャッシュ区画のいずれにロードす
    ることができるかはアクセスされた主メモリ内のアドレ
    スに基づいて決定されるコンピュータシステム。
  6. 【請求項６】請求項５記載のコンピュータシステムであ
    って、各キャッシュ区画は直接マップされるコンピュー
    タシステム。
  7. 【請求項７】請求項５または６記載のコンピュータシス
    テムであって、主メモリはページで編成され、各ページ
    のサイズは、常に個々のキャッシュ区画のサイズ以上で
    あるコンピュータシステム。
  8. 【請求項８】請求項１ないし７のいずれかに記載のコン
    ピュータシステムであって、プロセッサはユーザー動作
    モードと特権動作モードとを有し、キャッシュ・コヒー
    レンシー命令はユーザー動作モードで実行されるコンピ
    ュータシステム。
  9. 【請求項９】主メモリ内の複数のアドレスのデータをキ
    ャッシュの各記憶場所にロードすることができるコンピ
    ュータシステムにおいて、主メモリに保持されているデ
    ータに関してキャッシュの内容のコヒーレンシー状態を
    変更する方法であって、 （ｉ）キャッシュ内の記憶場所の内容に対して実行すべ
    きオペレーションと、 （ｉｉ）主メモリ内のアドレスとを指定するキャッシュ
    ・コヒーレンシー命令を実行する過程と、 前記キャッシュ・コヒーレンシー命令に応じて、前記キ
    ャッシュ・コヒーレンシー命令が指定する主メモリ内の
    アドレスのデータがキャッシュ内の前記記憶場所に保持
    されているか否かとは無関係に、実行中のプロセスで前
    記キャッシュ・コヒーレンシー命令が指定する主メモリ
    内のアドレスを通常アクセスすることによりそのアドレ
    スのデータを主メモリからロードすることができる前記
    記憶場所の内容に対して、前記キャッシュ・コヒーレン
    シー命令が指定するオペレーションを実行する過程とを
    備える、主メモリに保持されているデータに関してキャ
    ッシュの内容のコヒーレンシー状態を変更する方法。
  10. 【請求項１０】請求項９記載の方法であって、各キャッ
    シュ記憶場所の内容は主メモリ内のアドレスと、主メモ
    リ内のそのアドレスに記憶されているデータとを含む方
    法。
  11. 【請求項１１】請求項１０記載の方法であって、キャッ
    シュ・コヒーレンシー命令が、前記キャッシュ内の前記
    記憶場所に保持されているデータを前記主メモリ内のア
    ドレスにライトバックするフラッシュ命令である方法。
  12. 【請求項１２】請求項９または１０記載の方法であっ
    て、キャッシュ・コヒーレンシー命令が、キャッシュ内
    の前記記憶場所の内容をクリアする除去命令である方
    法。
  13. 【請求項１３】請求項９ないし１２のいずれかに記載の
    方法であって、キャッシュ・コヒーレンシー命令が主メ
    モリ内の一連のアドレスを指定し、実行中のプロセスで
    前記キャッシュ・コヒーレンシー命令が指定する主メモ
    リ内の一連のアドレスを通常アクセスすることによりそ
    の一連のアドレスのデータをロードすることができる前
    記記憶場所の内容に対して、前記キャッシュ・コヒーレ
    ンシー命令が指定するオペレーションを実行する方法。
  14. 【請求項１４】請求項９ないし１３のいずれかに記載の
    方法であって、主メモリはページで編成され、各ページ
    は一連のアドレスを含み、キャッシュ・コヒーレンシー
    命令は主メモリ内のページのうち、オペレーションを実
    行すべきページを指定し、オペレーションは指定された
    ページ内の一連の各アドレスに対して実行される方法。
  15. 【請求項１５】請求項９ないし１４のいずれかに記載の
    方法であって、キャッシュは直接マップされる方法。
  16. 【請求項１６】請求項９ないし１４のいずれかに記載の
    方法であって、前記キャッシュは複数のキャッシュ区画
    に区分され、アクセスされた主メモリ内のアドレスのデ
    ータが前記キャッシュ区画のいずれにロードすることが
    できるかはアクセスされた主メモリ内のアドレスに基づ
    いて決定される方法。
  17. 【請求項１７】請求項１６記載の方法であって、各キャ
    ッシュ区画は直接マップされる方法。
  18. 【請求項１８】請求項１６または１７記載の方法であっ
    て、主メモリはページで編成され、各ページのサイズ
    は、常に個々のキャッシュ区画のサイズ以上である方
    法。
  19. 【請求項１９】請求項９ないし１８のいずれかに記載の
    方法であって、プロセッサはユーザー動作モードと特権
    動作モードとを有し、キャッシュ・コヒーレンシー命令
    はユーザー動作モードで実行される方法。
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