JP2002116956A

JP2002116956A - キャッシュ制御方法及びキャッシュ制御システム

Info

Publication number: JP2002116956A
Application number: JP2000307121A
Authority: JP
Inventors: Tomoaki Nagano; 知明長野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-10-06
Filing date: 2000-10-06
Publication date: 2002-04-19

Abstract

(57)【要約】【課題】複数のキャッシュの中から実際に使用する任
意個数のキャッシュを、主記憶アクセス命令によって直
接選択し得るようにする。【解決手段】プロセッサコア１で実行されるロード命
令等の主記憶アクセス命令には、キャッシュ71〜74に１
対１に対応するキャッシュ選択フラグF1〜F4が付加され
ており、その主記憶アクセス命令の実行時、各キャッシ
ュ71〜74にキャッシュ選択フラグF1〜F4が送出される。
ロード命令の場合、各キャッシュ71〜74は、プロセッサ
コア１から送出された主記憶アドレスに基づきヒット、
ミスの判定を行い、判定結果を出力する。アンド回路70
6 〜709 はその判定結果とキャッシュ選択フラグF1〜F4
との論理積をとり、真のヒット判定結果を得る。ヒット
した場合、ヒットしたキャッシュからのキャッシュデー
タをセレクタ705 で選択し、プロセッサコア１へ返送す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は主記憶データの写し
を保持するキャッシュメモリに関し、より具体的には、
複数のキャッシュを備え、使用するキャッシュをロード
命令などの主記憶アクセス命令によって任意に選択する
ことができるキャッシュ制御方法及びキャッシュ制御シ
ステムに関する。

【０００２】

【従来の技術】一般に現在の計算機システムは、プロセ
ッサと主記憶との間に高速、小容量のキャッシュメモリ
を配置し、主記憶に置かれたデータ（命令も含む）への
アクセスの高速化を図っている。また複数のキャッシュ
を搭載し、目的に応じてキャッシュを使い分けること
で、更なる高速化を図った技術が以下に述べるように幾
つか提案されている。

【０００３】特開平２−１８６４４号公報には、アプリ
ケーション用のキャッシュと割り込み処理用のキャッシ
ュとを設け、割り込み検出時には割り込み処理用のキャ
ッシュを選択してオペレーティングシステムプログラム
による割り込み処理を実行し、その割り込み処理終了時
に、割り込み直前に使用していたアプリケーション用の
キャッシュを選択する技術が記載されている。同公報に
記載された技術を以下、第１の従来技術と呼ぶ。

【０００４】特開昭６１−２６７１４９号公報には、複
数のキャッシュのうち、プログラムを実行するときのプ
ロセッサの実行レベル情報に応じたキャッシュを選択す
ることにより、最高位の実行レベルを持つオペレーティ
ングシステムプログラムに１つのキャッシュを割り当
て、他の複数存在するアプリケーションプログラムには
その他のキャッシュを割り当てるようにした技術が記載
されている。同公報に記載された技術を以下、第２の従
来技術と呼ぶ。

【０００５】特開平１０−２０７７７０号公報には、命
令キャッシュとデータキャッシュとを有するキャッシュ
メモリにおいて、特権モード用命令キャッシュとユーザ
モード用命令キャッシュとの２種類の命令キャッシュを
設け、プロセッサの実行モードが特権モードか、ユーザ
モードかに応じて上記いずれかの命令キャッシュを選択
し、また、グローバル変数用データキャッシュとローカ
ル変数用データキャッシュとの２種類のデータキャッシ
ュを設け、アドレスによりデータがグローバル変数かロ
ーカル変数かを判別し、上記いずれかのデータキャッシ
ュを選択する技術が記載されている。また、同公報に
は、命令キャッシュ及びデータキャッシュをそれぞれ複
数の単位ユニットで構成し、キャッシュ構造レジスタと
いう特別なレジスタの設定値に応じて、各用途に使うキ
ャッシュのユニット数を動的に変更する考えが提案され
ている。以下、同公報に記載された技術を第３の従来技
術と呼ぶ。

【０００６】特開平５−１４３４５１号公報には、複数
のキャッシュメモリの一方を主記憶データの先取り用キ
ャッシュとして、他方を一般的なキャッシュとして使い
分ける技術が示されている。また、キャッシュを選択す
る手法として、ロード命令などの主記憶アクセス命令に
付加したキャッシュ番号によって、複数存在するキャッ
シュの中の何れか１つのキャッシュを選択する手法が提
案されている。以下、同公報に記載された技術を第４の
従来技術と呼ぶ。

【０００７】

【発明が解決しようとする課題】一般に複数のプロセス
を並行して実行する計算機システムでは、実行されるプ
ロセスの特性によってキャッシュの有効性には様々な違
いが発生する。第１乃至第３の従来技術は主に、オペレ
ーティングシステムにかかるプロセスとユーザアプリケ
ーションプロセスにかかるプロセスとの特性の差異に着
目し、双方のプロセスでキャッシュを使い分けること
で、キャッシュの有効性を高めている。

【０００８】しかしながら、ユーザアプリケーションプ
ロセスであっても、その特性は様々である。例えば、大
規模な容量のメモリをランダムにアクセスするようなプ
ロセスでは、キャッシュミスが頻発し、キャッシュの中
身が書き換わるのみで効率はほとんど上がらないが、デ
ータのローカライズが適正に行われたプロセスではキャ
ッシュの有効性は大きい。従って、キャッシュが有効な
プロセスと有効ではないプロセスが同時に実行される場
合、それらのプロセスに同じキャッシュを割り当てる
と、キャッシュを有効活用できないプロセスのメモリア
クセスが、キャッシュを有効活用できるプロセスの使用
しているキャッシュ領域を更新し続け、結果としてキャ
ッシュを有効活用できるはずのプロセスのキャッシュア
クセス効率まで低下させてしまう。また、共にキャッシ
ュを有効にアクセスできるプロセス同士の動作でも、例
えばセットアソシアティブ型のキャッシュでは、同一の
インデックスを持ち、違うタグアドレスを持つアクセス
がプロセス毎に発生することにより、お互いのプロセス
のキャッシュ領域を侵害し、キャッシュの使用効率が下
がる可能性も大きい。

【０００９】このようなことから、キャッシュの選択
は、オペレーティングプログラムプロセスとユーザアプ
リケーションプロセス間、異なる実行レベルのプロセス
間といった大雑把な単位ではく、個々のプロセス単位で
行えることが望ましい。しかし、第１乃至第３の従来技
術では、割り込みやプロセッサの実行レベルに基づいて
キャッシュを切り替えるため、プロセス単位でキャッシ
ュを選択することは不可能である。

【００１０】これに対して、ロード命令などの主記憶ア
クセス命令に付加したキャッシュ番号によってキャッシ
ュ選択を行う第４の従来技術を使えば、プロセス毎に、
そのプロセスで使用する主記憶アクセス命令中のキャッ
シュ番号を制御できるので、プロセス単位でのキャッシ
ュ選択が可能になる。

【００１１】しかしながら、第４の従来技術のようにキ
ャッシュ番号によってキャッシュを選択する構成では、
選択できるキャッシュは、指定したキャッシュ番号に対
応する１つのキャッシュに限られる。例えばキャッシュ
番号ａ、ｂ、ｃ、ｄのキャッシュＡ、Ｂ、Ｃ、Ｄがある
場合、その何れか１つのキャッシュは選択できるが、キ
ャッシュＡとキャッシュＢのように異なるキャッシュ番
号の複数のキャッシュを選択することはできない。つま
り、使用するキャッシュの構成を自由に編成できないた
め、実行中のプロセスに適した容量のキャッシュを用い
るといった制御が困難である。キャッシュ構造レジスタ
の設定値に応じてキャッシュの構成を編成する第３の従
来技術と組み合わせることも考えられるが、キャッシュ
構造レジスタへの設定に主記憶アクセス命令とは別の１
命令が必要になるため、オーバヘッドが大きくなってし
まう。

【００１２】更に、第１乃至第４の従来技術において
は、少なくとも１つのキャッシュは必ず選択されるよう
になっている為、或るプロセスについてはキャッシュの
使用を禁止するといった制御は行えない。

【００１３】そこで本発明の目的は、複数のキャッシュ
を備えたキャッシュメモリにおいて、複数のキャッシュ
の中から実際に使用する任意個数のキャッシュを、主記
憶アクセス命令によって直接選択し得るようにすること
にある。

【００１４】

【課題を解決するための手段】本発明のキャッシュ制御
方法は、キャッシュのセットに１対１に対応するキャッ
シュ選択フラグを有する主記憶アクセス命令によって、
主記憶データの写しを保持するキャッシュのセットを複
数有するキャッシュメモリの中から、当該主記憶アクセ
ス命令の実行に際して使用するキャッシュのセットを選
択する。

【００１５】また、本発明のキャッシュ制御システム
は、キャッシュのセットに１対１に対応するキャッシュ
選択フラグを有する主記憶アクセス命令を実行するプロ
セッサコアと、該プロセッサコアと主記憶との間に設け
られたキャッシュメモリとを備え、該キャッシュメモリ
は、主記憶データの写しを保持するキャッシュのセット
を複数有し、且つ、前記プロセッサコアから主記憶アク
セス命令の実行時に出力されるキャッシュ選択フラグに
基づいて前記複数のキャッシュのセットの中から当該主
記憶アクセス命令の実行に際して使用するキャッシュの
セットを選択するキャッシュコントローラを有する。

【００１６】上述のように構成された本発明のキャッシ
ュ制御方法及びキャッシュ制御システムにあっては、キ
ャッシュのセットに１対１に対応するキャッシュ選択フ
ラグの状態に応じてキャッシュのセットが選択されるの
で、キャッシュ選択フラグの設定の仕方によって、複数
のキャッシュのセットの中から１つのセットを選択する
以外に、２つ以上のセットを選択したり、全てのセット
を選択することも可能であり、またセットを１つも選択
しないといったことも可能な柔軟な制御が可能となる。
更に、任意数のセットの選択が主記憶アクセス命令毎に
行えるため、プロセス毎に、そのプロセスで使用する主
記憶アクセス命令中のキャッシュ選択フラグを調整する
ことで、プロセス単位でのキャッシュ選択が可能にな
り、且つ実行中のプロセスに適した容量のキャッシュを
用いるといったキャッシュ編成をオーバヘッド無しに実
施することが可能となる。

【００１７】本発明は、命令用とデータ用とで同じキャ
ッシュを使うキャッシュメモリに対しても適用でき、双
方で別々のキャッシュを使うキャッシュメモリに対して
も適用できる。前者のキャッシュメモリでは、命令兼デ
ータ用のキャッシュのセットが複数存在し、主記憶アク
セス命令中のキャッシュ選択フラグに応じて、使用する
キャッシュのセットが選択される。

【００１８】後者のキャッシュメモリでは、命令キャッ
シュとデータキャッシュの少なくとも一方が複数のキャ
ッシュのセットで構成される。そして、命令キャッシュ
及びデータキャッシュの中から、実際に使用するキャッ
シュのセットが主記憶アクセス命令中のキャッシュ選択
フラグに応じて選択される。

【００１９】命令キャッシュとデータキャッシュの少な
くとも一方が複数のキャッシュのセットで構成されてい
る場合、先ず、主記憶アクセス命令が命令キャッシュへ
のアクセスか、データキャッシュへのアクセスかに応じ
て命令キャッシュか、データキャッシュを選択し、次に
選択した命令キャッシュ、データキャッシュの中から、
実際に使用するキャッシュのセットを主記憶アクセス命
令中のキャッシュ選択フラグに応じて選択する。この場
合、命令キャッシュ用とデータキャッシュ用とで別々の
キャッシュ選択フラグを設けるようにしても良いし、双
方で共通のキャッシュ選択フラグを使うようにしても良
い。

【００２０】キャッシュ選択フラグを命令キャッシュ用
とデータキャッシュ用とで別々に設ける場合には、命令
キャッシュを構成するキャッシュのセット数をＭ、デー
タキャッシュを構成するキャッシュのセット数をＮとす
ると、主記憶アクセス命令にＭ個の命令用のキャッシュ
選択フラグとＮ個のデータ用のキャッシュ選択フラグと
が設けられ、命令キャッシュのアクセスにかかる主記憶
アクセス命令の場合は命令用のキャッシュ選択フラグが
使用され、データキャッシュのアクセスにかかる主記憶
アクセス命令の場合はデータ用のキャッシュ選択フラグ
が使用される。

【００２１】キャッシュ選択フラグを命令キャッシュ用
とデータキャッシュ用とで共通化する場合、命令キャッ
シュを構成するキャッシュのセット数をＭ、データキャ
ッシュを構成するキャッシュのセット数をＮ、ＭとＮの
内の大きな方の値をＭＮとすると、主記憶アクセス命令
にＭＮ個のキャッシュ選択フラグが設けられ、命令キャ
ッシュのアクセスにかかる主記憶アクセス命令の場合は
ＭＮ個のキャッシュ選択フラグの内のＮ個のキャッシュ
選択フラグが使用され、データキャッシュのアクセスに
かかる主記憶アクセス命令の場合はＭＮ個のキャッシュ
選択フラグの内のＭ個のキャッシュ選択フラグが使用さ
れる。

【００２２】また本発明のキャッシュ制御方法及びキャ
ッシュ制御システムにおいては、主記憶アクセス命令が
ロード命令のときは、キャッシュ選択フラグで選択した
キャッシュのセットの何れかでキャッシュヒットした場
合に限って当該ヒットしたデータをリプライデータと
し、主記憶アクセス命令がストア命令のときは、キャッ
シュ選択フラグで選択したキャッシュのセットの何れか
でキャッシュヒットした場合に限って当該ヒットしたデ
ータを更新する。更に、主記憶アクセス命令がロード命
令のときにキャッシュ選択フラグで選択した全てのキャ
ッシュのセットでキャッシュミスした場合、主記憶から
読み出した内容によって、前記キャッシュ選択フラグで
選択したキャッシュのセットの何れか１つのセットを更
新する。

【００２３】

【発明の実施の形態】次に本発明の実施の形態の例につ
いて図面を参照して詳細に説明する。

【００２４】図１は本発明を適用した計算機システムの
一例を示すブロック図である。この例の計算機システム
は、プロセッサコア１と主記憶（メインメモリ）２との
間にキャッシュメモリ３を備え、プロセッサコア１から
主記憶２へのアクセスはキャッシュメモリ３を介して行
う。なお、キャッシュメモリ３は、プロセッサコア１と
共に１チップにＬＳＩ化されていても良く、別ＬＳＩで
構成されていても良い。

【００２５】キャッシュメモリ３は、プロセッサコア１
とはプロセッサバス４によって接続され、主記憶２とは
主記憶バス５によって接続されており、命令キャッシュ
６とデータキャッシュ７とを含んでいる。命令キャッシ
ュ６は、主記憶２の内容のうち命令の写しを保持するも
ので、４個のキャッシュ６１〜６４と、これらのキャッ
シュ６１〜６４を制御するキャッシュコントローラ６５
とを含む。また、データキャッシュ７は、主記憶２の内
容のうちデータの写しを保持するもので、命令キャッシ
ュ６と同様に４個のキャッシュ７１〜７４と、これらの
キャッシュ７１〜７４を制御するキャッシュコントロー
ラ７５とを含む。キャッシュコントローラ６５、７５
は、プロセッサバス４を介してプロセッサコア１に接続
され、主記憶バス５を介して主記憶２に接続される。

【００２６】本実施形態では、キャッシュ６１とキャッ
シュ７１とがセット１のキャッシュ、キャッシュ６２と
キャッシュ７２とがセット２のキャッシュ、キャッシュ
６３とキャッシュ７３とがセット３のキャッシュ、キャ
ッシュ６４とキャッシュ７４とがセット４のキャッシュ
を構成している。つまり、本実施形態のキャッシュメモ
リ３は、命令用とデータ用とにそれぞれ４セットずつキ
ャッシュを備えている。

【００２７】個々のキャッシュ６１〜６４、７１〜７４
は全て同じ構成であり、主記憶データの一部の写しをブ
ロック単位で格納するデータアレイと、データアレイに
格納されているデータブロックのアドレスを格納するア
ドレスアレイと、キャッシュヒット／ミスの判定を行う
比較器などから構成される。キャッシュの構成として
は、例えば１ＷＡＹ、２ＷＡＹ、４ＷＡＹ等のｎＷＡＹ
セットアソシアティブ型のキャッシュが使われる。勿
論、ダイレクトマッピング型のキャッシュ等、他の形式
のキャッシュを使用することもできる。

【００２８】本実施形態では、命令キャッシュ６及びデ
ータキャッシュ７のそれぞれに存在する４セットのキャ
ッシュの中から任意のキャッシュを主記憶アクセス命令
によって選択して使用する。このために、主記憶アクセ
ス命令には、キャッシュのセットに１対１に対応するキ
ャッシュ選択フラグが付加されている。

【００２９】本例の計算機システムで使われる主記憶ア
クセス命令のうち、一般的なロード命令とストア命令に
ついてのフォーマット例を図２に示す。本発明に関連す
る部分は、ロード命令およびストア命令の双方に付加さ
れた図中のＦの部分である。この部分が、ロード命令お
よびストア命令において使用するキャッシュを選択する
キャッシュ選択フラグである。なお、周知のようにロー
ド命令及びストア命令は、オペコード（オペレーション
コード部）とアドレス部とを含む。ロード命令のオペコ
ードには、命令フェッチとデータフェッチとの２種類が
ある。アドレス部では、主記憶アドレスやレジスタの指
定情報など、命令の対象となるオペランドを示す。

【００３０】図３にキャッシュ選択フラグＦの内容例を
示す。本例では、キャッシュ選択フラグＦは、Ｆ１、Ｆ
２、Ｆ３、Ｆ４の合計４つのフラグから構成される。フ
ラグＦ１はセット１のキャッシュ６１、７１に、フラグ
Ｆ２はセット２のキャッシュ６２、７２に、フラグＦ３
はセット３のキャッシュ６３、７３に、フラグＦ４はセ
ット４のキャッシュ６４、７４にそれぞれ１対１に対応
している。各フラグＦ１〜Ｆ４のそれぞれは、発行され
た主記憶アクセス命令において、対応するセットのキャ
ッシュを用いる場合には論理“１”に、対応するセット
のキャッシュを用いない場合には論理“０”にそれぞれ
セットされる。

【００３１】論理“１”にしておくフラグの位置および
数は任意である。例えば、或るプロセスで使用するロー
ド命令及びストア命令では、フラグＦ１のみ論理“１”
とし、別のプロセスで使用するロード命令及びストア命
令では、フラグＦ２〜Ｆ４を論理“１”とすることがで
きる。このため、キャッシュ選択フラグＦにより、使用
するキャッシュの構成を自由に編成することができ、実
行中のプロセスに適した容量のキャッシュを用いること
が可能である。また、或るプロセスで使用するロード命
令及びストア命令では、全てのフラグＦ１〜Ｆ４を論理
“０”にしておいて、キャッシュの使用を禁止すること
もできる。これにより、大容量のメモリをランダムにア
クセスするようなキャッシュが効果的に働かないプロセ
スを実行する際に、他のプロセスが使用しているキャッ
シュの内容を更新しないようにすることが可能となる。

【００３２】次に、図１の実施形態の概略動作を説明す
る。先ず、ロード命令実行時の動作を説明する。

【００３３】プロセッサコア１においてロード命令の実
行が開始されると、そのオペコードのデコード結果に応
じて、命令フェッチの場合には命令キャッシュ６が、デ
ータフェッチの場合にはデータキャッシュ７がそれぞれ
選択され、ロードリクエスト、主記憶アドレス及び当該
ロード命令中のフラグＦ１〜Ｆ４がプロセッサバス４を
通じて、選択されたキャッシュに送られる。以降の動作
は命令キャッシュ６とデータキャッシュ７とで同じなの
で、データキャッシュ７を例に説明する。

【００３４】データキャッシュ７では、対応するフラグ
Ｆ１〜Ｆ４が論理“１”となっているセットのキャッシ
ュ７１〜７４でキャッシュヒットした場合に限って、ヒ
ットしたデータがキャッシュコントローラ７５からプロ
セッサバス４を通じてプロセッサコア１に返却される。
この場合、キャッシュコントローラ７５が、対応するフ
ラグＦ１〜Ｆ４が論理“１”となっているセットのキャ
ッシュ７１〜７４のみを動作させてヒット判定を行わ
せ、ヒットしたキャッシュが存在した場合にそのヒット
データをプロセッサコア１に返却するよう構成しても良
いし、後述する実施例のように全てのセットのキャッシ
ュ７１〜７４を動作させてヒット判定を行わせ、キャッ
シュコントローラ７５が、対応するフラグＦ１〜Ｆ４が
論理“１”となっている何れか１つのセットのキャッシ
ュでヒットしたか否かを判定して、そのヒットデータを
プロセッサコア１に返却するよう構成しても良い。

【００３５】他方、対応するフラグＦ１〜Ｆ４が論理
“１”となっている全てのキャッシュでミスするか、フ
ラグＦ１〜Ｆ４の全てが論理“０”の場合には、キャッ
シュコントローラ７５から主記憶２に対して主記憶バス
５を通じてロードリクエストが送出される。その後、主
記憶２から主記憶バス５を通じて、キャッシュミスした
データを含む１ブロック分の主記憶データがデータキャ
ッシュ７に返されてくると、キャッシュコントローラ７
５はその主記憶データ中からキャッシュミスしたデータ
を抽出してプロセッサバス４を通じてプロセッサコア１
へ返却すると共に、フラグＦ１〜Ｆ４の少なくとも１つ
が論理“１”である場合には、主記憶２から返された１
ブロック分の主記憶データを、対応するフラグＦ１〜Ｆ
４が論理“１”となっている何れか１つのセットのキャ
ッシュ７１〜７４に書き込むことでキャッシュを更新す
る。

【００３６】次にストア命令実行時の動作を説明する。
プロセッサコア１においてストア命令の実行が開始され
ると、ストア命令はデータキャッシュ７に対してのみ行
われるので、ストアリクエスト、主記憶アドレス、スト
アデータ及び当該ストア命令中のフラグＦ１〜Ｆ４がプ
ロセッサバス４を通じてデータキャッシュ７に送られ
る。データキャッシュ７では、対応するフラグＦ１〜Ｆ
４が論理“１”となっているセットのキャッシュ７１〜
７４でキャッシュヒットした場合に限って、ヒットした
データをプロセッサコア１から送られてきたストアデー
タで更新する。また、プロセッサコア１から送出された
ストアリクエスト、主記憶アドレス及びストアデータは
キャッシュコントローラ７５から主記憶バス５を通じて
主記憶２に送られ、主記憶２上の該当するアドレスのデ
ータが当該ストアデータで上書きされる。つまり、本実
施形態はストアスルー方式を採用している。

【００３７】次に本実施形態の実施例について説明す
る。

【００３８】図４は図１の計算機システムの構成をより
具体化した実施例のブロック図である。プロセッサコア
１に内蔵の命令デコーダ１０１で主記憶アクセス命令が
デコードされると、その主記憶アクセス命令に含まれて
いたフラグＦ１〜Ｆ４が結線４０１〜４０４に、その主
記憶アクセス命令のリクエスト種別（ロードか、ストア
か）が結線４０５に、その主記憶アクセス命令でアクセ
スする対象となる主記憶アドレスが結線４０６に、その
主記憶アドレス命令がストア命令の場合にはストアデー
タが結線４０７に、命令キャッシュ６及びデータキャッ
シュ７の何れか一方を選択するセレクト信号が結線４０
８にそれぞれ出力される。プロセッサコア１と命令キャ
ッシュ６及びデータキャッシュ７とは、このような結線
４０１〜４０８と、リプライデータを伝達する結線４０
９とによって相互に接続されている。

【００３９】また、命令キャッシュ６及びデータキャッ
シュ７と主記憶２とは、リクエストを伝達する結線５０
１、５１１、ストアデータを伝達する結線５０２、５１
２、主記憶アドレスを伝達する結線５０３、５１３、主
記憶データを伝達する結線５０４、５１４、結線５０
４、５１４を通じて主記憶２からキャッシュ６、７に伝
達する主記憶データのアドレス等を含む主記憶データ制
御信号を伝達する結線５０５、５１５によって相互に接
続される。

【００４０】命令キャッシュ６とデータキャッシュ７と
は、その内部構成が基本的に同じであるため、図４では
データキャッシュ７のみ内部の構成を示し、命令キャッ
シュ６の内部構成は図示を省略している。データキャッ
シュ７内の構成のうち、キャッシュ７１〜７４を除いた
部分がキャッシュコントローラ７５を構成する。

【００４１】キャッシュコントローラ７５は、入力レジ
スタ７０１、更新制御部７０２、セレクタ７０３〜７０
５、アンド回路７０６〜７０９、ノア回路７１０、リク
エスト発行部７１１を含んでいる。

【００４２】入力レジスタ７０１は、結線４０８上のセ
レクト信号によって自キャッシュが選択された場合に、
結線４０１〜４０４上のフラグＦ１〜Ｆ４、結線４０５
上の主記憶リクエスト、結線４０６上の主記憶アドレ
ス、結線４０７上のストアデータを取り込み、各部に供
給する。即ち、フラグＦ１〜Ｆ４は、対応するキャッシ
ュ７１〜７４及びアンド回路７０６〜７０９へ供給する
と共に更新制御部７０２へ供給する。主記憶リクエスト
種別は、各キャッシュ７１〜７４とリクエスト発行部７
１１へ供給する。主記憶アドレスは、セレクタ７０４を
通じて各キャッシュ７１〜７４へ供給すると共に更新制
御部７０２へ供給し、更に結線５０３を通じて主記憶２
へ供給する。ストアデータは、セレクタ７０３を通じて
各キャッシュ７１〜７４へ供給すると共に結線５０２を
通じて主記憶２へ供給する。

【００４３】アンド回路７０６〜７０９は、各キャッシ
ュ７１〜７４から出力されるヒット／ミス判定信号（ヒ
ット時に論理“１”、ミス時に論理“０”）と対応する
フラグＦ１〜Ｆ４との論理積信号をノア回路７１０及び
セレクタ７０５へ出力する。セレクタ７０５は、各キャ
ッシュ７１〜７４からヒット時に出力されるキャッシュ
データのうち、アンド回路７０６〜７０９の出力が論理
“１”になっているキャッシュのキャッシュデータを選
択し、リプライデータとして結線４０９を通じてプロセ
ッサコア１へ返却する。ノア回路７１０は、全てのアン
ド回路７０６〜７０９の出力が論理“０”のときに、リ
クエスト発行部７１１へロードリクエストの発行を要求
する信号を送出する。リクエスト発行部７１１は、この
ロードリクエストの発行要求に応答して、結線５０１を
通じて主記憶２へロードリクエストを発行する。また、
リクエスト発行部７１１は、入力レジスタ７０１から伝
達されたリクエストがストアリクエストであれば、結線
５０１を通じて主記憶２へストアリクエストを発行す
る。

【００４４】更新制御部７０２は、結線５０４及び５０
５を通じて主記憶２から１ブロック分の主記憶データ及
び主記憶データ制御信号が送られてくると、入力レジス
タ７０１から供給されている主記憶アドレス（ミスアド
レス）のデータを１ブロック分の主記憶データから抽出
して結線４０９を通じてリプライデータとしてプロセッ
サコア１へ返却する。同時に、入力レジスタ７０１から
伝達されているフラグＦ１〜Ｆ４のうち、論理“１”の
フラグに対応する何れか１つのキャッシュ７１〜７４を
選択し、その選択したキャッシュに対して更新要求ｆ１
〜ｆ４を送出すると共に更新アドレスを送出することに
より、キャッシュの更新制御を行う。

【００４５】以下、図４を参照して本実施例におけるキ
ャッシュ制御の動作を説明する。先ず、ロード命令実行
時の動作を説明する。

【００４６】プロセッサコア１においてロード命令が発
行されると、そのオペコードのデコード結果に応じて、
命令フェッチの場合には結線４０８上のセレクト信号に
よって命令キャッシュ６が選択され、データフェッチの
場合には同セレクト信号によってデータキャッシュ７が
選択される。以降の動作は命令キャッシュ６とデータキ
ャッシュ７とで同じなので、データキャッシュ７を例に
説明する。

【００４７】データキャッシュ７の入力レジスタ７０１
は、結線４０８のセレクト信号によって自キャッシュが
選択されると、結線４０１〜４０４上のフラグＦ１〜Ｆ
４を各キャッシュ７１〜７４、アンド回路７０６〜７０
９及び更新制御部７０２へ、結線４０５上のリクエスト
種別を各キャッシュ７１〜７４及びリクエスト発行部７
１１へ、それぞれ供給する。また、セレクタ７０４を入
力レジスタ７０１側に切り替えて、結線４０６上の主記
憶アドレスをセレクタ７０４を通じて各キャッシュ７１
〜７４へ供給すると共に、更新制御部７０２及び結線５
０２に供給する。各キャッシュ７１〜７４は、供給され
た主記憶アドレスに基づいてヒット、ミスの判定を実施
し、ヒットした場合は論理“１”のヒット／ミス判定信
号をアンド回路７０６〜７０９へ出力すると同時にヒッ
トデータをセレクタ７０５へ出力する。他方、ミスした
場合は論理“０”のヒット／ミス判定信号をアンド回路
７０６〜７０９へ出力する。アンド回路７０６〜７０９
は、対応するキャッシュ７１〜７４のヒット／ミス判定
信号と対応するフラグＦ１〜Ｆ４との論理積をとり、そ
れを真のヒット／ミス判定信号として出力する。つま
り、通常はキャッシュ７１〜７４から出力されるヒット
／ミス判定信号によってヒット、ミスが確定するわけだ
が、本実施例のデータキャッシュ７の場合、キャッシュ
７１〜７４自体はヒットと判定し、データを出力してい
る場合でも、該当するフラグＦ１〜Ｆ４の値が論理
“０”であった場合はヒットとはならない。

【００４８】アンド回路７０６〜７０９から出力される
真のヒット／ミス判定信号にヒットを示す論理“１”と
なるものがあった場合、該当するキャッシュからは有効
なデータが出力されていると判断し、セレクタ７０５
は、ヒットしたキャッシュからのキャッシュデータを選
択し、リプライデータとして結線４０９を通じてプロセ
ッサコア１へ返送する。

【００４９】他方、アンド回路７０６〜７０９から出力
される真のヒット／ミス判定信号にヒットを示す論理
“１”となるものがなかった場合、ノア回路７１０の出
力が論理“１”となり、リクエスト発行部７１１は、結
線５０１を通じて主記憶２に対してメモリアクセスリク
エスト（ロードリクエスト）を発行する。このときの主
記憶アドレスは結線５０３に供給されているアドレスが
使用される。

【００５０】主記憶２では、メモリアクセスリクエスト
に従って該当するデータを含む１ブロック分の主記憶デ
ータを読み出し、そのアドレスを含む主記憶データ制御
信号と共に結線５０４、５０５を通じて、リクエスト元
のデータキャッシュ７に送出する。更新制御部７０２
は、結線５０４を通じて主記憶２から送られてくる１ブ
ロック分の主記憶データ中から、入力レジスタ７０１よ
り供給されているミスヒットした主記憶アドレスに該当
するデータを抽出してリプライデータとして結線４０９
を通じてプロセッサコア１へ返送する。また、入力レジ
スタ７０１から供給されているフラグＦ１〜Ｆ４の中に
論理“１”となるフラグが１つ以上存在すれば、任意の
アルゴリズムに従って論理“１”のフラグの中から１つ
のフラグを選択し、この選択したフラグに対応する何れ
か１つのキャッシュ７１〜７４に対して、キャッシュの
更新要求ｆ１〜ｆ４を送出すると共に、主記憶２から送
られてきた１ブロック分の主記憶データをセレクタ７０
３を通じてキャッシュ７１〜７４に伝達し、且つ、セレ
クタ７０３を更新制御部７０２側に切り替えて、１ブロ
ック分の主記憶データの書き込みアドレスをキャッシュ
７１〜７４に伝達する。キャッシュ７１〜７４のうち、
更新要求ｆ１〜ｆ４によってキャッシュの更新が要求さ
れた何れか１つのキャッシュは、先ずセレクタ７０４を
通じて入力されている主記憶アドレスに基づいてアドレ
スアレイを更新し、次いで、セレクタ７０３を通じて伝
達される１ブロック分の主記憶データを、セレクタ７０
４を通じて伝達される書き込みアドレスに書き込むこと
で、データアレイを更新する。

【００５１】次に、ストア命令実行時の動作を説明す
る。プロセッサコア１においてストア命令が発行される
と、結線４０８上のセレクト信号によってデータキャッ
シュ７が選択され、データキャッシュ７の入力レジスタ
７０１は、結線４０１〜４０４上のフラグＦ１〜Ｆ４を
各キャッシュ７１〜７４、アンド回路７０６〜７０９及
び更新制御部７０２へ、結線４０５上のリクエスト種別
を各キャッシュ７１〜７４及びリクエスト発行部７１１
へ、それぞれ供給する。また、セレクタ７０４を入力レ
ジスタ７０１側に切り替えて、結線４０６上の主記憶ア
ドレスをセレクタ７０４を通じて各キャッシュ７１〜７
４へ供給すると共に、更新制御部７０２及び結線５０２
に供給する。更に、セレクタ７０３を入力レジスタ７０
１側に切り替えて、結線４０７上のストアデータをセレ
クタ７０３を通じて各キャッシュ７１〜７４へ供給する
と共に、結線５０２を通じて主記憶２へ出力する。

【００５２】各キャッシュ７１〜７４は、供給された主
記憶アドレスに基づいてヒット、ミスの判定を実施し、
ヒットした場合であって且つ自キャッシュに対応するフ
ラグＦ１〜Ｆ４が論理“１”の場合に限って、自キャッ
シュのデータを更新する。即ち、セレクタ７０３を通じ
て伝達されたストアデータで、セレクタ７０４を通じて
伝達された主記憶アドレスに該当するキャッシュライン
上のデータを更新する。また、リクエスト発行部７１１
は、キャッシュのヒット、ミスにかかわらず、入力レジ
スタ７０１から伝達されたリクエスト種別（ストア）に
基づき、結線５０１を通じて主記憶２に対してストアリ
クエストを発行する。このときの主記憶アドレスは結線
５０３上に、ストアデータは結線５０２上にそれぞれ出
力されている。

【００５３】次に、各セットのキャッシュ７１〜７４及
び更新制御部７０２の構成例について説明する。

【００５４】図５はキャッシュ７１の構成例を示すブロ
ック図である。この例のキャッシュ７１は１ＷＡＹセッ
トアソシアティブ構成のキャッシュであり、主記憶デー
タの一部の写しをブロック単位で格納するデータアレイ
（ＤＡ）７１１と、データアレイ７１１に格納されてい
るデータブロックのアドレスを格納するアドレスアレイ
（ＡＡ）７１２と、ヒット／ミスの判定を行うヒット判
定器７１３と、制御部７１４と、アンド回路７１５とを
主要部として含んでいる。主記憶アクセス命令で指示す
る主記憶アドレスは、その上位より順にタグアドレス、
インデックスアドレス、ブロックアドレスに論理的に分
けられ、アドレスアレイ７１２にはタグアドレスが登録
される。

【００５５】次に図５のキャッシュ７１の動作を説明す
る。先ずロード命令時の動作を説明する。ロード命令の
場合、ロード命令で指示された主記憶アドレス中のイン
デックスアドレスによりアドレスアレイ７１２の該当エ
ントリがアクセスされ、ヒット判定器７１３により、そ
のエントリに記憶されているタグアドレスとロード命令
で指示された主記憶アドレス中のタグアドレスとの比較
およびそのエントリ中の有効性指示ビットの検査が行わ
れる。双方のタグアドレスが一致し且つ有効性指示ビッ
トが有効を示しているときヒット、それ以外はミスとな
る。ヒットであればヒット信号が、ミスであればミス信
号がヒット判定器７１３から制御部７１４へ出力され
る。

【００５６】制御部７１４は、リクエスト種別がロード
であり且つヒット判定器７１３からヒット信号が入力さ
れると、ヒットを示す論理“１”のヒット／ミス判定信
号をアンド回路７０６へ出力すると共に、データアレイ
７１１へ読み出しイネーブル信号を出力する。データア
レイ７１１は、ロード命令で指示された主記憶アドレス
中のインデックスアドレスで特定されるエントリ中の、
そのブロックアドレスで特定されるデータを読み出し、
セレクタ７０５へ出力する。他方、制御部７１４は、リ
クエスト種別がロードであり且つヒット判定器７１３か
らミス信号が入力されると、ミスを示す論理“０”のヒ
ット／ミス判定信号をアンド回路７０６へ出力する。

【００５７】次に、キャッシュ更新時の動作を説明す
る。制御部７１４は、更新制御部７０２から更新要求が
入力されると、先ずアドレスアレイ７１２へ書き込みイ
ネーブル信号を出力する。これに応じてアドレスアレイ
７１２は、ロード命令で指示された主記憶アドレス（ミ
スアドレス）中のタグアドレスをそのインデックスアド
レスで特定されるエントリに書き込む。次に制御部７１
４は、アンド回路７１５に書き込みイネーブル信号を出
力する。制御部７１４が当該キャッシュ７１に更新要求
を出すときは当該キャッシュ７１に対応するフラグＦ１
は必ず論理“１”になっているため、アンド回路７１５
からデータアレイ７１１へ書き込みイネーブル信号が出
力される。データアレイ７１１は、更新制御部７０２か
らセレクタ７０３を通じて送られてくる１ブロック分の
主記憶データを、同じく更新制御部７０２からセレクタ
７０４を通じて送られてくる当該主記憶データのアドレ
ス中のインデックスアドレスで特定されるエントリに書
き込んでいく。

【００５８】次に、ストア命令実行時の動作を説明す
る。ストア命令の場合、ストア命令で指示された主記憶
アドレス中のインデックスアドレスによりアドレスアレ
イ７１２の該当エントリがアクセスされ、ヒット判定器
７１３により、そのエントリに記憶されているタグアド
レスとストア命令で指示された主記憶アドレス中のタグ
アドレスとの比較およびそのエントリ中の有効性指示ビ
ットの検査が行われる。双方のタグアドレスが一致し且
つ有効性指示ビットが有効を示しているときヒット、そ
れ以外はミスとなる。ヒットであればヒット信号が、ミ
スであればミス信号がヒット判定器７１３から制御部７
１４へ出力される。

【００５９】制御部７１４は、リクエスト種別がストア
であり且つヒット判定器７１３からヒット信号が入力さ
れると、アンド回路７１５へ書き込みイネーブル信号を
出力する。アンド回路７１５は、自キャッシュ７１に対
応するフラグＦ１が論理“１”なら書き込みイネーブル
信号をデータアレイ７１１へ伝達するが、フラグＦ１が
論理“０”であれば伝達しない。データアレイ７１１
は、書き込みイネーブル信号を受けると、ストア命令の
主記憶アドレス中のインデックスアドレスで特定される
エントリにおけるブロックアドレスで特定されるデータ
を、ストアデータで書き換える。

【００６０】図５ではキャッシュ７１の構成例を示した
が、データキャッシュ７の他のキャッシュ７２〜７４及
び命令キャッシュ６のキャッシュ６１〜６４も同様に構
成される。また、図５では１ＷＡＹセットアソシアティ
ブ型のキャッシュを示したが、２ＷＡＹ、４ＷＡＹ等の
ｎＷＡＹセットアソシアティブ型のキャッシュを使用す
ることもできる。

【００６１】図６は更新制御部７０２の構成例を示すブ
ロック図であり、制御部７０２１と選択部７０２２とで
構成されている。制御部７０２１は、主記憶２から結線
５０４及び５０５を通じて１ブロック分の主記憶データ
及びそのアドレス等を含む主記憶データ制御信号が送ら
れてくると、入力レジスタ７０１から入力されている主
記憶アドレス（ミスアドレス）に基づいて１ブロック分
の主記憶データから該当するデータを抽出して結線４０
９へ出力する。また、更新するキャッシュを選択するた
めに選択部７０２２を起動し、１ブロック分の主記憶デ
ータをセレクタ７０３を通じてキャッシュ７１〜７４へ
送出すると共に、主記憶データ制御信号中のアドレスを
書き込みアドレスとしてセレクタ７０４を通じてキャッ
シュ７１〜７４へ送出する。

【００６２】選択部７０２２は、入力レジスタ７０１か
ら入力されているフラグＦ１〜Ｆ４のうち、論理“１”
となっているフラグが１以上存在すれば、論理“１”で
あるフラグの１つを選択し、その選択したフラグに対応
するキャッシュに対して更新要求ｆ１〜ｆ４を出力す
る。例えば、フラグＦ１のみ論理“１”の場合、更新要
求ｆ１のみを出力する。また、フラグＦ１、Ｆ２の２つ
が論理“１”の場合、その何れか一方に対応する更新要
求ｆ１のみ、または更新要求ｆ２のみを出力する。全て
のフラグＦ１〜Ｆ４が論理“０”の場合、何れの更新要
求ｆ１〜ｆ４も出力しない。

【００６３】図７に選択部７０２２の構成例を示す。４
ビットの循環型のシフトレジスタ７０２２１には、１ビ
ットのみ論理“１”、残り３ビットは全て論理“０”の
４ビットのビットパターン（例えば０００１）を保持
し、オア回路７０２２２の出力が論理“１”になる毎に
１ビットだけビットパターンをシフトする。例えば００
０１を１ビットだけシフトすると、００１０となる。１
０００の次は０００１に戻る。シフトレジスタ７０２２
１の第１段目のビットの値は更新要求生成部７０２２３
へ、同様に第２段目、第３段目、第４段目のビットの値
は更新要求生成部７０２２４、７０２２５、７０２２６
へ、それぞれ出力されている。

【００６４】更新要求生成部７０２２３〜７０２２６に
は、入力レジスタからのフラグＦ１〜Ｆ４が入力されて
おり、制御部７０２１によって起動されると、この４つ
の更新要求生成部７０２２３〜７０２２６のうち、シフ
トレジスタ７０２２１からのビット出力が論理“１”に
なっている唯一の更新要求生成部のみが動作する。各更
新要求生成部７０２２３〜７０２２６は、フラグＦ１〜
Ｆ４の値に応じて、図８に示すような更新要求ｆ１〜ｆ
４の組み合わせパターンを発生する。

【００６５】図８に示されるように、更新要求生成部７
０２２３は、フラグＦ１を最高の優先度、次にフラグＦ
２、次にフラグＦ３、最低の優先度をフラグＦ４とし、
より高い優先度のフラグが論理“１”のとき、そのフラ
グに対応する更新要求ｆ１〜ｆ４のみ論理“１”とする
組み合わせパターンを発生する。また、更新要求生成部
７０２２４は、フラグＦ２を最高の優先度、次にフラグ
Ｆ３、次にフラグＦ４、最低の優先度をフラグＦ１と
し、更新要求生成部７０２２５は、フラグＦ３を最高の
優先度、次にフラグＦ４、次にフラグＦ１、最低の優先
度をフラグＦ２とし、更新要求生成部７０２２６は、フ
ラグＦ４を最高の優先度、次にフラグＦ３、次にフラグ
Ｆ２、最低の優先度をフラグＦ１とし、それぞれ更新要
求生成部７０２２３と同様に、より高い優先度のフラグ
が論理“１”のとき、そのフラグに対応する更新要求ｆ
１〜ｆ４のみ論理“１”とする組み合わせパターンを発
生する。なお、フラグＦ１〜Ｆ４の全てが論理“０”の
場合、更新要求ｆ１〜ｆ４は全て論理“０”となる。

【００６６】更新要求生成部７０２２３〜７０２２６か
ら出力される更新要求ｆ１〜ｆ４の組み合わせパターン
はオア回路７０２２７〜７０３００を通じて各セットの
キャッシュ７１〜７４に送出される。また、更新要求ｆ
１〜ｆ４の何れか１つが論理“１”のとき、オア回路７
０２２２の出力が論理“１”となり、シフトレジスタ７
０２２１が１ビットだけシフトされる。

【００６７】図７に示した選択部７０２２によれば、キ
ャッシュ更新が１回行われる毎に、次回のキャッシュ更
新時に起動する唯一の更新要求生成部７０２２３〜７０
２２６が順番に切り替わるため、キャッシュ更新対象と
なるキャッシュ７１〜７４を順に切り替えていくことが
できる。例えば、キャッシュ７１とキャッシュ７２とを
使うプロセスでは、フラグＦ１、Ｆ２のみが論理“１”
となるが、そのプロセスの実行中に連続してキャッシュ
ミスが発生すると、キャッシュ７１とキャッシュ７２と
が交互に更新される。

【００６８】

【発明の他の実施の形態】図９は本発明の別の実施形態
のブロック図である。図１の実施形態と相違するところ
は、命令キャッシュ６とデータキャッシュ７とでキャッ
シュのセット数が相違する点である。つまり、本実施形
態の場合、命令キャッシュ６はキャッシュ６１、６２の
２セットのキャッシュを持ち、データキャッシュ７はキ
ャッシュ７１〜７４の４セットのキャッシュを持ってい
る。この場合、キャッシュ６１とキャッシュ７１とがセ
ット１のキャッシュ、キャッシュ６２とキャッシュ７２
とがセット２のキャッシュ、キャッシュ７３がセット３
のキャッシュ、キャッシュ７４がセット４のキャッシュ
を構成する。

【００６９】本実施形態の場合、主記憶アクセス命令に
付加するキャッシュ選択フラグＦは図３と同様に４つの
フラグＦ１〜Ｆ４で構成することができる。この場合、
命令キャッシュ６に関しては、フラグＦ１〜Ｆ４の内、
フラグＦ１とフラグＦ２の２つのフラグだけが使用され
る。このように一般的には、命令キャッシュ６を構成す
るキャッシュのセット数をＭ、データキャッシュ７を構
成するキャッシュのセット数をＮ、ＭとＮの内の大きな
方の値をＭＮとするとき、主記憶アクセス命令にはＭＮ
個のキャッシュ選択フラグがあれば十分である。そし
て、命令キャッシュ６をアクセスする場合には、ＭＮ個
のキャッシュ選択フラグの内の先頭からＮ個のキャッシ
ュ選択フラグを使用し、データキャッシュ７をアクセス
する場合には、ＭＮ個のキャッシュ選択フラグの内の先
頭からＭ個のキャッシュ選択フラグを使用すれば良い。

【００７０】キャッシュ選択フラグＦの他の構成例とし
て、命令キャッシュ用とデータキャッシュ用とに別々の
フラグを設けることも可能である。一般的に言えば、命
令キャッシュ６を構成するキャッシュのセット数をＭ、
データキャッシュ７を構成するキャッシュのセット数を
Ｎとするとき、主記憶アクセス命令にＭ個の命令用のキ
ャッシュ選択フラグとＮ個のデータ用のキャッシュ選択
フラグとを設ける。そして、命令キャッシュ６をアクセ
スする場合は命令用のキャッシュ選択フラグを使用し、
データキャッシュ７をアクセスする場合はデータ用のキ
ャッシュ選択フラグを使用する。例えば図９の実施形態
では、図１０に示すように、命令キャッシュ６用として
２つのフラグＦ２１、Ｆ２２を設け、データキャッシュ
７用として４つのフラグＦ１１〜Ｆ１４を設ける。

【００７１】以上の実施形態では、命令キャッシュ６及
びデータキャッシュ７の双方を複数のセットのキャッシ
ュで構成したが、何れか一方のみを複数のセットのキャ
ッシュで構成し、他方は１セットのキャッシュで構成し
たキャッシュメモリに対しても本発明は適用可能であ
る。命令キャッシュ６を１セットのキャッシュで構成し
た実施形態のブロック図を図１１に示す。この場合、１
セット構成の命令キャッシュまたはデータキャッシュの
当該１つのキャッシュを主記憶アクセス命令中の１つの
キャッシュ選択フラグによって使用／不使用を制御して
も良いし、キャッシュ選択フラグによる制御は行わず、
常に使用するように制御しても良い。つまり、主記憶ア
クセス命令によって選択するキャッシュを複数セット構
成の命令キャッシュまたはデータキャッシュに限定して
も良い。

【００７２】更に、以上の実施例では、命令用とデータ
用とに別々のキャッシュを持つキャッシュメモリに本発
明を適用したが、命令用とデータ用とに同じ複数のキャ
ッシュを使うキャッシュメモリに対しても本発明は適用
可能である。図１２に命令用とデータ用とで兼用する４
つのセットのキャッシュ６１’〜６４’とそれを制御す
るキャッシュコントローラ６５’を含む実施の形態のブ
ロック図を示す。

【００７３】なお、複数のプロセスが異なるセットのキ
ャッシュを使う場合、キャッシュコヒーレントの問題が
生じる。例えば図１３に示すように、プロセスＰ１がキ
ャッシュＡを使用し、プロセスＰ２がキャッシュＢを使
用しており、プロセスＰ１、Ｐ２は主記憶のデータＤを
共用しているとする。この場合、例えばプロセスＰ１が
キャッシュＡ上でデータＤをＤ’に更新すると、主記憶
上のデータＤはＤ’に更新されるが、キャッシュＢ上の
データＤは更新されない。このため、プロセスＰ２がキ
ャッシュＢ上でデータＤを参照すると、古いデータを参
照することになる。このようなキャッシュコヒーレント
の問題を解消する手法には、ソフトウェア的に解消する
方法とハードウェア的に解消する方法とがあり、本発明
はその何れを使用しても良い。ソフトウェア的な解消方
法としては、各プロセスが異なるキャッシュセットを使
う他プロセスと共用するデータを参照するときに、自プ
ロセスで使うキャッシュの内容をクリアしてから参照す
る方法などがある。また、ハードウェア的な解消方法と
しては、各セットのキャッシュに、キャッシュ更新時に
更新アドレスを他の全てのキャッシュに報告する手段
と、他キャッシュから前記報告を受けたときに若し自キ
ャッシュにその更新アドレスがキャッシュされていれ
ば、それを無効化する手段とを設ける方法などがある。

【００７４】

【発明の効果】以上説明したように本発明によれば、複
数のキャッシュを備えたキャッシュメモリにおいて、複
数のキャッシュの中から実際に使用する任意個数のキャ
ッシュを、主記憶アクセス命令によって直接選択するこ
とができる。その理由は、キャッシュのセットに１対１
に対応するキャッシュ選択フラグの状態に応じてキャッ
シュのセットを選択するため、複数のキャッシュのセッ
トの中から１つのセットを選択する以外に、２つ以上の
セットを選択したり、全てのセットを選択することもで
き、またセットを１つも選択しないこともできるからで
ある。

【００７５】また本発明によれば、任意数のキャッシュ
セットの選択が主記憶アクセス命令毎に行えるため、プ
ロセス毎に、そのプロセスで使用する主記憶アクセス命
令中のキャッシュ選択フラグを調整することで、プロセ
ス単位でのキャッシュ選択が可能になり、更に実行中の
プロセスに適した容量のキャッシュを用いるといったキ
ャッシュ編成をオーバヘッド無しに実施することが可能
となる。

【００７６】以上のような効果を奏するため、複数のプ
ロセスを並行して実行する計算機システムに本発明を適
用することにより、計算機システムの性能向上が可能と
なる。特に並列プロセス数が比較的少なく高速な処理が
要求されるスーパーコンピュータ等の大規模科学技術計
算を行う計算機に適用すれば、より効果的である。

【図面の簡単な説明】

【図１】本発明を適用した計算機システムの一例を示す
ブロック図である。

【図２】本発明で使用する主記憶アクセス命令のうち、
一般的なロード命令とストア命令についてのフォーマッ
ト例を示す図である。

【図３】キャッシュ選択フラグの内容例を示す図であ
る。

【図４】本発明の一実施形態における一実施例のブロッ
ク図である。

【図５】各セットのキャッシュの構成例を示すブロック
図である。

【図６】キャッシュ内の更新制御部の構成例を示すブロ
ック図である。

【図７】更新制御部内の選択部の構成例を示すブロック
図である。

【図８】選択部内の更新要求生成部の入力と出力との関
係を示す図である。

【図９】本発明の別の実施形態のブロック図である。

【図１０】キャッシュ選択フラグの別の内容例を示す図
である。

【図１１】本発明の更に別の実施形態のブロック図であ
る。

【図１２】本発明の他の実施形態のブロック図である。

【図１３】キャッシュコヒーレント問題の説明図であ
る。

【符号の説明】

１…プロセッサコア２…主記憶（メインメモリ）３…キャッシュメモリ４…プロセッサバス５…主記憶バス６…命令キャッシュ７…データキャッシュ６１〜６４、７１〜７４…キャッシュ６５、７５…キャッシュコントローラ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０６Ｆ 9/34 ３５０Ｇ０６Ｆ 9/34 ３５０Ｂ 9/46 ３４０ 9/46 ３４０Ｆ

Claims

【特許請求の範囲】

【請求項１】キャッシュのセットに１対１に対応する
キャッシュ選択フラグを有する主記憶アクセス命令によ
って、主記憶データの写しを保持するキャッシュのセッ
トを複数有するキャッシュメモリの中から、当該主記憶
アクセス命令の実行に際して使用するキャッシュのセッ
トを選択するキャッシュ制御方法。
【請求項２】各キャッシュのセットが命令兼データ用
のキャッシュのセットである請求項１記載のキャッシュ
制御方法。
【請求項３】命令キャッシュとデータキャッシュの少
なくとも一方をそれぞれ複数のキャッシュのセットで構
成し、命令キャッシュのアクセスにかかる主記憶アクセ
ス命令の場合は命令キャッシュ中のセットをキャッシュ
選択フラグによって選択し、データキャッシュのアクセ
スにかかる主記憶アクセス命令の場合はデータキャッシ
ュ中のセットをキャッシュ選択フラグによって選択する
請求項１記載のキャッシュ制御方法。
【請求項４】命令キャッシュを構成するキャッシュの
セット数をＭ、データキャッシュを構成するキャッシュ
のセット数をＮ、ＭとＮの内の大きな方の値をＭＮとす
るとき、主記憶アクセス命令にＭＮ個のキャッシュ選択
フラグを設け、命令キャッシュのアクセスにかかる主記
憶アクセス命令の場合はＭＮ個のキャッシュ選択フラグ
の内のＮ個のキャッシュ選択フラグを使用し、データキ
ャッシュのアクセスにかかる主記憶アクセス命令の場合
はＭＮ個のキャッシュ選択フラグの内のＭ個のキャッシ
ュ選択フラグを使用する請求項３記載のキャッシュ制御
方法。
【請求項５】命令キャッシュを構成するキャッシュの
セット数をＭ、データキャッシュを構成するキャッシュ
のセット数をＮとするとき、主記憶アクセス命令にＭ個
の命令用のキャッシュ選択フラグとＮ個のデータ用のキ
ャッシュ選択フラグとを設け、命令キャッシュのアクセ
スにかかる主記憶アクセス命令の場合は命令用のキャッ
シュ選択フラグを使用し、データキャッシュのアクセス
にかかる主記憶アクセス命令の場合はデータ用のキャッ
シュ選択フラグを使用する請求項３記載のキャッシュ制
御方法。
【請求項６】主記憶アクセス命令がロード命令のとき
は、キャッシュ選択フラグで選択したキャッシュのセッ
トの何れかでキャッシュヒットした場合に限って当該ヒ
ットしたデータをリプライデータとし、主記憶アクセス
命令がストア命令のときは、キャッシュ選択フラグで選
択したキャッシュのセットの何れかでキャッシュヒット
した場合に限って当該ヒットしたデータを更新する請求
項１、２、３、４または５記載のキャッシュ制御方法。
【請求項７】主記憶アクセス命令がロード命令のとき
にキャッシュ選択フラグで選択した全てのキャッシュの
セットでキャッシュミスした場合、主記憶から読み出し
た内容によって、前記キャッシュ選択フラグで選択した
キャッシュのセットの何れか１つのセットを更新する請
求項６記載のキャッシュ制御方法。
【請求項８】キャッシュのセットに１対１に対応する
キャッシュ選択フラグを有する主記憶アクセス命令を実
行するプロセッサコアと、該プロセッサコアと主記憶と
の間に設けられたキャッシュメモリとを備え、該キャッ
シュメモリは、主記憶データの写しを保持するキャッシ
ュのセットを複数有し、且つ、前記プロセッサコアから
主記憶アクセス命令の実行時に出力されるキャッシュ選
択フラグに基づいて前記複数のキャッシュのセットの中
から当該主記憶アクセス命令の実行に際して使用するキ
ャッシュのセットを選択するキャッシュコントローラを
有するキャッシュ制御システム。
【請求項９】各キャッシュのセットが命令兼データ用
のキャッシュのセットである請求項８記載のキャッシュ
制御システム。
【請求項１０】前記キャッシュメモリは、少なくとも
一方が複数のキャッシュのセットで構成された命令キャ
ッシュとデータキャッシュを備え、前記キャッシュコン
トローラは、命令キャッシュのアクセスにかかる主記憶
アクセス命令の場合は命令キャッシュ中のセットをキャ
ッシュ選択フラグによって選択し、データキャッシュの
アクセスにかかる主記憶アクセス命令の場合はデータキ
ャッシュ中のセットをキャッシュ選択フラグによって選
択する請求項８記載のキャッシュ制御システム。
【請求項１１】命令キャッシュを構成するキャッシュ
のセット数をＭ、データキャッシュを構成するキャッシ
ュのセット数をＮ、ＭとＮの内の大きな方の値をＭＮと
するとき、主記憶アクセス命令にはＭＮ個のキャッシュ
選択フラグが設けられ、前記プロセッサコア及び前記キ
ャッシュコントローラは、命令キャッシュのアクセスに
かかる主記憶アクセス命令の場合はＭＮ個のキャッシュ
選択フラグの内のＮ個のキャッシュ選択フラグを使用
し、データキャッシュのアクセスにかかる主記憶アクセ
ス命令の場合はＭＮ個のキャッシュ選択フラグの内のＭ
個のキャッシュ選択フラグを使用する請求項１０記載の
キャッシュ制御システム。
【請求項１２】命令キャッシュを構成するキャッシュ
のセット数をＭ、データキャッシュを構成するキャッシ
ュのセット数をＮとするとき、主記憶アクセス命令には
Ｍ個の命令用のキャッシュ選択フラグとＮ個のデータ用
のキャッシュ選択フラグとが設けられ、前記プロセッサ
コア及び前記キャッシュコントローラは、命令キャッシ
ュのアクセスにかかる主記憶アクセス命令の場合は命令
用のキャッシュ選択フラグを使用し、データキャッシュ
のアクセスにかかる主記憶アクセス命令の場合はデータ
用のキャッシュ選択フラグを使用する請求項１０記載の
キャッシュ制御システム。
【請求項１３】前記キャッシュコントローラは、主記
憶アクセス命令がロード命令のときは、キャッシュ選択
フラグで選択したキャッシュのセットの何れかでキャッ
シュヒットした場合に限って当該ヒットしたデータをリ
プライデータとし、主記憶アクセス命令がストア命令の
ときは、キャッシュ選択フラグで選択したキャッシュの
セットの何れかでキャッシュヒットした場合に限って当
該ヒットしたデータを更新する請求項８、９、１０、１
１または１２記載のキャッシュ制御システム。
【請求項１４】前記キャッシュコントローラは、主記
憶アクセス命令がロード命令のときにキャッシュ選択フ
ラグで選択した全てのキャッシュのセットでキャッシュ
ミスした場合、主記憶から読み出した内容によって、前
記キャッシュ選択フラグで選択したキャッシュのセット
の何れか１つのセットを更新する請求項１３記載のキャ
ッシュ制御システム。