JPH03135642A - コンピュータメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、コンピュータメモリ、殊に同メモリの内容を
読取り、書込み、リフレッシュするための方法に関する
。殊に、本発明は高速のダイナミックランダムページア
クセスメモリ　（ＦＰＤＲＡＭ）の仮想アドレッシング
法に関する。

〔従来の技術〕 従来より、−時期、コンピュータのメモリ容量を大きく
する傾向が見られた。メモリ容量が大きいと周知の一連
の利点を提供することができるが、それと同時に大型メ
モリ方式の場合には、幾つかの困難にも遭遇することに
なる。−船釣について、メモリの大きさが大きくなるに
つれて、その他の要素は同一のま−であるのにそれと同
時にメモリにアクセスするために必要な時間が大きくな
る。

今日の多くのコンピュータシステムでは、メモリは階層
的な構造で提供されている。かかる構造では、大型メモ
リの小集合を含む小型で高速のメモリと組になって大型
の比較的な低速のダイナミックランダムアクセスメモリ
　（ＤＲＡＨ）を含む主メモリは、しばしば「キャシュ
」と称されるより小型のスタティックランダムアクセス
メモリ（ＳＲＡＭ）と組になって使用される。その他の
階層は、比較的高速のＤＲＡＭ主メモリと組になって使
用される比較的低速のディスクメモリの形をした大型メ
モリを提供することを伴う。一つのメモリ階層は、長期
ディスクメモリ、主ＤＲＡＭメモリ、およびＳＲＡＭキ
ャシュメモリの３つのレベルを全て含むことができよう
。

多くのメモリシステムでは、仮想アドレッシング法が使
用されている。仮想アドレスは、ユーザがアクセス可能
なメモリロケーションの各々につき一義的な識別がてき
るようにするために十分なビットを含むアドレスである
。物理メモリは仮想アドレス空間間でアンピングされる
物理アドレスを介してアクセスされる。

その仮想アドレスによって識別されるメモリの内容に対
するリクエストが行われると、その仮想アドレスが物理
メモリ内に現在常駐するメモリロケーションに対応する
ものであるかどうかが判断される必要がある。１アドレ
スはそれぞれが同一のメモリロケーションに対応するも
のであれば、もう一つのアドレスに「対応する」。

普通の場合、１つもしくはそれ以上のテーブルを設けて
仮想アドレスを（対応関係が存在する場合）対応する物
理アドレスに変換するようになっている。かかるテーブ
ルに対するルックアッププロシージャは比較的低速であ
ることが多い。上記テーブルは普通の場合、しばしば「
ページ」と称されるメモリブロック群の翻訳のみしか含
んでいない。幸いなことに、ページテーブルに対する参
照は、局部性を帯びている。即ち、ページテーブル中で
提案しなければならないあらゆる可能な仮想ページのう
ち、何れの短時間中にもこれらページ群のうちの少数の
ものが繰返して参照される傾向が存在することが判って
いる。この局部性のために「ページテーブルキャシュＪ
　　（ＰＴＣ）（あるいは「変換ルックアサイドバッフ
ァ」と称されることがある）を称される第２の小型で高
速のテーブルを提供することによって一定温度時間を節
約することができる。上記テーブルは大きなページテー
ブルから最近アクセスされたエントリーを格納するため
に使用される。かくしてＰＴＣは続いてリクエストされ
るエントリ群を含みそうなページテーブルの小集合体を
含んでいる。ＰＴＣは２つのアレイを含んでいる。一つ
はＰＴＣエントリ又はデータアレイであって、仮想アド
レス対・物理アドレスのマツプである。他はＰＴＣタグ
であって、ＰＴＣエントリ内のデータが妥当であるかど
うかを判断するために使用される。

ページテーブルの呈する局部性の他に、メモリ自体の呈
する一定の局部性も存在する。この局部現象によれば、
−メモリロケーションに対する一定の参照後に、比較的
短期間中に付近のメモリロケーションに対するリクエス
トが行われがち（即ち、無作為であることから期待され
るよりも大きな確率を以て）である。上記の「付近」と
「比較的短期間」という意味を定義する確率分布は、所
与のメモリシステムと計算タスクについて経験的に判断
することができる。この局部性は従事より平均メモリア
クセスタイムを小さくするために幾ツカノ方法で活用さ
れている。この活用法の一つは、高速のグイナミソクラ
ンダムベージアクセスメモリ　（ＦＰＤＲＡＭ）を設け
ることである。

ＦＰＤＲＡＭは、それを普通のメモリアクセスと対照さ
せることによって最も良く理解することができよう、典
型的なりＲＡＭでは、メモリロケーションは行と列によ
たアドレス指定され、その際、各行はアドレスが連続す
るエレメントを備えている。通常のアクセスでは１個の
行アドレスが提案され、行アドレスストローブ（ＲＡＳ
）によりラッチ内ヘストロープされる。後者は普通アサ
ートされる。その後、列アドレスストローブ（ＣＡＳ）
が提供されＤＲＡＭの読取り又は占込みを実行するよう
に求められる。それぞれの新たなアクセスはサイクル全
体を通過しなければならない。この理由から、それぞれ
のアクセスは、行アドレスを提示してストローブした後
、列アドレスをストローブしなければならない。２個の
アドレスは共に比較的近接していても、どんなメモリ内
のアクセスについても順次ストローブする必要があり、
この種のアクセスはメモリの局部性を十分に活用するも
のとはいえない。

それと対照的に、ＦＰＤＲＡＭは、メモリの局部性、即
ち、特定の行中の１メモリロケーシヨンに対するアクセ
スの後に短時間に同行内の１メモリロケーシヨンに対す
るリクエストが行われる可能性が比較的高いような状況
を活用している。この場合、比較的長期間ＲＡＳをアサ
ート状態にしたまま、その間に選択された行（１つの行
アドレスラッチの内容によって決定される）に対する多
重アクセスを実行することができる。多重アクセスは一
つの行アドレスが連続的にアサートされる間に別のアド
レスを順次提示することによって行われる。先にアクセ
スされた一行（即ち、行アドレスラッチの一つの内容に
よってアドレス指定される行）内でメモリアクセスする
毎に、ＣＡＳを１回アサーションすることしか必要でな
い。即ち、アクセス毎にＲＡＳを順次アサートし、その
後ＣＡＳをアサートする必要はない。かくして同一行内
の１０ケーシヨンに対してその後メモリリクエストが行
われる場合、新たな列アドレスを提供し列アドレススト
ローブ（ＣＡＳ）をアサートする手順が比較的高速であ
るために、この後行アドレスを利用して読取り又は書込
みを行うことができる。別の列内のメモリロケーション
に対するリクエストが行われる場合（このリクエストに
対して他に使用できるＦＰＤＲＡＭ行アドレスラッチが
存在しないと仮定する。）、その後正規のアクセス手続
が行われる。即ち、行アドレスの後に列アドレスを順次
ロードしストローブすることが行われる。かくして、続
いて行われるメモリアクセスが同一メモリ行内のロケー
ションに対するものである限りで、低速の正規メモリア
クセスよりも比較的高速のＦＰＤＲＡＭメモリアクセス
が使用される。

ＦＰＤＲＡＭのスピードを活用するためには、そのリク
エストが行アドレスラッチの一つ内の行アドレスに対応
する行の一つに位置するメモリ素子に対してのものであ
るかどうかを何れのメモリリクエストについても判断す
る必要がある。出願人にとって周知の従来システムでは
、最近アクセスされた行に対する物理的アドレスの表示
がストアされている。物理アドレスリクエストが行われ
た場合、リクエストされたアドレスが最近アドレッシン
グされた、即ち、それに対してＲＡＳが依然アサートさ
れている行中にあるかどうかを判断するための比較が行
われていた。仮想アドレスリクエストが行われた場合、
その仮想アドレスは、まづ物理アドレスに変換された後
、ストアされた物理アドレスとの比較が行われている。

ＦＰＤＲＡＭにより提供される比較的高速のアクセスの
場合でさえ、メモリアクセスは、多くのシステムでは、
殊に大型メモリを有するシステムでは依然利的要因とな
っている。かかる大型メモリシステムは普通、キャシュ
充填処理速度と書込み帯域幅によって制約されている。

本発明は、従来システム、殊に１２８メガバイトの如き
非常に大きなメモリ、或いはそれ以上のメモリを有する
構成と比較して高速のメモリアクセスを可能にするコン
ピュータメモリ、ならびにメモリアクセス方法を包含す
るものである。本発明はＲＡＭ素子の外集合体に対する
アクセスタイムが他の素子に対するものよりも高速であ
るような任意のタイプのランダムアクセスメモリ　（Ｒ
ＡＭ）に関連して使用することができる。ＦＰＤＲＡＭ
はこのタイプのメモリの一例である。何故ならば、現在
選択されている行中における素子に対するアクセスは他
の素子に対するアクセスよりも高速であるからである。

本発明の一例では、一つもしくはそれ以上のＦＰＤＲＡ
Ｍが主メモリを構成し、そこからリクエストされたペー
ジがキャシュ内ヘロードされる。

以下により詳細に説明するように、ページはＰＴＣによ
りマツピングされたアドレスがリクエストされたメモリ
ロケーションであることが判断された後になって初めて
ＰＴＣタグ内のアドレスを参照することによって特定の
ＦＰＤＲＡＭからリクエストされる。

ＦＰＤＲＡＭＯ行アドレスラッチは、それぞれ２個のレ
ジスタと関連する、一つの１指示”レジスタ（ＣＡＭＰ
ｈｙＡｄｒ　”と称する）は物理行アドレス（およびパ
リティビットのような追加ビット）を含む。他の“仮想
／物理”レジスタ（“ＣＡＭＴａｇと称する）は、何れ
のタイプのアドレスが最初にリクエストされるかに応じ
て物理行アドレス又は仮想アドレスの何れか一方を含む
。かくして、つの仮想アドレスが（ＰＴＣタグアレイ内
におけるその存在の確認後と）リクエストされた時、そ
れは仮想／物理（ＣＡＭＴａｇ）レジスタと比較するこ
とができ、まづ物理アドレスを得るために変換する必要
はない。かくして上記システムは、アドレスリクエスト
の最も一般的な方式である仮想アドレスリクエストの場
合に高速のメモリアクセスを可能にするものである。同
システムはまた、仮想アドレスリクエストの場合と同一
の方法を使用してメモリアクセスを物理アドレスリクエ
ストによって行うことができる。

上記方法は特に大部分の状況におけるメモリリクエスト
が仮想／物理的“局部性”を呈する・即ち、同一行から
の繰返しリクエストが仮想的であれ物理的であれ同一の
タイプのものとなる傾向があることが判っているために
特に十分な機能性を備えている。仮想／物理間を変換し
て各場合において選択中のアドレスが行アドレスラッチ
の内容によりアドレス指定される行中にあるかどうかを
判断する必要が回避できることは重要を時間の節約を表
わすものである。各メモリアクセスにつき仮想／物理間
の変換が必要でないために、かかる変換は低速のより安
価な部品、例えば低速のページテーブル化キャシュによ
って行うと共に依然として高速のメモリ読取りと書込み
を行うことが可能になる。

リクエストされた行に匹敵するものが何ら見出せない場
合にはより低速の正規アクセスモードで必要な行がアク
セスされる。新たな行中におけるメモリ素子がアクセス
される場合には、そのメモリリクエストが仮想アドレス
であったのかそれとも物理アドレスであったのかを判断
する必要がある。この理由から、そのアドレスが仮想ア
ドレスであるか物理アドレスであるかを示す１ビットが
仮想もしくは物理アドレスと共にＣＡＭＴａｇ　レジス
タ内にストアされる。

本発明のもう一つの面は１アドレスの幅を収納する方法
に関する。メモリブロック内で一意的にエレメントをア
ドレス指定するために必要な幅はブロックの大きさに依
存する。本発明では使用されるＤＲＡＭは別のアドレス
１０ビット、行アドレス１０ビットを要することが望ま
しい。本システムの仮想アドレスはページアドレスビッ
トとワードアドレスビットを含む。ワードアドレスビッ
トは仮想アドレスと物理アドレスをも同一であるため、
ワードアドレスビットは変換されない。１つの仮想アド
レスにおけるワードアドレスビットの数は１ページ内の
ワード数によって決定される。

ページの大きさは２にベイトもしくはｌＫ１６ビットワ
ードであることが望ましい。この大きさのページは１０
ビットを用いてアドレッシングできるため、仮想アドレ
スは１０ワードアドレスビットを含む。このことは仮想
アドレス内の１０ビットは物理アドレスの対応するビッ
ト数を同一であることを意味する。

メモリを構成するＤＲＡＭは４ウ工イインターリーブ方
式で編成される。即ち、メモリ内の４つの隣接するワー
ドが同−ＤＲＡＭ内の４個のセルでなくて４つの異なる
ＤＲＡＭから到来する。このスキームでは、リード操作
中に、１０ビットワードアドレスの最下位２ビットが４
つのインターリーブワード間で選択するために使用され
る。かくして、ワードアドレスの最下位２ビットはリー
ド操作では使用されず、（ＤＲＡＭアドレッシングのた
めに）廃棄される。かくして、８個のワードアドレスビ
ット（何ら変換を要しない）は列アドレスビットとして
使用される。ＤＲＡＭは列アドレス１０ビットを要する
ために、列アドレス２ビットが変換を要する物理アドレ
ス部分から来なければならない。然しなから、ＩＫワー
ドの同一ページに繰返しアクセスする毎に変換する必要
をなくすることが望ましい。このことは必要とされる列
アドレスの余分の２ビットを行アドレスの１０ビットと
共にＣＡＭＰｈｙＡｄｒレジスタ内にストアしく又、パ
リティビット又はその他のエラー検出ビット、バンクセ
レクトビット、および／又はボードセレクトビットを含
めて）実行される。ワードアドレスの８ビットのみが１
０ビットの列アドレスに寄与するから、アドレス二座間
の２個の列アドレスビットはミスどうしの間で変化しな
い。

２個の列アドレスビットをストアさせる方法もまたライ
ト操作でＤＲＡＭにアドレッシングするために使用され
る。然しなから、単一のライト操作では１つもしくは２
つのワードのみが書込まれるようにすることが望ましい
。アドレッシングされないワードのオーバライドを防止
するために、１回のリード処理で廃棄されるような２ビ
・ノドを使用して４個の潜在的にアドレッシング可能な
ワードのうち何れの１もしくは２個のワードがアサート
される列アドレスを有することになるかを選択してその
ロケーションにおける書込みを実行する。

ＣＡＭヒツトアクセス中に使用される列アドレスビット
をストアする方法は異なるタイプのメモリと共に使用す
る際に一般化できる方法である。

例えば、指示（ＣＡＭＰｈｙＡｄｒ）レジスタ内に３つ
もしくはそれ以上のビットをストアすることによって全
部で１１又はそれ以上の列アドレスビットを捉供するこ
とができる。１１個の列および行ビットを４メガビット
ＤＲＡと関連して（１メモリ素子にアクセスするために
普通１１個の列アドレスビットを１１個の行アドレスビ
ットを要する）設けることが有益であろう。例えば８ウ
エイインターリーブの場合、インターリーブされたＤＲ
ＡＭ間で選択するために余分の最下位ビットを設けるた
めには２個以上の列アドレスビットをストアすることも
有益である。

本発明は本発明を使用しない従来のシステムに比較して
キャシュフィルタイムの減少と有効書込み帯域幅の拡大
とを実現するものである。

本発明は関連するＣＡＭＴａｇ　レジスタの内容とＣＡ
ＭＰｈｙＡｄｒレジスタの内容とが保存されるために効
率的なりＲＡＭのリフレッシュサイクルを備える。ＲＡ
ＳはＤＲＡＭリフレッシュの間にアサーション解除（ｄ
ｃａｓｓｅｒｔｅｄ）される。リフレッシュに続いて、
ＲＡＳは再びＣＡＭミス（即ちＣＡＭＴａｇの内容とそ
れに対応するリクエストされたアドレスの部分の内容が
一致しない）に続＜　ＲＡＳアサーションに類似する形
でアサーションされる。このようにして、リフレッシュ
サイクルに続くメモリ構成はリフレッシュサイクル以前
のそれと同一である。かくして、続くメモリアクセスは
リフレッシュサイクル前に実行された行アドレスに基づ
いてメモリの局部性を活用して実行することができる。

〔実施例〕

以下、本発明の実施例を特定のコンピュータシステムの
脈絡において解説する。但し、当業者には自明であろう
が、本発明は多くのタイプのコンピュータシステムに使
用することができる。

解説するコンピュータシステムは、それぞれがそれと関
連するメモリシステムを備える１６個までのプロセッサ
を含むマルチプロセッサシステムである。各プロセッサ
と関連するメモリシステムは２つの機能単位９３ａ（第
２図）を備えることが望ましい。殊に、各機能単位はメ
モリ制御装置と共にそれぞれが３２、殊に６４メガバイ
トのメモリを備える一つもしくは２つの回路板上に形成
さることが望ましい。本発明はかかるプロセッサの一つ
と関連するメモリ単位に関する。コンピュータシステム
内のメモリ単位はそれぞれ実質上同一の形で動作する。

第１０Ａ図は０−１４ビットのセグメントアドレス２と
、１５−２０ビットのページアドレス４と、２１−３０
ビットのワードアドレス５を含む仮想アドレスの構成を
示す。第１０Ｂ図は、０２０ビットの物理ページアドレ
ス６が含まれ、２１−３０ビットのワードアドレス５が
含まれる物理アドレスの構成を示す。

さて第１０Ｃ図について述べると、ＤＲＡＭをアクセス
するために使用されるアドレスが３０ビット幅のものと
して描かれている。アドレスは１０ビットの列アドレス
と、１０ビットの行アドレスを含む。列アドレスは１７
と１８（１６）ビットと２１−２８　（２０）ビットの
ものが設けられる。１−５ビット（２２）は何れのメモ
リボードがアドレッシングされるかを示す。ビット６（
２４）はどのメモリセクション（Ｘ”又は“Ｙ”）がア
ドレッシングされるかを示す。ビット１９と２０（２６
）はバンクセレクトビットである。ビット２９と３０（
２８）は類似インターリーブスキーム内で使用される。

本発明の実施例の動作を詳説する前に、本発明の主なコ
ンセプトを第１Ａ−ＩＥ図に関して単純化された例によ
って説明する。第１Ａ−ＩＥ図に示す単純化したメモリ
単位は８個の行１ａ−１ｈと８個の列２ａ−２ｈを備え
る６４エレメントのメモリを備える。メモリはファスト
ページタイプで行セレクタ３は列セレクタ５による一連
の継起する列アドレス中に行アドレスラッチ４内のアド
レスに従って所与の行を選択するに任せることができる
ようになっている。メモリ１０には２個のレジスタが関
連している。即ち、物理アドレスを保持するＣＡＭＰｈ
ｙＡｄｒレジスタ６と、物理アドレス又は仮想アドレス
の何れかである１アドレスを保持するＣＡＭＴａｇ　７
である。説明を簡単にするために、アドレスリクエスト
８が丁度到着したものと仮定する。アドレスリクエスト
８はメモリから読取ったり書込んだりするために使用さ
れるアドレスとすることができる。典型的な筋書きでは
、かかるアドレスリクエストは必要なアドレスがキャシ
ュ内に存在しなかったために失敗したキャシュ間の読取
り書込みの試みをプロセッサが行なった後に到着する。

かかる「キャシュミス」の場合、メモリは主メモリ１０
から読出されることによってキャシュに転送されなけれ
ばならない。

本例では先のメモリに対するアクセスはメモリを第１Ａ
図に示す構成に、即ち、８番目の行、行１１１を選択し
た形に残すものと想定する。従って、行アドレスラッチ
４は行アドレスビット１１１を含み、ＣＡＭＰｈｙＡｄ
ｒ　６は同じ行アドレス（１１１）を含む。更に、先の
アドレスリクエストは仮想アドレスに対するものであっ
たと想定する。従って、第１Ａ図に示すようなＣＡＭＴ
ａｇ　７は先のアドレスリクエストから持ち来たされた
行アドレスを含み、従って物理アドレス１１１に対応す
る仮想アドレスとなる。ページテーブル９から判るよう
に、物理アドレス１１１に対応する仮想アドレスは１０
１である。

第１Ａ図から判るように、新たなアドレスリクエストは
００１１１０の形をとっている。新たなリクエストを処
理するために、まづアドレスリクエスト８内の行ビット
とＣＡＭＴａｇ　７の内容との間の比較が行われる。こ
の場合、アドレスリクエスト８内の行ビットは００１で
、他方、ＣＡＭＴａｇ　７の内容は１０１である。（先
のメモリリクエストから繰返される）従って、コンパレ
ータ１１はＣＡＭミスが存在することを示す。このこと
は新たに到着したアドレスリクエスト８が現在アサート
されている行とは異なる（即ち行１１１とは異なる）行
に対するものであることを意味する。

コンパレータ１１がミスを表示すると、レジスタロ、７
は第１Ｂ図に示すように更新される。

ＣＡＭＴａｇ　７はアドレスリクエストからの行アドレ
ス（即ち、００１）をロードされる。新たなアドレスリ
クエストが物理アドレスである場合には、物理アドレス
の行ビットは直接ＣＡＭＰｈｙＡｄｒ　６に伝送できる
。かかる場合には、ＣＡＭＴａｇとＣＡＭＰｈｙＡｄｒ
はリクエストされた行と同一の表示を含むことになろう
。本文中に使用するビットストリングは、少なくとも一
部がメモリロケーションに対応するアドレスを含むか同
アドレスに変換できる場合のアドレス又はメモリロケー
ションを「指示する」。

本例では、然しなから、アドレスリクエスト８は仮想ア
ドレスであって変換を要するものと想定する。ページテ
ーブル９は何れの物理アドレスが００１の仮想アドレス
に１旦当するかを判断するために使用される。ページテ
ーブル９は対応する物理アドレスが０１０であることを
示す。第１Ｂ図に示すように、この新たな物理アドレス
はＣＡＭＰｈｙＡｄｒ　６内にロードされる。第１Ｂ図
から判る通り、ＣＡＭＴａｇ　７は今や新たなリクエス
トに対する仮想行アドレスを含み、一方、ＣＡＭＰｈｙ
Ａｄｒ　６は対応する物理行アドレスを含む。ＣＡＭＰ
ｈｙＡｄｒ　６からの物理行アドレスは行アドレスラッ
チ４へ送られ、行セレクタに物理行アドレスによりアド
レス指定される行、即ち行０１０を選択させる。

第１Ｃ図に示すように、アドレスリクエスト８がＣＡＭ
Ｔａｇ　７とＣＡＭＰｈｙＡｄｒ　６の新しい内容を用
いて今や再び試みられる。この時、アドレスリクエスト
８の行ビットがＣＡＭＴａｇ　７の内容と比較されると
、コンパレータ１１はビットを示す。列セレクタ５はア
ドレスリクエスト８からの列ビットに従って１列を選択
する。

第１Ｄ図は次に続くアドレスリクエストを示す。

この例では、００１０００である。アドレスリクエスト
８からの行ビットはＣＡＭＴａｇ　７の内容とマツチす
る。従って、新たなリクエスト８の仮想行アドレスは第
１Ｃ図に示す先のリクエストからの仮想行アドレスと同
一である。その結果、行セレクタ３は依然第３行、０１
０を選択する構成を有する。コンパレータ１１により指
示されるビットが存在が存在するために、アドレスリク
エスト８からの列ビット（即ち、０００）が列０００を
選択するために列セレクタ５によって使用される。

第１Ｅ−ＩＣ図は、全てのビットが列セレクタ５を制御
するために直接使用できるとは限らない場合に使用でき
る本発明の実施例の簡単なバージョンを示す。第１Ｅ−
ＩＣ図に示す実施例では、第３の列ビットが物理行ビッ
トと共にＣＡＭＰｈｙＡｄｒ内にストアされると同時に
仮想又は物理行ビットと共にＣＡＭＴａｇ　Ｔ内にスト
アされる。かくして第１　Ｅ−Ｉ　０図に示す実施例で
は第３の列ビットはあたかも追加的な行ビットであるか
の如く多くの点で処理されることが判る。それは物理行
ビットと共にＣＡＭＰｈｙＡｄｒ内にストアされ、先に
ストアされた第３の列ビット（先にメモリアクセスから
持越された）は進入するアドレスリクエスト８内の新た
な第３の列のビットと比較される。第３列ビットをスト
アしそれをアドレスリクエスト８からの第１の２列ビッ
トと組合せることによって、以下の如く、アドレスリク
エスト８内の第３の列ビットが、以下に述べるインター
リーブ制御の如きその他の目的に解放される。更に、ア
ドレスリクエストの列部からの第１の２ビットだけが列
セレクタ５を選択する上で直接使用されるから、描かれ
たスキームは、アドレスリクエストが２５または３２の
アドレッシング可能なメモリ素子のページサイズと相俟
って、直接使用可能なアドレス情報の５ビットのみを（
即ち行ビット１−３と列ピッ）１−２）を含む場合に使
用することができる。

第１Ｅ図は第１Ｄ図に示したものと同一のアドレスリク
エストと処理を示す。しかしその場合、第３の列ビット
が列ビットと同様に処理される実施例を使用している。

第１Ｅ図に示すように、ＣＡＭＴａｇ　７は先のアドレ
スリクエスト（即ち、第１Ｃ図に示すアドレスリクエス
ト）から持越した仮想又は物理列ビットを含むと共に、
先のアドレスリクエスト（第１Ｃ図に示す）から持越さ
れた第３の列ビット（０）を含む。ＣＡＭＴａｇ　Ｔ内
にストアされたビットはアドレスリクエスト８内の行ビ
ットと第３の列ビットと比較される。この場合、進入す
るアドレス８の行ビットと第３の列ビットは共に先のリ
クエストから持越された行ビットと第３の列ビットとマ
ツチするからコンパレータ１１はヒツトを指示する。ヒ
ツトが存在したから、列セレクタ５がアドレスリクエス
ト８からの最初の２列ビットとＣＡＭＰｈｙＡｄｒ　６
内にストアされた第３の列ビットの組合せにより指示さ
れる列を選択するために使用されるコンパレータ１１が
ヒントを示したという事実によってＣＡＭＰｈｙＡｄｒ
　６内にストアされた第３列ビット（先のアドレスリク
エストから持越された）が進入するアドレスリクエスト
８内の第３列ビットと同一であることが保証される。

第１Ｆ図は次の継起リクエストを示す。本例では００１
００１である。この場合、アドレスリクエスト８からの
列ビットはＣＡＭＴａｇ　７内の行ビットの内容とマツ
チする。然しなから、アドレスリクエスト８　（即ち、
１）内の第３列ビットはＣＡＭＴａｇ　７内の第３列ビ
ットエントリーとは異なる。

従って、コンパレータ１１はミスを記録する。ミスのた
めにＣＡＭＰｈｙＡｄｒ　６とＣＡＭＴａｇ　７のレジ
スタは第１Ｆ図に示すように更新される。第１Ｇ図は、
進入するアドレスリクエストからの第３列ビットがＣＡ
ＭＴａｇ　７とＣＡＭＰｈｙＡｄｒ　６の双方にストア
される点を除いては第１Ｂ図に示す更新と同一である。

更新後、第１Ｈ図に示すようにアドレスリクエストが再
び試みられる。この場合、ＣＡＭＴａｇが更新されてい
るため、ＣＡＭＴａｇの内容は行ビットと新たなアドレ
スリクエスト８からの第３の列ビットとマツチする。従
って、コンパレータ１１はヒツトを記録する。コンパレ
ータ１１がヒツトを記録するため、列セレクタ５は、Ｃ
ＡＭＰｈｙＡｄｒ　６内にストアされた第３の列アドレ
スビットと相俟って、進入するアドレスリクエスト８か
らの最初の２列ビットに対応する列を選択する。

その後、次のメモリに対するアクセスが上記と同一の方
法を用いて行われることになろう。新たなアドレスリク
エストが同一行内の１アドレスに対して行われ、第１Ｅ
図と第１Ｈ図に示すように先のアドレスリクエストのそ
れと同一の第３列ビットを有する場合、コンパレータ１
１はヒツトを表示し、列セレクタ５のみを用いて必要と
されるメモリ素子にアクセスしなければならない。第１
Ａ図に示すようにアクセスリクエストが先にアドレスさ
れた列と異なる列間のアドレスに対するものであるか、
第１Ｆ図に示すように先にアクセスされた列と異なる第
３の列ビットを有する列に対するものである場合、ＣＡ
ＭＴａｇ　７とＣＡＭＰｈｙＡｄｒ　６のレジスタは第
１Ｇ図に示すように更新された後、アクセスが再試され
る。

メモリアクセスに伴う種類又はレベルの“ミス”が少な
くとも２つある。上記した如く、プロセッサがキャシュ
内のメモリにアクセスしようとして失敗すると、“キャ
シュミス”が生じ、主メモリ１０からのメモリブロック
　（普通は数ワード）の換案が必要になる。このように
主メモリ１０を読取ったり書込んだりする間にも“ＣＡ
Ｍミス”即ち、（第１Ａ図に示すように）先にアク−セ
スされたものと異なる列又は、先にアクセスされた列（
第１Ｆ図に示す）と異なる第３の列ビットを有する列に
対するリクエストが生じ得る。

以上の簡単な説明を背景として、特に第２図について実
施例を解説する。第２図に示すように、メモリ機能単位
の一つのメモリ３０は、東芝により提供されるＴＣ５１
１０００型の如き高速ページダイナミックランダムアク
セスメモリである。

メモリ３０はＡ、Ｂ、Ｃ，Ｄのバンクで表わされる４個
のバンク３２．３４．３６．３８に編成される。各バン
グ３２．３４．３６．３８は、０．１、奇数、および偶
数のブロックに分割され擬似４ウエイインターリーブを
行うようになっている。

擬似４ウエイインターリーブによれば、奇数と偶数のブ
ロックは隣接ワード、殊にそのアドレスの最下位アドレ
スビットが異なるワードを含んでいる。０と１のブロッ
クはアドレスの半量下位ビットが異なるワードを含んで
いる。従って、何れの１ブロツクにおいても、例えば、
３２では、４個の隣接するワードがそれぞれ、ＡＯＥＶ
、Ａ　ｏｏｄ、Ａ　Ｉ　ＥＶ、　Ａ　Ｉｏｄ内にストア
される。次の（第５番目の）隣接ワードは、ＡＯＥＶ、
等にストアされることになろう。各バンクはＸＸＹと命
名した２個の等寸法のメモリセクションより構成される
。

かくして、１バンク中の特定のワードは２２アドレスビ
ットを一義的に識別できることを必要とする。これらは
１０行アドレスビット、１０列アドレスビット、および
２擬似インターリーブビットとして編成される。各列ア
ドレスラッチ４２．４４．４６．４８は工０アドレスビ
ットを保持することが望ましい。明確にするために第２
図には行アドレスラッチ４２．４４．４６．４８はメモ
１Ｊ３０の外部にあるものとして描かれているが、事実
上は、これらはメモリ３０の一体部分をして構成するの
が普通である。

書込みデータの４個の２２ビットワードをストアするた
めに−ｍ５２の書込みデータレジスタ５２ａ、５２ｂ、
５２Ｃ１５２ｄが設けられている。２個のアドレスレジ
スタ５３ａ、５３ｂはそれぞれ２つの列７行マルチプレ
クサ５４．５６からアドレスビットを受取る。メモリ３
２．３４．３６．３８の各バンクはそれと関連して追加
的な列７行マルチプレクサ５８．６０．６２．６４を有
している。これらマルチプレクサ５８．６０．６２．６
４は下記の如き方法で２個のアドレスビットを提供する
が、それらはアドレスラッチ５３ａ、５３ｂにより提供
される８個のアドレスビットと相俟って、コラムアドレ
ッシングに必要される１０個のアドレスビットを構成す
る。

書込みデータレジスタ５２用の書込みデータは、エラー
補正コードジェネレータ７０．７２を経て処理された後
、２個のデータレジスタ６６．６８から提供される。エ
ラー補正コードジェネレータ７０．７２は、以下に示す
如く、４つのＣＡＭＰｈｙＡｄｒレジスタ７４．７６．
７８．８０の一つと連絡する。データレジスタ６６．６
８内の書込みデータはデータバス８４ａ、８４ｂ、８４
ｃ、８４ｄ、および関連するマルチプレクサ８６ａ、８
６ｂを経て提供される。

第１の２個の列７行マルチプレクサ５２．５４の動入力
に提供されたアドレスビットはメモリリクエストアドレ
スレジスタ（ＭｅｎＲｑＡｄｒ）　９０から列アドレス
を受取るインクリメンタ８８ａ、８８ｂから到着する。

ＭｅｎＲｑＡｄｒレジスタ９０は、マルチプレクサ９１
と関連する論理９３から入力を受取る。マルチプレクサ
９１は一つもしくはそれ以上のアドレスバス３０５．３
０７．３０９に接続される。進入するアドレスが仮想ア
ドレスであるか物理アドレスであるかは、メモリ仕様コ
ードと相俟ってどのバスからアドレスが到着するかによ
って決定される。メモリ仕様コードはどのメモリ処理が
、例えば、リード、ライト、診断その他の処理の何れが
実行されるかを規定するコートである。この判断は論理
９３によって行われる。アドレスが仮想アドレスである
か物理アドレスであるかを示すビットはＭｅｎＲｑＡｄ
ｒレジスタ９０に送られる。

同様に、各メモリ３２．３４．３６．３８のバンクと関
連するのは２個のアドレスレジスタ、即ち、ＣＡＭＰｈ
ｙＡｄｒ　レジスタ７４．７６．７８．８０とＣＡＭＴ
ａｇレジスタ９４．９６．９８．１００である。第１１
Ｂ図にはＣＡＭＰｈｙＡｄｒ　レジスタ７４．７６．７
８．８０の各々に適用可能なビットマツプを示す。ＣＡ
ＭＰｈｙＡｄｒ　７４はＸ／Ｙセレクトビット９０１、
ボードセレクトビット９１２．６パリテイビット９１４
、列アドレス９１６の２ビット、および物理列アドレス
９１８を含む。物理列アドレス９１８は以下により十分
に説明するように、２つの源のうちの１つから得られる
。アドレスリクエストが物理アドレスを表わすとき、物
理行アドレスは直接ＣＡＭＰｈｙＡｄｒ　７４．７６．
７８．８０内にストアすることができる。リクエストさ
れたアドレスが仮想アドレスを表わす場合、仮想行アド
レスはまづＰＴＣエントリ９２を用いて変換される。

ページテーブルキャシュ（ＰＴＣ）はハツシュロジック
９５を用いアクセスすることが望ましい。

上記した如く、ＰＣＴはエントリ一部分９２とタグ部分
９５．９７　（第１２図）を含む。２つの別々のＰＴＣ
タグアレイが存在することが望ましい。

データキャシュ９５に対しては１つのタグアレイを用い
、命令キャシュ９７に対して他のタグアレイを使用する
。同時に第１２図に示すように、ＰＣＴはメモリ機能単
位９３ａ、９３ｂ、９３ｂ、９３ｎのそれぞれにつき一
つのＰＣＴエントリアレイ９２が存在する一方、ＰＣＴ
タグ９５．９７はメモリボード又は機能単位９３ａ、９
３ｂ、９３ｎ上に配置される意味で分布させることが望
ましい。このことによってそれぞれの機能単位上にＰＣ
Ｔタグ９５．９７を備える必要は回避される。ＰＣＴエ
ントリとタグに対しては少なくとも３つの可能な構成が
ある。エントリとタグの双方ともメモリに位置決めする
ことができよう。然しなから、かかる構成は通常の（Ｃ
ＡＭヒント）場合アクセスは低速になろう。第２に、エ
ントリとタグは共にリクエスト源に位置決めすることが
できよう。然しなから、かかる構成反応他のオプシヲン
よりも多くのメモリを要し、それぞれの主メモリアクセ
スにおいて変換が必要になろう。ＯＣＴクグ９５．９７
はリクエスト源にあり、それぞれのメモリ機能単位につ
いては一つのＰＴＣエントリアレイ９２が存在すること
が望ましい。（第１２図）この構成は通常の場合（ＣＡ
Ｍヒント）高速のアクセスに対するものでメモリの効率
的な使用を考慮し、各メモリアクセス毎に変換すること
を回避するためである。

同様に、それぞれのメモリバンク３２．３４．３６．３
８とはＣＡＭＴａｇレジスタ９４．９６．９８．１００
が関連する。第１１Ａ図に示す如＜　、ＣＡＭＴａｇレ
ジスタ９４は一つの仮想／物理ビット９１９．２個のパ
リティビット９２０、および仮想又は物理ビット９１９
．２個のパリティビット９２０、および仮想的又は物理
的アドレスビットｌ−２０（９２２）を含む。それぞれ
のＣＡＭＴａｇレジスタ９４．９６．９８．１００とは
コンパレータ１０２．１０４．１０６．１０８がそれぞ
れ関連している。

メモリ単位の動作を制御する論理が受信状態マシーン１
１２、ＭＥＭＯＰ状態マシーン１１４、およびリフレッ
シュ状態マシーン１１５内に設けである。受信状態マシ
ーン１１２はデータのリクエストの逆分布を制御する。

リフレッシュ状態マシーン１１５はメモリリフレッシュ
を共に列アドレスストローブ（ＣＡＳ）と行アドレスス
トローブ（ＲＡＳ）を制御する。ＭｅｍＯＰ状態マシー
ン１１４は、調停し、メモリサイクルを開始し、以下に
詳説するようにリフレッシュとメモリアクセスに対する
リフレッシュ状態マシーンを共働する。

メモリ単位の出力部分は出力レジスタ、エラー補正素子
、およびバスゲートを含む。出力レジスタ１１６は擬似
４ウェイインターリーブ読出しの２サイクルに対応する
８個のメモリワードを維持する。読取られたメモリデー
タはマルチプレクサ１１８ａ、１１８ｂを介してエラー
補正回路１２０ａ、１２０ｂに送られた後出力レジスタ
１２２ａ、１２２ｂへ送られる。出力レジスタ１２２ａ
。

１２２ｂは制御ゲー）１２６ａ、１２６ｂを介してデー
タバスへ接続される。

本発明の作用の解説は４つのメモリシステム処理に関す
る説明を含む。即ち、ＣＡＭヒツトが存在する場合の読
取り処理と、ＣＡＭヒントが存在する場合の書込み処理
と、ＣＡＭミスが存在する場合の読取り又は書込み処理
、およびリフレッシュ処理である。

アドレスリクエストがメモリ機能単位により処理される
前に、まづアドレスが、メモリ機能単位から提案される
アドレスが灰量のアドレスであるという意味が妥当であ
るということが判断される。

妥当性の検証はＰＣＴタグ内の存在の検証を伴う。

リクエストされたばかりのページがＰＴＣ内に存在する
かどうかを判断するためにＰＴＣタグ９５．９７（第１
２図）が打診される。もしページがＰＴＣ内に存在しな
ければ、”　ＰＴＣミス”と称されてオペレーティング
システムマイクロコードがページテーブルキャシュ９２
．９５．９７のリマフピングを行い、アドレスアクセス
が再スタートされる。ＰＴＣミスの場合、大きなページ
テーブル（図示せず）からＰＴＣタグ９５．９７とＰＴ
Ｃエントリ９２を更新する必要がある。

ＰＴＣタグ９５．９７は直接ページテーブルから更新さ
れる。ＰＴＣエントリ９２を更新するために物理アドレ
スはデータバス８４を経て到着し、仮想アドレスはＭｅ
ｎＡｄｒバス３０５．３０７、３０９（第２図）の一つ
を経て到着する。物理アドレスはＲｑＤａｔａハス８２
を介してゲート１６２を経てＰｈｙＡｄバス１４２へ伝
送され、その後、ＰＴＣエントリテーブル９２へ伝送さ
れる。仮想アドレスはアドレスバス１３０へ伝送され、
ゲート１４４を経てＰｈｙＡｄバス１４２へ、その後Ｐ
ＴＣエントリテーブル９２へ伝送される。新たなエント
リは２回書込まれる。−度目は下半分９２ａで、−度目
はＰＴＣエントリテーブルの上半分９２ｂで、次に、全
てＣＡＭＴａｇ９４．９６．９８．１００は無効化され
、ＰＴＣ更新を惹起したメモリリクエストが再試される
。

上記の如く、ＦＰＤＲＡＭでは、もしく先のリクエスト
がその行中のエレメントに向けられた結果として）ＲＡ
Ｓが既にアサート状態に保持されている行内にリクエス
トされたメモリエレメントが存在するならば、メモリア
クセスは比較的高速である。４個のラッチ４２．４４．
４６．４８の何れか一つがリクエストされたメモリエレ
メントを含む行に対する行アクセスを含んでいる場合、
ＣＡＭビットが存在するように４個の行アドレスラッチ
４２．４４．４６．４８が存在することが望ましい。４
個の行ラッチ４２．４４．４６．４８の何れもがリクエ
ストされたメモリエレメントの行アドレスを含んでいな
いならば、ＣＡＭう７チミスが存在し、行アドレスラッ
チ４２．４４．４６．４８の一つは以下に詳しく述べる
ように新たな行アドレスをロードされなければならない
。

リクエストされたデータエレメントについてＣＡＭビッ
トが存在するメモリ処理は正規の処理状態にある、即ち
４個の行アドレスラッチ４２．４４．４６．４８の各々
がかかる行の１エレメントに対する先のリクエストの結
果として行アドレスを含む程十分に長く動作している装
置について説明しよう。新たに開始もしくはパワーアッ
プしたメモリボードがこの状態に達する方法は以下に詳
説するＣＡＭミスによる読取り又は書込みを終了した後
、当業者に容易に理解されよう。

さて第２図と第３図に入れ述べると、第２図に示すメモ
リシステムが上記の正規動作状態にある場合、メモリ読
取り処理は、アドレスバス３０５．３０７．３０９のう
ちの一つに到着する（３１０）メモリリードリクエスト
によって開始される。一つ以上のメモリリクエストが存
在する場合、受信状態マシーン１１２の調停論理はこれ
らリクエスト３１２を調停して、所定の優先順位システ
ムに従って（またメモリシステムが次のメモリリクエス
トを受信することのできる状態にある後に）マルチプレ
クサ９１をセットしてリクエストされたメモリアドレス
の−をＭｅｍＲｑＡｄｒレジスタ９０ヘセットする。同
様に、この時間中、データバス８４Ａ、８４Ｂ、８４Ｃ
１８４Ｄ上にあるデータはマルチプレクサ８６ａ、８６
ｂを経てデータレジスタＭｅａ＋ＲｑＤａｔａＯｄ　　
６８とＭｅｍＲｑＤａｔａＥＶ　　６６へ送られる。現
在考察中のリクエストはリード要求であるため、これら
のデータバス上のデータは擬偵的なものである。即ち、
それはその時にデータバス上に存在するデータは何であ
れ表示する。かくして、このデータはリードリクエスト
に無関係で、使用されないであろう。同様にこの時間中
、論理回路９３を使用してマルチプレクサ９１内を通さ
れたメモリリクエストが物理アドレスであるか仮想アド
レスであるかが判断される。この判断は何れのアドレス
バスからアドレスリクエストが発生したか、またある場
合にはそのメモリリクエストと関連するメモリ仕様コー
ド部分に基づいて行うことができる。論理９３は、アド
レスが仮想アドレスであるか物理アドレスであるたを計
算した後、１ビットをＭｅｍＲｑＡｄｒレジスタ９０内
にセットしてアドレスが仮想アドレス又は物理アドレス
３１４であるかどうかが示される。

次段階の処理では、５つの手続がほぼ同時に開始される
。即ち、列アドレス３１５のロードと、比較３１６、ビ
ット３１７の維持、変換３１８とボードとｘＹセレクト
３２０の開始である。

１０個の列アドレスのうちの８つを構成するＭｅｍＲｑ
Ａｄｒレジスタ９０からのビットはビット位置２１−２
８内に常駐する。列アドレス３１５のロード中、これら
のビットはアドレスバス１３０を経てインクリメンタバ
ス１３２へ送られ、インクリメンタ８８ａと８８ｂに到
達する。

３つの最下位ワードアドレスビット（キャシュフィルの
場合）は常にゼロであろう。これはキャシュラインが８
ワード（２８）で同ライン内の最初のワードが最後の３
ビットが０００であるようなアドレスを有しているため
である。読取り処理の最初の半分では、インクリメンタ
８８ａを経て到達するアドレスは増分されず（即ちゼロ
だけ増分される）ビット２１−２８　（２０、第１０Ｃ
図）は列７行マルチプレクサ５４を通過する。同マルチ
プレクサ５４は、現在の状態では“列”についてセット
されており、アドレスラッチ５３ａを経てアドレス・レ
ジスタバス１３４ａに至ったところである。第２のイン
クリメンタ８８ｂを通過する列アドレスは１だけ増分さ
れ、ビット２ｌ−２８（２０、第１０Ｃ図）は、同様に
“列”にセットされた第２の列７行マルチプレクサ５６
を経て、アドレスラッチ５３ｂを通り、第２のアドレス
レジスタバス１３４ｂへ至る。アドレスラッチ５３ａ、
５３ｂを経て到達するアドレスはかくして列アドレスビ
ットの若干のみを、即ちビット２１−２８のみを含む。

更に、アドレスラッチ５３ａ、５３ｂは各メモリアクセ
スリクエストに対する内容を変化させることを注意する
ことが重要である。

列アドレス全体に必要とされる１０個の列アドレスビッ
トを完成するために“列”にセットされた列７行マルチ
プレクサ５８．６０．６２．６４、を経てメモリバス３
２．３４．３６．３８の各々に対して２個の余分の列ア
ドレスビットが供給される。然しなから、アドレスレジ
スタ５３ａ、５３ｂを通過する列アドレスと異なって、
物理アドレスのビット１７と１８に対応するこれら２個
の列アドレスビットはＭｅｍＲｑＡｄｒレジスタからは
直接供給されない。むんろ、これらのビットは４個の物
理アドレスレジスタ、即ちＣＡＭＰｈｙＡｄｒ　Ａ、　
Ｂ、Ｃ１およびＤ、７４．７６．７８．８０から供給さ
れる。これら２個の列アドレスビットはＣＡＭミス表示
が存在しない限り不変又は一定であるからこれらのレジ
スタからそれらを供給することができる。以下に詳説す
るように、これら２個の列ビットはＣＡＭミスが存在す
る場合にのみ変化する。かくしてＣＡＭＰｈｙＡｄｒレ
ジスタ７４．７６．７８．８０により供給される２個の
列アドレスビット１７と１８とは行アドレ人ビットと同
様の方法で行動する。従って、第３図に示すプロセスは
、ＣＡＭＰｈｙＡｄｒレジスタから各々の対応する行／
列のマルチプレクサ５８．６０．６２．６４に対してこ
れら２個のビット３１７を維持することを含む。

４個の行／列マルチプレクサ５８．６０．６２．６４の
各々は（８個のビットの合計について）２個のビットを
提供するけれども、これらマルチプレクサのうちの一つ
だけ（即ち２ビットのみ）が何れの１メモリアクセス中
にも使用されることになろう。これに、メモリの４バン
ク３２．３４．３６．３８のただ一つについて列アドレ
スストローブがアサートされるためである。

同時期に、４個の比較３１６が行われる。行なわれる比
較は、ＭＥＭＲｑＡｄｒレジスタ９０からのビットとＣ
ＡＭＴａｇレジスタ９４．９６．９８．１００の各々の
内容の間の比較である。ＣＡＭＴａｇレジスタと比較さ
れるべきビットは行アドレス、ボードセレクトビット、
ＸＹセレクトビット、バンクセレクトビットと共に仮想
／物理論理９３によりセットされた仮想／物理ビットを
含む。ＣＡＭＴａｇレジスタ９４．９６．９８．１００
の各々に存在する２０ビットは、同時に、仮想又は物理
行アドレスビット（先のメモリアクセスによる）、ボー
ドセレクトビット、バンクセレクトビット、Ｘ／Ｙセレ
クトビット、および仮想／物理ビットを含む。比較はＣ
ＡＭＴａｇレジスタ９４．９６．９８．１００を仮想／
物理バス１３６から入力を受取る４個のコンパレータ１
０２．１０４．１０６．１０８により行われる。仮想／
物理バス１３６は、アドレスバス１３０と連絡する。

各コンパレータ１０２．１０４．１０６．１０８は、そ
の２つの入力が同一であり、ヒント信号を発生し、この
ヒツト信号をＭＥＯＰ状態マシーンｌ１４へ転送する。

ＣＡＭＴａｇレジスタ９４．９６．９８．１００と４個
のメモリバンク３２．３４、３６．３８間には直接のマ
ツピングが存在することが望ましい。かかる直接的マ・
７ビングの下では、ＣＡＭＴａｇ八９４は第へのバンク
３２内のメモリアドレスに対応するアドレスのみを含み
、ＣＡＭＴａｇＢ　９６は第２のバンク３４のメモリ内
容に対応するアドレスのみを含むという具合になろう。

直接的マツピングの面のために、正規処理では、せいぜ
い４個のコンパレータ１０２．１０４．１０６．１０８
のうちの一つがヒントを表示することになろう。

この点でＭＥＭＯＰマシーン１１４はヒツトが存在した
かどうか、また４個のバンクＡ、Ｂ、Ｃ１Ｄ（３２，３
４，３６，３８）のうち何れがそのヒントを含んでいる
かについての表示を含んでいる。メモリ３２０のＸ又は
Ｙ部分の選択はビット６により制御される。同ビット６
はＣＡＭｐｈｙＡｄｒ　レジスタ７４．７６．７８．８
０により出力され、列アドレスストローブロジック１５
２．１５４．１５６．１５８へ出力される。

同様にしてこの時、仮想−物理間の変換が開始される。

（３１８）上記の如＜　、ＭｅｍＲｑＡｄｒレジスタ９
０内にあるアドレスは物理的又は仮想的アドレスの何れ
かとすることができる。仮想−物理間の変換の結果は、
（１）ＭｅｍＲｑＡｄｒ　９０の内容が仮想アドレスで
あり、（２）４個のＣＡＭＴａｇレジスタ９４．９６．
９８．１００の何れにもヒツトがなかった場合にのみ使
用されよう。然しなから、仮想−物理間の変換には一連
のマシーンサイクルが要求するため、　　変換が（第５
図に示すように）必要であることが判った場合、その結
果が必要であると判断される前に変換プロセスが開始さ
れているように変換はこの時に開始される。変換が不要
であるような場合には、変換の結果は無視されることに
なろう。

続く処理部分はＣＡＭヒツト３２２が存在したかどうか
による。その判断は、上記の如く、この時点でＭＥＭＯ
Ｐ状態マシーン１１４により行われた判断である。第３
図に示す筋書きでは、ＣＡＭＴａｇ９４．９６．９８．
１００の一つはＭｅｍＲｑＡｄｒ　９０からのビット１
−２０に対するヒントを示す。以下の議論を容易にする
ために、上記ヒントは第２のコンパレータ１０４により
表示されるものと想定する。当業者には明らかであるよ
うに、以下の所論は他の位置のコンパレータ１０２・　
１０６・１０８によるヒツト表示にも適用されよう。

第２のコンパレータ１０４にヒツトが存在したために、
第２の行アドレスラッチ４４はリクエストされるメモリ
エレメントを含む行を含んでいる。

この事実が表示されるのは、対応する（第２の）ＣＡＭ
Ｔａｇ９６が第２の行アドレスラッチ４４内にストアさ
れた行に対する行アドレスを含んでいるためである。第
２のＣＡＭＴａｇ　９６内の行アドレスは物理行アドレ
ス又は仮想行アドレスの何れかとすることができる。然
しなから、第２のＣＡＭＴａｇ９６内の行アドレスが仮
想アドレスであるか物理アドレスであるかに関わりなく
　、ＣＡＭＴａｇ　９６とＭｅｍＲｑＡｄｒのピッ）１
−２０間に同一性が保存する場合、リクエスト中のアド
レスは対応する行アドレスラッチ４４の内容によってア
ドレス指示される行内に存在しなければならない。か（
して、仮想−物理間の変換を待たずにＣＡＭビットを得
ることができる。このスキームの有効値は「仮想性」の
上記した局部性、即ち、いったん仮想又は物理アドレス
リクエストが行われると同一の行中のメモリエレメント
に対する後のリクエストは同一タイプのもの（即ち、仮
想的及び物理的のもの）となる可能性が大きいという事
実によって促進される。

上記の如く、１列アドレスの部分は最初の２つの列７行
マルチプレクサ５４．５６を通過し、その他の部分は残
る列７行マルチプレクサ５８．６０．６２．６４を通過
する。これらのアドレスが確定した後、第２の行アドレ
スラッチ４４によりアドレスラッチ指定される行からリ
クエストされた列を選択するために、列アドレスストロ
ーブが第２のメモリバンクにアサートされなければなら
ない。

上記の如く、ＭＥＯＰ状態マシーン１１４は第２のバン
チＢ、３４がヒツト表示に対応するメモリエレメントを
含むという表示を含んでいる。それ故、ＭＥＭＯＰ状態
マシーンは列アドレスストローブ（ＣＡＳ）３２４を第
２のメモリバンク３４にアサートする。

第２図に示す実施例では、リード中のリードデータの転
送は２段階で行われる。即ち、リクエストされたデータ
の半分は出力レジスタ１１６へ転送される。アドレスは
適当に増分され、第２の半分は転送される。再び第３図
について述べると、列アドレスストローブ２４のアサー
ション後、データの半分はＭｅｍＲｄ　レジスタ１１６
へ転送される（３２６）。次にＭＥＭＯＰ状態マシーン
１１４は同時に列アドレスストローブのアサーションを
解除して、インクリメンタ８８Ａ、８８Ｂと係合する。

　（３３０）第１のインクリメンタ８８Ａに係合すると
そのインクリメンタはそれを通過するアドレスを４だけ
増分する。この増分はアドレスの１ビットを０から１ヘ
セツトすることに等しい。

同様にして、第２のインクリメンタ８８Ｂもまた、その
インクリメンタを通過するアドレスを４だけ増分する。

増分されたアドレスへ列／行マルチプレクサ５４．５６
　（両方とも“列”にセットされる）を経てアドレスラ
ッチ５３ａ、５３ｂへ通される。

この時点で、同時に、ＭＥＯＰ状態マシン１１４はエラ
ー補正ロジック１２０Ａ、１２０Ｂを始動してリードデ
ータ３３４の最初の半分のエラーを補正し、ＣＡＳ　３
２２を再びアサートする。ＣＡＳ３２２が再びアサート
されるため、増分３３０（とデータレジスタ１１６内の
適当なランチのイソ−プル化後）後に、リードデータ３
３６の第２の半分のＭｅｍＲｄレジスタ１１６に対する
転送が実行される。次に、同時に、ＣＡＳのアサーショ
ンが解除され（３４０）、リードデータの第２の半分の
エラー補正が開始される。（３４２）最後に、エラー補
正回路からのり−ドデータがデータレジスタ１２２Ａ、
１２２Ｂへ搬送され（３４４）、その後、ボード出力イ
ネーブルロジック１５０により制御されるゲート１２６
Ａ、１２６Ｂを経てデータ出力バス１２４Ａ、１２４Ｂ
へ送られる。

さて第４図について述べると、ＣＡＭヒツトが存在する
場合のメモリ書込みを含む第２の処理が描かれている。

この処理の初期段階はリード処理に関して上記したもの
と類似している。１つもしくはそれ以上のメモリリクエ
ストが到着しく４１０）、リクエストが調停される。（
４１２）　リクエストされたアドレスはＭｅｍＲｑＡｄ
ｒに送られ、ライトデータがデータバス上に到着し、Ｍ
ｅｍＲｑＤａｔａ　レジスタ６６．６８へ送られる。こ
の場合、ライトデータは（リードリクエストの疑似デー
タとは反対に）素データである。同様にしてこの時、ア
ドレスが仮想データであるか物理データであるか、また
は仮想／物理ビットがＭｅｍＲｑＡｄｒ内にセットされ
ているかどうかが判断される。次に、同時に、列アドレ
スビットがロードされ（４１５）、維持され（４１７）
　、ＣＡＭＴａｇ４１６について比較が行われ、仮想−
物理間の変換が開始される。（４１８）これらのステッ
プと同時に、ライトデータはデータレジスタ　６６．６
８からエラー補正コートチエツクビットジェネレータ７
０．７２に送られた後、ライトデータレジスタ５２内の
ラッチに送られる。

第４図に示すプロセスでは、ＭＥＯＰ状態マシーン１１
４がＣＡＭセット４２２が存在することを判断し、従っ
て４個のメモリバンク３２．３４．３６．３８の何れに
おいてＣＡＳをライトイネーブルをアサートすべきかを
判断する。（４２４）ライトイネーブルがまづアサート
され、■サイクル遅れた後に、列アドレスストローブが
アサートされる。列アドレスストローブとライトイネ−
フルのアサーションによってライトデータ４４６はライ
トデータレジスタ５２からメモリバンク３２．３４．３
６．３８の一つに転送される。転送に続いて、列アドレ
スストローブのアサーションが解除される。　（４４８
） 第３図と第４図に示す処理に関して、データの読取りと
書込みは列アドレスストローブのアサーションとアサー
ションの解除によって実行されることが判るであろう。

これらの処理の両方の間に、行アドレスストローブが連
続的にアサートされる。

第３図と第４図に示す処理は列アドレスストローブだけ
をアサートしアサート解除するから、比較的高速である
。本発明によれば、この比較的に高速の処理が十分活用
される。何故ならば、アドレスの仮想−物理間の変換を
行う必要なしに周処理を実行できるからである。かかる
変換は全ての場合に開始されるが、ひとたびＣＡＭヒン
トが存在し、従って変換が必要でないと判断されると、
処理はかかる変換の完了を待たずに進行する。この比較
的高速のデータ転送により比較的に高速のキャシュフィ
ルと高い書込み帯域幅が可能になる。

さて第５図について述べると、リード処理又はライト処
理の何れでもよいが、４個のＣＡＭＴａｇ　９４．９６
．９８．１００の全てに関してＣＡＭミスが存在するプ
ロセスが描かれている。

上記処理の最初の部分は第３図と第４図の処理の最初の
部分と類似している。一つもしくはそれ以上のメモリリ
クエストが到着しく５１０）、アドレス力’ＭｅｍＲｑ
Ａｄｒに送られ、データバスからのデータがＭｅｍＲｑ
Ｄａｔａ　６６．６８に送られる形で調停される。（５
１２）アドレスが仮想データであるかそれとも物理デー
タであるか、又、その仮想／物理ビットがＭｅｍＲｑＡ
ｄｒ５１４内にセットされているかどうかが判断される
。同時に、列アドレスビットがロードされ（５１５）　
、維持される。（５１７）それぞれのＣＡＭＴａｇにつ
いて比較が行われ、仮想−物理間の変換が開始される。

（５１８）この場合、ＭＥＯＰ状態マシーン１１４はＣ
ＡＭミスを構成するＣＡＭＴａｇ　９４．９６．９８．
１００の何れについてもヒツトが存在しなかったことを
判断する。

その後のプロセスはＭｅｍＲｑＡｄｒ　９０内に存在す
るアドレスが仮想アドレスであるか物理アドレスである
かによる。この判断は仮想／物理ロジック９３により計
算された仮想／物理ビットを使用してＭＥＭＯＰ状態マ
シーンにより行われる。（５５０）もし、ＭｅｍＲｑＡ
ｄｒ　９０内のアドレスが物理アドレスであると判断さ
れれば、行アドレスビット　（ビット７−１６）は、Ｘ
／Ｙセレクトビットであるビット６と共にゲート１４４
を経て直接ＰｈｙＡｄバス１４２へ送られる。

もしＭｅｍＲｑＡｄｒ内のアドレスが仮想アドレスであ
ると判断されれば、仮想／物理間のアドレス変換を使用
する必要がある。上記の如く、仮想−物理間のアドレス
変換は先に開始された。（５１８）この変換は当業者に
は周知の方法でハツシュロジック９５を用いるハツシュ
スキームによって行われる。ハツシュアドレスはＰＴＣ
エントリテーブル９２の下半分９２ａ内の提案索引とし
て使用される。エントリテーブルの下半分９２ａと上半
分９２ｂは互いのコピーである。通常は、下半分９２ａ
が使用される。然しなから、もしページテーブルキャシ
ュ９２の下半分にアクセスしようとする時にエラーが発
見されると（５５３）、スペアセレクトスイッチ１６０
が駆動して上半分又は“スペア″ＰＴＣエントリーテー
ブル９２ｂがアクセスされる。

変換が実行された後、変換の結果はＰｂｙＡｄバス１４
２へ送られる。（５６０）いったんＭｅｍＲｑＡｄｒレ
ジスタ９０から直接にか、それとも変換（５６０）の結
果としてか行アクセスがｐｈｙｔａバス上に得られると
（１４２）　、プロセスは′ｍ続可能となる。

本例では、たといＭｅｍＲｑＡｄｒアドレスが物理的な
もであっても、一つの仮想アドレスの変換が行われた場
合に必要な時間を占めるために遅れ５６２が開始される
。

次にｐｈｙＡｄバス１４２上のビット１９と２０はＭＥ
ＭＯＰ状態マシーン１１４により観察され、バンク３２
．３４．３６．３８の何れが更新されなければならない
かが判断される。（５６４）本例において、４個のバン
クが存在するためにバンクを指定するには２ビットが必
要であることに注意されたい。他の実施例では、それ以
上又はそれ以下の数のバンク判断ビットに関連してより
多くの又はより少数のバンクを使用することができよう
。以下の所論を容易にするために、メモリリクエストは
第２のメモリバンク３４内に存在するｌメモリエレメン
トに対して行われるものと仮定する。当業者には明らか
な如く、以下の所論は他の任意のバンク３２．３６．３
８内に存在するエレメントについてのメモリリクエスト
に適用することができよう。

次の段階では、３つの処理が同時に行われる。

即ち、ＲＡＳのアサーションの解除５６６と、ＣＡＭＴ
ａｇのロード５６８と、ＣＡＭＰｈｙＡｄｒのロード５
７０である。行アドレスストローブは、先に述べたよう
に（５６４）更新を必要とするバンク３４に対応する第
２の行アドレスラッチ４４に対してのみアサートを解除
する。（５６６）更新中の第２バンク３４に相当する第
２　ＣＡＭＴａｇ　９６はＭｅｍＲｑＡｄｒレジスタ９
０から直接ビット１−２０をロードされる。　（５６８
）それは仮想アドレス又は物理アドレスの何れであって
もよい。仮想アドレス又は物理アドレスを何れか第２の
ＣＡＭＴａｇ９６ヘロードすることによって、そのアド
レスが第２の行アドレスラッチ４４内にロードされてい
る行内のメモリエレメントに対して行われる同じタイプ
（即ち、仮想又は物理）の後続リクエストが第２のＣＡ
ＭＴａｇ　９６に対してヒントを発生することになろう
。

同時に、（ボードセレクトビット、バンクセレクトヒ゛
ソト、パリティビットの如きＣＡＭＰｈｙＡｄｒ　　レ
ジスタ内はストアされる他のビットと共に’ｊ　ｐｈｙ
Ａｄバス１４２上に位置する物理アドレスがＰｈｙＡｄ
ハス１４２上で第２のＣＡＭＰｈｙＡｄｒレジスタ７６
内ヘロードされる。上記レジスタ７６は第２のバンク３
４に対応する。かくの如くして、第２のＣＡＭＰｈｙＡ
ｄｒレジスタ７６と第２のＣＡＭＴａｇ　９６とは共に
更新されて第２の行アドレスラッチ４４内にロードされ
ている行のそれぞれ物理行アドレスと仮想又は物理行ア
ドレスを反映するようになっている。

行／列マルチプレクサ５４．５６．５８．６０．６２．
６４は全て“行″５７２にスイッチされる。

ビット７−１４を構成する行アドレスは第１の行アドレ
スバス１６６上を第２のＣＡＭＰｈｙＡｄｒ　レジスタ
７６から第１の２つの列７行マルチプレクサ５４．５６
を経てライトデータレジスタ５２のアドレスラッチへ送
られる。同時に、行アドレスのビット１５と１６は行ア
ドレスバス１６６上を第２のＣＡＭＰｈｙＡｄｒ　レジ
スタ７６から対応する（第２ａ）列７行マルチプレクサ
６０へ送られる。（５７６）この時点で、行アドレスス
トローブが再度アサートされる。（５７８）列７行マル
チプレクサ５４．５６．５８．６０．６２．６４は“列
”５８０ヘスイソチされ、ＣＡＭミスを惹起したメモリ
アクセスはリトライされる。　（５８２） 上記の如く、コンピュータ環境は第２図に示すような複
数の機能単位又はメモリ単位９３ａ　（それぞれ１つ又
は２つのボード上に位置するのが普通である）を含んで
いる。従って、リクエストされたメモリが特定のメモリ
単位９３ａ上に位置するかどうかを判断し所与のメモリ
単位９３ａ上にないメモリがそのメモリ単位９３ａ間で
読み取ったり書込まれたりしないようにするためのシス
テムが提供される。この目標を達成するために、それぞ
れのＣＡＭＰｈｙＡｄｒ　７４．７６．７８．８０はボ
ードセレクトビットを備える。各ボードセレクトビット
９１２の値は各ＣＡＭミスに続く手続中に計算される。

各メモリ単位は、“ボードベース”の表示と特定メモリ
単位の大きさ（例えば、３２又は６４メカハイド）の表
示をストアする素子１３８を格納する。ボートベースと
サイズはパワーアップ時に各メモリ単位９３ａ内にロー
ドされる。ボートベースはメモリ単位のスタートアドレ
スを表示する。メモリ単位のスタートアドレスとサイズ
からそのメモリ単位上に位置するアドレスの範囲が判断
できる。ＣＡＭミスに続き手続中にリクエストされたア
ドレスがコンパレータ１４６を用いてメモリ単位上のア
ドレスレンジと比較され、リクエストされたアドレスが
そのメモリ単位上にあるかどうかを示すボードセレクト
インデイケータ１４８がつくりだされる。ボードセレク
トインデイケータ１４８は対応するＣＡＭＰｈｙＡｄｒ
　７４．７６．７８．８０内にボードセレクトビット９
１２としてストアされる。ライト処理中、もしヒントが
存在したＣＡＭＰｈｙＡｄｒ　７４．７６．７８．８０
に対するボードセレクトビット９１２がそのメモリ単位
上にアドレスが存在しないことを表示するならば、列ア
ドレスストローブはアサートされず、かくしてそのメモ
リ単位に対する書込みは防止される。リード処理中、も
しヒントが存在したＣＡＭＰｈｙＡｄｒ　７４．７６．
７８．８０内のボードセレクトビット９１２がそのメモ
リ単位上にリクエストされたメモリが存在しないことを
示せば、ＭＢＭＯＰ状態マシーン１１４は、ボード出力
イネーブルロジック１５０を用いて、データがメモリ単
位出力バス１２４を経て伝送されることを防止とする。

さて、第６図について述べると、第２図に示すようなダ
イナミックメモリのリフレッシュ中に使用される手続が
示されている。リフレッシュは「バースト」方式で行わ
れる。本スキームでは、所与のりフレッシュサイクル中
に１つのメモリブロックがリフレッシュされる。リフレ
ッシュされるブロックの大きさとリフレッシュサイクル
間の遅れが、個々のメモリエレメントにつき平均して必
要とされるリフレッシュ頻度を提供するために選択され
る。リフレッシュはＲＡＳアサーションタイム仕様（即
ち、ＦＰＤＲＡＭメーカがＲＡＳが安全に連絡してアサ
ート可能な最大時間として指定する時間）と調和するよ
うにタイミングをとることが望ましい。リフレッシュサ
イクル又はバーストは、可能な場合には、ＲＡＳアサー
ションに対するメモリメーカにより指定された最大時間
がほぼ経過するまで遅らせることが望ましい。このよう
にして、メモリリフレッシュはダイナミックメモリリフ
レッシュの所要頻度と合致するだけでなく、最大ＲＡＳ
アサーション仕様とも一致するように使用することがで
きる。

リフレッシュメモリ全体について行われる。メモリリフ
レッシュの後には以下に説明するようにバンク毎に行わ
れるＲＡＳ復帰が行われる。次に、ＲＡＳ復帰の順序が
バンクＡ１バンクＢ、バンクＤおよびバンクＣ（即ち、
グレイコードによる）ような望ましいスキームのリフレ
ッシュを説明する。他のりフレッシュ順序も当業者に明
らかな如く可能である。

第６図について述べると、初期のリフレッシュ処理中、
ＣＡＳ、ＲＡＳの信号は全てアサーションを解除される
。次に、４行のＤＲＡＭ３０が全てリフレッシュされる
。例えば４又は８という具合に幾つかのりフレッシュサ
イクルを使用することが望ましい。

リフレッシュ処理の最終部分では、ＲＡＳ復帰がバンク
毎に行われる。ＲＡＳのアサーション解除についてはメ
モリバンクＡが選択され（６１０）、同時に行／列マル
チプレクサ５４．５６．５８．６０．６２．６４が「行
」にスイッチされる。

（６１２）第１のＣＡＭＰｈｙＡｄｒレジスタ７４内に
存在する行アドレスはＣＡＭミス５７４．５７６に関し
て上記したものと類似の方法で行アドレスバス１６６上
を発送される。次に、ＲＡＳは第１のメモリバンク３２
に再びアサートされ（６１８）、ＣＡＭミス５７８に関
連して上記したように、第１のアドレスラッチ４２内に
以前存在したものと同一の行アドレスを行アドレスラッ
チ６１８内へ逆ロードさせる。

カくシて、第１のメモリバンク３２のリフレッシュに続
いて行アドレスラッチ４２はリフレッシュ前と同一の構
成になり、従ってその第１　ＣＡＭＰｈｙＡｄｒレジス
タ７４と第１のＣＡＭＴａｇレジスタ９４に対する対応
関係を維持することになることが判る。

ＲＡＳのアサーションに続いて、バンク選択はバンクＢ
に増分され（６２０）、このバンクに対してＲＡＳ復帰
が完了する。（６２２）バンクＢ、Ｄ、Ｃに対するリフ
レッシュは、また行アドレスラッチ４４．４８．４６　
、ＣＡＭＰｈｙＡｄｒレジスタ７６．８０．７８および
ＣＡＭＴａｇレジスタ９６．１００．９８をリフレッシ
ュ以前とほぼ同一の状態に残すことになろう。かくして
、リフレッシュサイルの完了後にメモリのアクセスは、
リフレッシュサイクル前に構築されていたＣＡＭＰｈｙ
Ａｄｒレジスタ７４．７６．７８．８０　、ＣＡＭＴａ
ｇレジスタ９４．９６．９８．１００と行アドレスラッ
チ４２．４４．４６．４８の内容に固有の局部的構造と
情報を十分に活用してリフレッシュ前と同一の形で継続
することができる。

幾つかのコンピュータ処理、主として診断ならびにエラ
ー回復処理では、ＰＴＣエントリテーブルの内容を読取
ることが望ましい。このことが望ましい場合には、デー
タをＰＴＣエントリテーブルからデータ出力バス１２４
へ転送するためのデータ通路を設ける。このデータ通路
はＰＴＣエントリテーブル９２からＰｈｙＡｄパス１４
２に沿って、ゲート１７０を経てＲｑＤａｔａバス８２
の一部へ、更にマルチプレクサ１７４．１７６を経て搬
送するたそのＰＴＣエントリバス１７２へ、出力レジス
タ１１６へ、また最終的に出力データレジスタ１２２と
データバス１２４へ至る。

上記したようなメモリ単位の動作は大部分、ＭＥＭＯＰ
状態マシーン１１４、受信状態マシーン１１２、および
リフレッシュ状態マシーン１１５の３つの状態マシーン
１１２により制御される。

各状態マシーンは他とは幾分独立して動作する。

但し、以下に述べるように、幾つかの状態マシーンの状
態は他の状態マシーンの特定状態と調節され、一つの状
態マシーンの一定の状態遷移はもう一つの状態マシーン
の状況に依存する。

以下において、状態マシーンの動作を状態ダイアグラム
に関して説明する。状態ダイアグラムでは実線のボック
ス形の要素は状態マシーンの状態を表わす。矢印を有す
る実線は現在状態から次の状態への遷移を示す。点線の
矢印を有する点線ボックスは、実線の矢印で終了し、指
示された遷移が生ずるために充たされなければならない
条件を示す。−条件を有するアステリスク（＊）は論理
“否定”を示す。ＲｑＯｐは“リクエストされた処理”
を示す。“Ｖ”は論理“和”を示す。アンバーサンド（
δ）は論理“積”を示す。“〈〉”記号は“不等号”を
示す。

ＭＥＯＰ状態マシン１１４はメモリに対する非リフレッ
シュアクセスの全てとＰＴＣエントリテーブルのアクセ
ス全体を取扱う。いったんリクエストが受容されられる
と、ＭＥＭＯＰ状態マシーン１１４のロジックはリクエ
ストを解説して制御信号をＣＡＳとＲＡＳの制御ＰＡＬ
　（プログラマブルアレイロジック）（図示せず）に送
り、何時、メモリアレイ３０に対する信号をストローブ
すべきかを示す。更に、ＭＥＯＰ状態マシーン１１４は
受信インターフェイス（図示せず）にメモリ３０から読
取られたデータが何時ステージングレジスタ１２２内ヘ
ロードする準備が整うかを示し、ＣＡＭＰｈｙＡｄｒ　
７４．７６．７８．８０に対して何時、ＰＴＣエントリ
テーブル９２からのデータがＣＡＭＰｈｙＡｄｒ更新の
ためにロードされる態勢にあるかを示す。ＭＥＭＯＰ状
態マシーン１１４はメモリリフレッシュのためのリクエ
ストと外部リクエストからのメモリアクセスのリクエス
トを調停する。ＭＥＭＯＰ状態マシーン１１４はスター
ト又はアドレス状態７１０の場合にのみ動作を停止する
。（第７図） 第７図について述べると、ＭＥＭＯＰ状態マシーン１１
４は周期して（７Ｍ）　、（１）ＭＥＭＯＰ状態マシー
ンかまだＭＥＭＯＰ状態マシーンが既に競合処理と係わ
りあっている時やＭＥＭＯＰ状態マシーンの処理の開始
が列の状態マシーンの処理と競合する時や、（２）リク
エストされた処理が診断書込み（ＲｑＯｐ＝Ｄｉａｇ　
Ｗｒｉｔｅ）のためである時の如く、新たな処理（Ｍｅ
ｍＯｐＲｄｙ“＝真で示される）を開始する準備が整っ
ていない限り、スタート状態７１０にとどまることにな
ろう。ＭＥＭＯＰ状態マシーンはリフレッシュサイクル
（以下に述べる）中、スタート状態７１０内にとどまる
ことになろつ。

アイドル又はスタート状態７１０から、ＭＥＭＯＰ状Ｌ
Ｑマシーンｉ１４は４つの状態のうちの一つの遷移を経
験することができる。ＣＡＭヒツトを有するメモリリー
ドリクエストでは、初期遷移はＭＥＭＲｄｌ状態に対し
て行われる。ＣＡＭヒツトを有するメモリライドリクエ
ストの場合、初期遷移はＮＥＭＷｒｌ状８７１４に対し
て行われる。

ＰＴＣ書込みリクエストの場合、初期遷移はＰＴＣＷｒ
ｌ状態７１６に対して行われる。第４の状態、ＰＴＣＲ
ｄ　１７１８は、ＣＡＭミス、ＰＴＣリードリクエスト
、又は診断リードリクエストに関して使用される。

これらの４つの初期状態の何れに対する遷移もＭＥＭＯ
Ｐ状態マシーン１１４がレディである（即ちＭｅｍｏｐ
Ｒｄｙ　＝　ｔｒｕｅ）ことを必要とする。

ＭＥＭＯＰ状態マシーン１１４のＣＡＭヒツトを有する
リードリクエスト中の動作は、第３図に関して上記した
メモリ処理に全体として対応するものである。第７図に
示すように、受けたリクエストがリードリクエスト（即
ち、ＲｑＯｐ　＝　ＭｅｍＲｅａｄ）であり、４個のコ
ンパレータ１０２．１０４．１０６．１０８のうちの一
つからのＣＡＭヒント表示（即ち、Ａ＋ｎｙＣＡＭ旧ｆ
　＝ｔｒｕｅ）　　７２０である場合、ＭＥＭＯＰ　１
１４は状態ＭＥＭＲｄ１７１２へ進入する。Ｍ　Ｅ　Ｍ
　Ｒｄｌ中、ＤＲＡＭ中のデータの探索が開始される。

インクリメンタ８８ａ、８８ｂの係合後、ＣＡＳがアサ
ートされる。その後、ＭＥＭＯＰ　１１４は状態ＭＥＭ
Ｒｄ２　２２２への遷移を経験する。この状態中、メモ
リリードアクセスの最初のサイクルは完了する。即ち、
第１群の４ワードがＭＥＭＲｄレジスタ１１６に転送さ
れる。ＭＥＭＲｄ２からの転送は幾つかの要素に依存す
る。もし受信マシーンがアイドル状態でなければ（信号
Ｒｃｖｌｄｌｅ”　＝“ｔｒｕｅ”で戻される。７２４
）ＭＥＭＯＰマシーンは１サイクルの間、ＭｅｍＲｄ２
内にとどまることになろう。信号ＭｅｍＲｄ２ＲはＭＥ
ＭＯＰ１１４が最初のサイクル中ＭｅｍＲｄ２状態にあ
ることを示す。次のサイクル（ＭｅｍＲｄ２Ｒ＝　ｔｒ
ｕｅ）では、もしＲｃｖｌｄｌｅ　”が依然具であれば
（７２６）、ＭＥＭＯＰ　１１４はスタート状Ｂ７１０
に復帰し再び読取りを試みることになろう。

もし受信マシーン１１２がアイドル（ＲｃνＩｄｌｅ＝
　ｔｒｕｅ）ならば、ＭｅｍＲｄ２からの遷移はどのタ
イプのリードリクエストが行われたかによる。“リード
２″と称するリードリクエストの第１の型は、２ワード
の転送をもたらす。“リード８”と称される第２のタイ
プのリードリクエストは、８個までのワードをリクエス
タに転送する。リード８はキャシュフィル動作）関連し
て使用されるのが普通である。もしリクエストがリード
２動作に対するものであれば、これはＲｑＯｐ　＜　３
　＞　＝　ｔｒｕｅ　７２８により示されることになろ
う。この場合、ＭｅｍＲｄ２７２２はスタート状８７１
０に対する遷移を蒙ることになろう。もしリクエストが
リード８　（ＲｑＯｐ＜　３　＞”　＝ｔｒｕｅ）に対
するものであれば、遷移は“プリチャージ”状態７３４
は対するものである。

この状態はＣＡＳがアサーション解除される一方、メモ
リに対するアドレスが新たな値に落着く中間状態である
。プリチャージ７３４はＭｅｍＲｄ３７３６への遷移を
経験する。ＭｅｍＲｄ３．７３６中、ＣＡＳはリードデ
ータの第２の半分のアクセスのためにアサートされる。

ＭｅｍＲｄ３．７３６はＭｅｍＲｄ４．７３８への遷移
を経験して第２群の４ワード（即ちり−トデータの第２
の半分）の転送を完了する。

ＭｅｍＲｄ４．７３８はスタート状態７１０への遷移を
経験する。

ＭＥＯＰマシーン１１４の第２の処理はデータのメモリ
への書込みを伴る。この状態マシーンの処理は全体とし
て第４図に関して上記した手続に対応する。スタート状
態７１０から、ＭＥＭＯＰ１１４はＣＡＭヒツト７４２
を有するメモリライドリクエスト（ＲｑＯｐ　＝　Ｍｅ
ｍＷｒｉ　ｔｅ）が存在する場合、ＭｅｍＷｒｌ　　７
１４への遷移を経験することになろう。

ＭｅｍＷｒｌ　　７１４中、ライトイネーブル信号が全
ＤＲＡＭに対してアサートされる。ＣＡＳ信号はＤＲＡ
Ｍに対するアドレスが落着く間はアサートされない。Ｍ
ｅｍＷｒｌ状態７１４からＭＥＭＯＰ１１４はＭｅｍＷ
ｒ２　７４４への遷移を経験する。この状態の間、メモ
リのライト処理が完了する。ライトイネーブルは全ＤＲ
ＡＭに対してアサート状態にとどまり、ＣＡＳがアサー
トされる。ＭｅｍＷｒ２状態７４４からの遷移は第２の
ライドリクエストが係属中であるかどうによる。ＣＡＭ
ヒツトが存在しない場合、又はＭＥＭＯＰがレディでな
い場合、又は係属するライドリクエスト（ＲｑｏＰ＜　
＞ＭｅｍＷｒｉｔｅ）７４６が存在しなければ、Ｍｅｍ
Ｗｒ２．４４４はスタート状態７１０への遷移を経験す
る。もしＣＡＭヒツトが存在し、ＭＥＭＯＰ　１１４が
レディであり、係属するライドリクエスト（ＲｑｏＰ　
＝　ＭｅｍＷｒｉ　ｔｅ）７４８であれば、ＭｅｍＷｒ
２はＭｅｍＷｒｌ　７１４への遷移を経験する。

ＭＥＭＯＰ　１１４の第３の処理は、ＰＴＣエントリ９
２が更新される場合のように、ＰＴＣエントリ９２に対
する書込みの要求である。第７図に示すように、ＭＥＭ
ＯＰ　１１４は、もしＰＴＣライドリクエスト（Ｒｑｏ
Ｐ＝ＰＴＣＷｒｉｔｅ）　　７５２が存在していればＰ
ＴＣＷｒｌ　　７１６への遷移を経験することになろう
。その後、ＭＥＭＯＰ　１１４は逐次的に状態ＰＴＣＷ
ｒ２．７５４、ＰＴＣＷｒ３．７５６、ＰＴＣＷｒ４．
７５８、およびＰ　Ｔ　ＣＷｒ５．７６２への遷移を必
ず経験することになろう。その直後、ＭＥＭＯＰ　１１
４はスタート状態７１０へ復’３Ｍすることになろう。

ＰＴＣＷｒｌでは、ＣＡＭはサイクルの終りに無効化さ
れる。ＰＴＣライトイネーブルはこのサイクル中にアク
ティブになる。

ＰＴＣＷｒ２．７５４中、ＰＴＣライトイネーブルは不
活動になる。ＰＴＣＷｒ３．７５６中、ＰＴＣアドレス
はバンクＯからバンク１へ変化することによって、第２
のバンク９２ｂはＰＴＣＷｒ４．７５８とＰＴＣＷｒ５
．７６２中にライトデータと共に書込まれるようになっ
ている。Ｐ　Ｔ　ＣＷｒ４．７５８中、ＰＴＣライトイ
ネーブルはアクティブになり、ＰＴＣＷｒ５．７６２中
にＰＴＣライトイネーブルは不活動になる。

ＭＥＭＯＰ　１１４の最終動作は、第５図に略示するよ
うにＣＡＭミス（ＡｎｙＣＡＭＩｌｉ　ｔ　”とＲｑＯ
ｐ＜０〉）中に発生するか、ＰＴＣリードリクエスト（
ＲｑＯｐ　＝　ＰＴＣＲｄ）又は診断リードリクエスト
（ＲｑＯｐ＝　ＤｉａｇＲｄ）中に発生する。これらの
条件７６４の何れの下においても、第７図に示すように
、ＭＥＭＯＰａ態？’ｚ−７１１４のＰＴＣＲｄｌ、７
１８への遷移が存在する。ＭＥＭＯＰ　１１４は、ＰＴ
ＣＲｄ２．７６８とＰＴＣＲｄ３．７７２への継起的遷
移を経験する。解説の実施例では、ＰＴＣアクセスは相
対的に低速である。その理由は大部分、ＰＴＣエントリ
素子９２が低速のアクセス素子であるからである。従っ
て、アクセスを完了するために３つのサイクル７１８．
７６８．７７２だ必要である。然しなから、ＣＡＭミス
は全てのメモリアクセスについては生じないから、かか
る特性の低速アクセスは深刻に全体性能を低下させるこ
とはない。

もしリクエストがＰＴＣリードリクエストもしくは診断
リードリクエスト７６６の何れかであったら、ＭＥＭＯ
Ｐ　ｌ　１４はＰＴＣＲｄ３からスタート状態７１０へ
の遷移を経験することになろう。

ＣＡＭミス７７４の場合には、ＰＴＣＲｄ３．７７２は
ＰＴＣＲｄ４．７７６への遷移を経験する。

ＰＴＣＲｄｌ中、ＰＴＣバクティエラーがチエツクされ
る。もしパリティエラー７７８が存在しなければ、ＰＴ
ＣＲｄ４．７７６はスタート状態７１０への遷移を経験
することになろう。もしＰＴＣバンク０、機能単位の７
８２　　（ＭＵＯＰＴＣＰａｒＥｒｒ又はＭｔｌｌＰＴ
ＣＰａｒＥｒｒ）内にＰＴＣパリティエラーが存在し、
処理がリード２、リード８、ライト１、又はライト２の
処理（ＲｑＯｐ　＝　０ＯＸＸ）　テあり、ＰＴＣ’７
レイがバイパスされない（ボートテスト中に主として用
いられるＰＴＣＡｒｒａｙＢｙｐａｓｓ）ならば、ＰＴ
Ｃのバンク１に対するアクセスが試みられることになろ
う。バンク１のアクセスは３つのサイクル、即ちＰＴＣ
Ｒｄ５．７８４、ＰＴＣＲｄ６．７８６、およびＰＴＣ
Ｒｄ７．７８８中に生ずる。

受信状態マシーン１１２はメモリボードから選択レジス
タへのリードデータの転送を取扱う。それはリードデー
タ通路に沿うＲＤＤａ　ｔａ　レジスタ１２２のロード
を制御する。同時にメモリリード中にＥＣＣ補正１１２
のためのワードをも選択する。受信状態マシーンＩ　］
、　２は、リード２タイプとリード８タイプの２つのタ
イプの処理を備える。

リード２の処理は２ワードを転送する間、リード８処理
は８ワードまでをレジスタへ転送復帰させる。受信状態
マシーン１１２は、もしＭｅｍＲｄレジスタ１１６がロ
ードされていない場合（ＬｄＭｅｍＲｄＬｏ”）や処理
がリード８処理（ＲｑＯｐ＝Ｒｅａｄ　８）であれば、
Ｍｅｎ＋Ｒｄ　レジスタ１１６内のデータがまだ妥当で
ある（ＭｅｍＲＤＶｌｄ”　）と表示されていない場合
、アイドル状態７９２内に残ることになろう。

リード２処理（ＲｑＯｐ＝Ｒｅａｄ　８で示される）中
、受信マシーン１１２は有効データがＭＥＭＯＰ１１４
状態マシーンによりＭｅｍＲｄ　レジスタ１１６の０：
１内にロードされた時（Ｍｅａ＋ＲＤＶｌｄ　＝　ｔｒ
ｕｅ又はＬＤＭｅ＋１ＲｄＬｏ　＝ｔｒｕｅ）　　７９
６にアイドル状Ｌｉ７９２からＥＣＣＲｄ２．７９４へ
の遷移を経験することになろう。ＥＣＣＲｄ２．７９４
状態では、受信状態マシーン１１２はＥＣＣ補正を実行
している。

ＥＣＣＲｄ２．７９４はＴＲｄ２．７９８への遷移を経
験している。ＴＲｄ２状態７９８において、上記の如き
Ｍｅａ＋Ｒｄ２、ＰＴＣリード、又は診断リードに従っ
て得られるデータはりクエスタに転送される。

受信状態マシーン１１２はＲｃｖとＬＲｃｖがアサート
されない限り（Ｒｃｖ”　ａｎｄ　ＬＲｃｖ”　＝ｔｒ
ｕｅ）　　８０２とこの状態７９８にとどまる。Ｒｅｖ
はレシーバがデータの受領を開始中であることを示す。

ＬＲｃｖはレシーバがリクエストされたデータの最後の
部分の受領を開始中であることを示す。ＬＲｃｖ又はＲ
ｃｖの何れかが真であるとき（８０４）　、マシーンは
アイドル状態７９２への遷移を経験する。

リード８処理の場合、受信状態マシーン１１２は、リー
ド８リクエストが係属中（ＲｑＯｐ　＝　Ｒｅａｄ　８
　）であり、ＭＥＭＲｄ　レジスタ１１６のＯａｔ内に
有効データが存在する場合（即ちＭｅ＋ａＲＤＶ１ｄ　
＝　ｔｒｕｅ、８０６）アイドル状Ｂ７９２からＥＣＣ
Ｒｄ８０８への遷移を経験することになろう。ＥＣＣＲ
ｄ８．８０８では、受信マシーン１１２はＭＥＭＲｄ１
１６の０：１内でＥＣＣ補正とデータに対するチエツク
を実行する。リードデータのりクエスタへの転送は、録
音語データの４つの転送によって発生する。これらの４
つの転送は、それぞれ、状態ＴＩ、８１０、Ｔ２，８１
２、Ｔ３．８１４、およびＴ４．８１４中に発生する。

これら４つの状態Ｔ１、Ｔ２、Ｔ３、Ｔ４の各々におい
て状態マシーンはＲｃｖ又はＬＲｃｖの何れもアーサー
トされない限り（８１８，８２２，８２４，２４２）そ
れぞれの状態にとどまることになろう。Ｔ１、Ｔ２、Ｔ
３、又はＴ４　８２６．８２８．８３２．８４４中にＬ
Ｒｃｖがアサートされることによって、アイドル状態７
９２への即座の遷移が起ることになろう。Ｔ１、Ｔ２、
又はＴ３の状態８３４．８３６．８３８中にＲｃｖがア
サートされる時、受信マシーン１１２は次の継起する状
態への遷移を経験することになろう。いったんマシーン
１１２が状ｌＴ４　８１６に達すると、それはりクエス
タがＲｃｖ又はＬＲｃｖ８４４をアサートするまでこの
状態８４２で待機することになろう。その後、受信状態
マシーン１１２はアイドル状態７９２への遷移を経験す
ることになろう。

その状態が第９図に示されるリフレッシュ状態マシーン
１１５は、２つの任務を達成する。まづ、リフレッシュ
状態マシーン１１５はＤＲＡＭアレイのＲＡＳとＣＡＳ
制御装置を制御する。このモードではリフレッシュ状態
マシーンはＭＥＭＯＰ状Ｂマシーン１１４の制御下にあ
る。リフレッシュ状態マシーンの第２の任務はＤＲＡＭ
のＲＡＳリフレッシュ前にＣＡＳのリフレッシュを処理
することである。このモードの場合、リフレッシュ状態
マシーンはＲＡＳとＣＡＳの信号を制御する。

２５６と４０９６　（２５６サイクルの倍数）の間の走
査可能なリセット値を有する１２ビットのカウントダウ
ンカウンタ（図示せず）はそれがロールオ、−バする毎
に一つのリフレッシュリクエストをトリガする。かかる
リクエストによってリフレッシュマシーンはアイドル状
Ｂ８５２に復帰するに先立ち、ＲＡＳリフレッシュ前に
４又は８個のＣＡＳを経て選択的にリサイクルする。リ
フレッシュマシーン１１５がアイドル状態でない場合、
メモリリクエストは処理することができない。かくして
、ＭＥＭＯＰマシーン１１４をリフレッシュマシーン１
１５間にはハンドシェイク信号が存在し、２つのマシー
ンのうちの一つは常にアイドル状態となるようになって
いる。

“Ｒｅｆｒｅｓｈ　Ｇｏ”　８５４と称されるリフレッ
シュサイクルを開始する信号が、リフレッシュカウンタ
が、リフレッシュサイクルが必要であることを示す場合
と、ＭＥＭＯＰ状態マシーン１１４からの適当なハンド
シェークプロトコル後に発せられる。この信号が発せら
れる（８５３）まで、リフレッシュ状態マシーン１１５
はアイドル状態８５２にとどまる。リフレッシュゴー信
号８５４によって休止状態８５６への遷移がひきおこさ
れる。休止８５６中、全てのＲＡＳ、およびＣＡＳライ
ンはアサーションを解除される。次に、リフレッシュ状
態マシーンは状態Ｒｆｓｈｌ　　８５　Ｂ　、Ｒｆｓｈ
２８６２、Ｒｆｓｈ３８６４、Ｒｆｓｈ４　８６６、お
よびＲｆｓｈ５８６８内を巡回する。

状態Ｒｆｓｈｌ　−Ｒｆｓｈ５内をめぐるループの数は
ＲｆｓｈＲｏｗＣｔｒにより追跡する。マシンは第９図
に示すように４つのリフレッシュ、又は８つのリフレッ
シュ内を巡回する。以下の解説は４サイクルオプシヨン
に関する。当業者には明らかであるが、８サイクルのス
キーマは、Ｒｆｓｈ５８７２．８７４に対する条件が３
ではなく７にセットされている点を除けば、同様であろ
う。各ループにおいて、ＲＡＳとＣＡＳはＲｆｓｈｌ　
　８５　Ｂ中にアサートを解除され、Ｒｆｓｈ２８２６
中にＣＡＳがアサートされＲＡＳがアサートを解除され
、ＲＡＳとＣＡＳはＲｆｓｈ３８６４、Ｒｆｓｈ４８６
６およびＲｆｓｈ５８６８中に共にアサートされる。

最後のループ８７４に続いて、Ｒｆｓｈ５８６８が待機
状態８７６への遷移を経験する。もしランモード信号が
アサートを解除されると（ＲｕｎＭｏｄｅ”　＝ｔｒｕ
ｅ）　、もしＲｅｆｒｅｓｈ　Ｇｏがアサートを解除さ
れると（８７Ｂ）待機状態に残るか、Ｒｅｆｒｅｓｈ　
Ｇｏがアサートされる（８８２）とＲｆｓｈ　１状態８
５８に戻ることになろう。ランモードは−たん開始され
た処理が完了したことを示すために使用される。待機状
Ｂ８７６によってアドレスラッチタイムが第１のブロッ
クの行アドレスに対してそれ自身を分解することができ
るため、ＲＡＳが（ＲＡＳＲｅｓｔｏｒｅ８９２中に）
再びアサートされた時、ＤＲＡＭ素子のラッチはＣａｍ
ＰｈｙＡｄｒおよびＣＡＭＴａｇレジスタが有している
ことを示す情報を含むようになっている。ランモードが
アサートされると（８８４）、待機状態に続いて、ラッ
チ状態８８６の遷移が存在する。ラッチ状態８８６はア
ドレスラインを駆動するためのアドレスラッチのセット
アンプタイムを提供することによって（：ＡＭＴａｇレ
ジスタ９２．９４．９６．９８とＣＡＭＰｈｙＡｄｒレ
ジスタ７２．７４．７６．７８は再び有効にされる。

ランチ状態８６に続いて、ＲＡＳ再帰状態８９２への遷
移が存在する。ＲＡＳの復帰中（８９２）、ＲＡＳはメ
モリ３２．３４．３６．３８の一つに対してアサートさ
れる結果、４つの行アドレスラッチ４２．４４．４６．
４８の一つが再びロードされる。ラッチＲＡＳ再帰サイ
クルは４回繰返される。同回数はＲｆｓｈＲｏｗＣｔｒ
８９４によりカンウドされ、各々の行アドレスラッチに
対して一回ずつカウントされる。

本発明の一連の変形例も同様にして使用可能である。当
業者には明らかな如く、本文中に述べた一定の思想は他
の思想とは独立に又はそれと種々に組合わせて使用する
ことができる。メモリはステデイツク列モードＤＲＡＭ
の如き高速ページモード以外の形で設けることができ、
４メモリブロツク以下又は以下により構成することがで
きる。

全体としてメモリブロック（それぞれ対応するＣＡＭＴ
ａｇとＣＡＭＰｈｙＡｄｒを有する）の数が大きい方が
スラッシングを回避もしくは減少させるうえで有効であ
るがより複雑で高価なハードウェアとソフトウェアが必
要になる。ＣＡＭＴａｇとメモリ間のマツピングはダイ
レクトマツピング、セットアソシアティブマツピング又
はフルアソシアティブマフピングとすることができる。

本発明は他のメモリ階層のコンテキストで使用すること
ができ、キャシュフィルを実行するために読取りが行わ
れる状況に限定されるものではない０本発明は、何らメ
モリ階層を有せず単一レベルのメモリのアクセスを有す
るシステム中でも使用することができる。本発明は以上
のもの以外のメモリサイズとアドレス幅と共に使用する
ことができる。本発明は参照式４ウエイ疑似インターリ
ーブ以外のインターリーブシステムと共に、又はインタ
ーリーブシステムを全く有せずに使用することができる
。本発明の若干の実施例では、ＣＡＭＴａｇミスが第１
Ｆ図に示すようにアドレスリクエストの対応部分と共に
ＣＡＭＴａｇ内にストアされる列ビットが同一でないこ
とによってのみひきおこされる場合、ＣＡＭＴａｇミス
に続く行アドレスラッチを更新することを回避すること
ができる。

第５図について述べると、仮想−物理間の変換が不要で
ある場合に生ずる時間の節約を活用するために遅れ５６
２を排除することができる。例えば、第３図の３２４、
又は第４図の４２４に図示するようにどのバンクに対し
てＣＡＳがアサートしようとしているかを判断するステ
ップを開始することによってメモリアクセス５８２をリ
トライせずにＲＡＳ　５７　Ｂを再びアサートしマルチ
プレクサ５８０を切換えた直後にリード／ライト処理を
開始することができる。６個の列７行マルチプレクサは
全て“行”５７２にスイッチされるけれども、必要とさ
れる行／列のマルチプレクサのみを切替えて新たな行ア
ドレスを選択した行アドレスラッチ内ヘロードすること
ができる。

リフレッシュサイクルは局部情報を保存するけれども、
リフレッシュに続いてメモリシステムを再度初期化する
ことが可能である。

本発明ではＲＡＳがアサートされる時間の割合が大きい
ために電力消費量は若干大きくなる。そのため大きな割
合の時間についてＲＡＳをアサート解除して、効率は落
ちるが電力消費量を減少することができる。

【図面の簡単な説明】

第１Ａ図〜Ｈ図は、本発明のメモリシステムの筒路線図
、 第２図は、第２Ａ〜２Ｄ図の構成図、第２Ａ〜２Ｄ図は
、制御バスではなくデータバスを示す本発明のメモリシ
ステムの概略ブロック線図、第３図は本発明によるＣＡ
Ｍヒツトを有するメモリリード処理のフロー線図、 第４図は本発明によるＣＡＭヒツトを有するメモリライ
ト処理のフロー線図、 第５図は本発明によるＣＡＭミスを有するメモリリード
処理のフロー線図、 第６図は本発明によるＤＲＡＭリフレッシュサイクルの
フロー線図、 第７図はＭＥＯＰ状態マシーン状態線図、第８図は受信
状態マシーンの状態線図、第９図はりフレッシュ状態マ
シーンの状態線図、第１０Ａ図は仮想アドレスの概略線
図、第１０Ｂ図は物理アドレスの概略線図、第１ＯＣ図
はＲＡＭにより使用されるアドレスの概略線図、 第１１Ａ図はＣＡＭＴａｇレジスタ内にストアされるビ
ット形成の図、 第１１Ｂ図はＣＡＭＰｈｙＡｄｒレジスタ内にストアさ
れるビット形成図、 第１２図は分散エントリとタグアレイを有するＰＴＣの
概略ブロック線図。 ２・・・セグメントアドレス、４・・・ページアドレス
、５・・・ワードアドレス、６・・・物理ページアドレ
ス、４・・・行アドレスラッチ、１１・・・コンパレー
タ。 手 続 補 正　書（方式） ％式％ １、事件の表示 平成２年特許願第１７６０９３号 ２、発明の名称 コンピュータメモリシステム ３、補正をする者 ５、補正命令の日付 平成２年９月２５日 願書に最初に添付した明細書及び図面の浄書・別紙のと
おり （内容に変更なし）

Claims (20)

【特許請求の範囲】
1. （１）複数の仮想アドレス又は物理アドレスのリクエス
   トを受信可能なコンピュータメモリシステムにおいて、
   その全てが共通の物理行アドレスを有する複数のメモリ
   ・ロケーションを指示することの可能な行アドレスラッ
   チを少なくとも一つ備える行列アドレス指定可能なラン
   ダムアクセスメモリと、上記複数のアドレスリクエスト
   のうち少なくとも第１と第２リクエスト中に上記共通の
   物理行アドレスに対応する１つの行アドレスの少なくと
   も一部をストアする少なくとも第１のレジスタで、その
   内容が、一つの仮想アドレスの少なくとも一部と一つの
   物理アドレスの少なくとも一部より成る群より選択され
   るものと、一つのアドレスリクエストの少なくとも一部
   を上記第１のレジスタの少なくとも一部と比較して上記
   アドレスリクエストにより指示されるメモリロケーショ
   ンが上記複数のメモリロケーション内に含まれるかどう
   かを判断するためのコンパレータと、から成る前記コン
   ピュータメモリ。
2. （２）更に、上記共通物理行アドレスの少なくとも一部
   をストアするための少なくとも第２のメモリレジスタを
   備える請求項１のメモリ装置。
3. （３）上記ランダムアクセスメモリが複数の行アドレス
   ラッチを備え、上記複数の行アドレスラッチの各々が一
   つの物理アドレスと一つの仮想アドレスとより成る群か
   ら選択される一つの行アドレスをストアするためのレジ
   スタと関連する請求項１のメモリ装置。
4. （４）上記メモリ装置が少なくとも２つの機能単位を備
   え、少なくとも一つの機能単位がリクエストされたアド
   レスが上記一つの機能単位上に存在するかどうかを判断
   するための手段を備える請求項１のメモリ装置。
5. （５）少なくとも第１と第２の仮想もしくは物理アドレ
   スリクエストを受信可能なコンピュータメモリ装置にお
   いて、 上記仮想アドレスリクエストと物理アドレスリクエスト
   どうしを識別するための手段と、第１のデジタルビット
   をセットして上記第１のアドレスリクエストが仮想的又
   は物理的なものであるかどうかを指示するために第１の
   デジタルビットをセットするための手段と、 より成る前記メモリ装置。
6. （６）更に、第２のデジタルビットをセットして上記第
   ２のアドレスリクエストが仮想的又は物理的なものであ
   るかを表示するための手段と、上記第２のデジタルビッ
   トを上記第１のデジタルビットと比較するためのコンパ
   レータと、を備える請求項５のメモリ装置。
7. （７）順次的な複数のメモリアドレスリクエストに呼応
   して第１の複数のメモリ素子を有するアレイ内のメモリ
   素子にアドレスするメモリ装置で、上記メモリアドレス
   リクエストの少なくとも一つが上記第１の複数のメモリ
   素子の少なくとも一つとの対応関係を有するようになっ
   たものにおいて、 それぞれが第１の行アドレスビット群と第２の列アドレ
   スビット群とを備える１アドレスを有するメモリ素子の
   アレイと、上記第２のアドレスビット群よりも少ない第
   ３の列ビット群を備える１アドレスを有するメモリ素子
   をアクセスする際に使用される第３の列アドレスビット
   群を保持する第１のアドレスレジスタ手段と、第４の列
   アドレスビット群を用いて上記第２のアトレスビット群
   よりも少ない数の第４の列アドレスビット群を備える１
   アドレスを有するメモリ素子にアクセスする際に使用さ
   れる第２の手段と、 上記順次の複数メモリアドレスリクエストの各々から上
   記第１のアドレスレジスタへ上記第３のアドレスビット
   群と等しい数のビットを提供する第３の手段と、 上記順次の複数メモリアドレスリクエストのうちの少な
   くとも２つのリクエスト中に上記第４の別ビット群を上
   記第２の手段内に連続して維持する第４の手段と、 上記第１のアドレスレジスタ手段内の上記第３の列アド
   レスビットと、上記第２手段内の上記第４の列アトレス
   ビット群を使用して上記第１の複数のメモリ素子のうち
   の少なくとも一つをアクセスするための第５の手段と、 から成る前記メモリ装置。
8. （８）上記メモリ素子のアレイが更に第２の複数のメモ
   リ素子を指示可能な少なくとも第１の行アトレスラッチ
   を備え、上記第２の複数のメモリ素子が上記第１の複数
   のメモリ素子の少なくとも幾つかを備え、上記第１の行
   アドレスラッチが少なくとも第１の条件が生ずるまで上
   記第２の複数のメモリ素子を連続的に指示し、上記第１
   の条件が、少なくとも上記複数のメモリアドレスリクエ
   ストのうちの一つが上記第２の複数メモリ素子と何らの
   対応関係を持たない場合に発生し、 上記維持手段が上記第４の列ビット群を少なくとも上記
   第１の条件が発生するまで上記第２の手段内に維持する
   ための手段を備える、請求項７のメモリ装置。
9. （９）複数のメモリ素子が一つの行アドレスと一つの列
   アドレスによりアドレス指定され、アドレス指定可能な
   複数の上記メモリ素子を指示可能な少なくとも１つのロ
   ード可能な行アドレスラッチを備えるメモリアレイと、 上記第１の行アドレスラッチにより保持される複数のメ
   モリ素子を指示するに十分なビット数を含み、複数のビ
   ットを保持するための少なくとも第１の指示レジスタと
   、 少なくとも上記複数のメモリ素子の幾らかをリフレッシ
   ュするための手段で、上記リフレッシュが上記第１の行
   アドレスの内容を変更することを伴うようになったもの
   と、 上記リフレッシュに続いて、上記第１のロード可能な行
   アトレスラッチに上記第１の指示レジスタの内容中に指
   示されるメモリ素子を示す１アドレスをロードする手段
   で、上記第１の行アドレスラッチと第１の指示レジスタ
   の内容が上記リフレッシュの前後において実質上同一で
   あるようなものと、 から成るメモリリフレッシュ装置。
10. （１０）上記第１の指示レジスタが上記第１の行アドレ
    スラッチにより指示される上記メモリアレイの少なくと
    も１列を指定する物理アドレスを保持する請求項中の装
    置において、更に、物理アドレスと仮想アドレスより成
    る群から選択された上記第１の行アトレスラッチにより
    指示される複数のメモリ素子を指定する１アドレスを保
    持する第１の仮想／物理レジスタを備え、上記第１の仮
    想／物理レジスタの内容が上記リフレッシュの前後にお
    いて実質上同一である前記装置。
11. （１１）上記メモリアレイが第２、第３、第４のロード
    可能な行アドレスラッチを含む請求項９の装置において
    、更に、 複数のビット数を保持し、それぞれ上記第２、第３、第
    ４の行アドレスラッチにより指示される複数のメモリ素
    子を指示するに十分なビット数を備える第２、第３、第
    ４の指示レジスタで、上記第２、第３、第４の指示レジ
    スタと上記第２、第３、第４の行アドレスラッチの内容
    が上記リフレッシュの前後で実質上同一であるものと、
    から成る前記装置。
12. （１２）高速のページランダムアクセス列行編成のメモ
    リで、第１と第２、第３、第４のアドレスラッチを含み
    、１アドレスを保持する各行ラッチが上記メモリの一列
    を指名することによって上記行中のメモリの内容がＣＡ
    Ｓ信号をストローブすることによって高速にアクセスで
    きるようにし、上記行が１行アドレスにより指定可能で
    あり、上記メモリアレイ内の各素子が少なくとも１０個
    の行アドレスビットと少なくとも１０個の列アドレスビ
    ットを備えるようになったものと、 上記行アドレスラッチの一つにより指示される１行内の
    メモリ素子をアクセスする際に使用可能な少なくとも８
    個の列アドレスを保持する第１のアドレスレジスタと、 上記行アドレスラッチの少なくとも一つのメモリ素子を
    アクセスする際に使用可能な少なくとも２個の列アドレ
    スビットを保持する第１の手段と、 順次の複数リクエストメモリ素子のリクエストアドレス
    を備えるビットを保持するメモリリクエストレジスタで
    、上記リクエストされたアドレスが、物理アドレスと仮
    想アドレスより成る群から選択されるものと、 上記メモリリクエストレジスタ内の上記順次の複数メモ
    リアドレスリクエストの各々から上記第１のアドレスレ
    ジスタへ８個の列アドレスビットを提供する手段と、 上記第１と第２と、第３、第４の行アドレスラッチによ
    り保持される行に対応する行アドレスをそれぞれ保持す
    る第１、第２と、第３、および第４の仮想／物理行アド
    レスレジスタで、上記行アドレスが物理アドレスと仮想
    アドレスより成る群から選択されるようになったものと
    、それぞれが上記第１と第２、第３、第４の行アドレス
    ラッチにより指示される行に対応する物理行アドレスを
    保持すると共に、上記２個のコウムアドレスビットを備
    える一つの列アドレスを有するメモリ素子をアクセスす
    る際に使用可能な列アドレスに対応する少なくとも２個
    の列アドレスビットを保持する第１、第２、第３、第４
    の物理アドレスレジスタと、 上記メモリリクエストレジスタ内のアドレスからの少な
    くとも第１の複数ビットを上記第１、第２、第３、およ
    び第４の仮想／物理アドレスレジスタの各々の内容と比
    較し、上記第１、第２、第３、又は第４の仮想／物理ア
    ドレスレジスタの少なくとも一つの内容が上記第１の複
    数ビットと同一である場合に第１の信号を発生し、上記
    第１、第２、第３、又は第４の仮想／物理アドレスレジ
    スタの何れの内容も上記第１の複数ビットと同一ではな
    い時に第２の信号を発生するコンパレータ手段と、 上記複数のメモリアドレスリクエストのうち少なくとも
    ２つのリクエスト中に上記第１の手段中の２個の列ビッ
    トを上記第２の信号が生成するまで連続的に維持するた
    めの第３の手段と、上記第２の信号の発生後、上記第１
    、第２、第３又は第４の行アドレスラッチの少なくとも
    一つの内容を変更する第４の手段と、 上記メモリリクエストアドレスが仮想アドレスであるか
    物理アドレスであるかを判断し、少なくとも１ビットを
    上記メモリリクエストレジスタ内にセットして上記メモ
    リリクエストアドレスが仮想アドレス又は物理アドレス
    であるかを表示する第５の手段と、 から成るコンピュータメモリ装置。
13. （１３）複数の仮想アドレスの少なくとも一つを対応す
    る物理アドレスに変換する装置において、それぞれが仮
    想アドレスを物理アドレスに変換するデータを含む複数
    のエントリを備える第１のテーブルと、 複数のエントリを含む第２のテーブルと、 上記第１のテーブルに対して変更が行われた時は何時で
    もそれに対応する変化を上記第２のテーブルに対して施
    し上記第２のテーブルが上記第１のテーブルと実質上同
    一となるような手段と、 エラー条件を上記第１のテーブル内に発見する手段と、 上記第１のテーブルと第２のテーブルの一つを選択的に
    用いて仮想アドレスを物理アドレスに変換する手段と、 上記第２のテーブルを上記手段により使用すべく選択し
    、エラー状態が上記検出手段により検出された時に選択
    する手段と、 から成る前記装置。
14. （１４）それぞれが複数のメモリページをストアするた
    めの複数のメモリ機能単位と、 複数のページテーブルキャシュエントリアレイと少なく
    とも一つのページテーブルキャシュタグアレイを備え、 上記ページテーブルキャシュエントリアレイの各々が上
    記メモリ機能単位の一つと関連し、上記機能単位上に存
    在する物理アドレスをストアし、上記ページテーブルキ
    ャシュタグアレイが仮想アドレスの表示をストアし、そ
    れぞれの仮想アドレス表示がページテーブルエントリア
    レイ内にストアされる物理アドレスは対応し、上記第１
    のページテーブルキャシュタグアレイが上記複数のペー
    ジテーブルキャシュエントリアレイの第１のものの中に
    ストアされた物理アドレスに対応する仮想アドレスの少
    なくとも第１の表示と、上記複数のページテーブルエン
    トリアレイの第２のものの中にストアされた物理アドレ
    スに対応する仮想アドレスの第２の表示を含む、データ
    と命令をストアするためのコンピュータメモリ装置。
15. （１５）上記第１のページテーブルキャシュタグアレイ
    がデータを含むメモリロケーション用の仮想アドレスの
    表示をストアすると共に、更に命令を含むメモリロケー
    ション用の仮想アドレスの表示をストアする第２のペー
    ジテーブルキャシュタグアレイを備える請求項１４のメ
    モリ装置。
16. （１６）少なくとも一つの行アドレスラッチを有する高
    速ページダイナミックランダムアクセスメモリを設け、 少なくとも第１の行アドレスラッチにより保持される行
    と対応する行アドレスの少なくとも一部を保持するため
    の少なくとも第１の仮想／物理アドレスレジスタを設け
    、 メモリリクエストアドレスから選択された少なくとも幾
    つかのビットを上記仮想／物理アドレスレジスタの内容
    と比較し、 上記選択されたビットが同一である場合に第１の信号を
    生成し、上記選択されたビットが同一でない場合に第２
    の信号を生成し、 上記第１の信号に続いて列アドレスストローブを上記行
    アドレスへアサートする、段階より成るメモリアクセス
    方法。
17. （１７）上記メモリアレイを設ける段階が複数の行アド
    レスラッチを設けることより成り、 上記仮想／物理アドレスレジスタを設ける段階がそれぞ
    れの行アドレスラッチにつき一つの仮想／物理アドレス
    レジスタを設けることより成り、 上記比較する段階が上記選択されたビットを上記複数の
    仮想／物理レジスタの各々の内容と比較して、上記仮想
    ／物理レジスタの内容が上記選択されたビットと等しい
    場合に第３の信号を生成する段階より成り、更に上記第
    ３の信号に呼応して少なくとも第１の行アドレスラッチ
    の内容変更する段階より成る、請求項１６の方法。
18. （１８）メモリアレイ内のアドレス指定可能なメモリ素
    子にアクセスする方法において、 上記素子のアドレスと上記アドレスが仮想又は物理的な
    ものであるかどうかの表示を用いてメモリ素子をアクセ
    スする手段を設け、 メモリアドレスリクエストを受信し、 上記メモリアドレスリクエストが仮想的であるか物理的
    であるかを判断し、 少なくとも第１のビットをセットして上記メモリアドレ
    スリクエストが仮想的なものか物理的なものであるかを
    セットし、 メモリ素子をアクセスするための手段と、上記メモリア
    ドレスダクエストが仮想的なものであるか物理的なもの
    であるかどうかを示す上記ビットを用いてメモリ素子に
    アクセスする、段階より成る前記方法。
19. （１９）順次の複数メモリアクセスリクエストに呼応し
    てメモリアレイ内の複数のメモリ素子を順次アクセスす
    る方法において、 各々が第１の行ビット群と第２の列ビット群を備えてア
    ドレスを備えるメモリ素子のアレイを設け、 上記第２群よりも少ない数の第３群の列アドレスビット
    を備えるアドレスを有するメモリ素子をアクセスする際
    に使用される第３の列アドレスビット群を保持するため
    の第１のアドレスレジスタ手段を設け、 第４の列アドレスビット群を用いて上記第２群よりも少
    ない第４の列アドレスビット群を備えるアドレスを有す
    るメモリ要素にアクセスする際に使用するための第２の
    手段を設け、 上記第３群の数に等しい上記順次複数のメモリアドレス
    リクエストの各々からのビット数を上記第１のアドレス
    レジスタへ転送し、上記複数のメモリアドレスリクエス
    トの少なくとも２つのリクエスト中に上記第４群の列ア
    ドレスビットを上記手段内に継続的に維持し、 上記第１のアドレスレジスタ手段内の上記第３群のビッ
    トと上記第２の手段内の第４群のビットを用いてメモリ
    素子をアクセスする、段階より成る前記方法。
20. （２０）行アドレスと列アドレスによりアドレス指定可
    能な複数のメモリ素子より成るメモリアレイ内のメモリ
    素子をリフレッシュする方法において、 アドレス指定可能な複数のメモリ素子の内容な保持する
    ために第１のロード可能な行アドレスラッチを設け、 複数のビットを保持し、上記第１の行アドレスラッチに
    より保持される複数のメモリ素子を指示するに十分なビ
    ット数を含む少なくとも第１の指示レジスタを設け、 上記複数のメモリ素子の少なくとも幾つかをリフレッシ
    ュして上記第１のアドレスラッチの内容を変更し、 上記リフレッシュに続いて、上記第１のロード可能な行
    アトレスラッチを上記第１の指示レジスタの内容中のエ
    レメントをロードし、上記行アドレスラッチと第１の指
    示レジスタの内容が上記リフレッシュの前後で実質上同
    一となるようにする、段階より成る前記方法。