JPH01119843A - アドレス変換装置 - Google Patents
アドレス変換装置Info
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- JPH01119843A JPH01119843A JP62278640A JP27864087A JPH01119843A JP H01119843 A JPH01119843 A JP H01119843A JP 62278640 A JP62278640 A JP 62278640A JP 27864087 A JP27864087 A JP 27864087A JP H01119843 A JPH01119843 A JP H01119843A
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- Japan
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- memory
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- 238000013507 mapping Methods 0.000 claims abstract description 44
- 238000011084 recovery Methods 0.000 claims abstract description 17
- 238000012545 processing Methods 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 14
- 238000013519 translation Methods 0.000 claims description 8
- 230000002159 abnormal effect Effects 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 2
- 238000012423 maintenance Methods 0.000 abstract description 10
- 101000969594 Homo sapiens Modulator of apoptosis 1 Proteins 0.000 abstract description 9
- 102100021440 Modulator of apoptosis 1 Human genes 0.000 abstract description 9
- 101001095088 Homo sapiens Melanoma antigen preferentially expressed in tumors Proteins 0.000 abstract description 2
- 102100037020 Melanoma antigen preferentially expressed in tumors Human genes 0.000 abstract description 2
- AVUYXHYHTTVPRX-UHFFFAOYSA-N Tris(2-methyl-1-aziridinyl)phosphine oxide Chemical compound CC1CN1P(=O)(N1C(C1)C)N1C(C)C1 AVUYXHYHTTVPRX-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 101001039157 Homo sapiens Leucine-rich repeat-containing protein 25 Proteins 0.000 description 3
- 102100040695 Leucine-rich repeat-containing protein 25 Human genes 0.000 description 3
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 108010041420 microbial alkaline proteinase inhibitor Proteins 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
アドレス変換装置、特に論理アドレスをメモリマツピン
グにより主記憶装置をアクセスするための物理アドレス
に変換するアドレス変換装置に関し、 メモリマツピングの過程でマツプデータにパリティエラ
ーが発生しても、メモリマツピングを行なうメモリ回路
の保守交換をすることなくりカバリ−処理を可能とし、
平均修復時間（Ｍ ｅａｎＴｉｍｅ Ｔｏ Ｒｅｐａｉ
ｒ 、 以下単にＭＴＴＲと言う）を短くすることを可
能とすることを目的とし、論理アドレスをメモリマツピ
ングにより主記憶装置をアクセスするための物理アドレ
スに変換する第１のメモリ回路と、メモリマツピングの
過程でマツプデータにパリティエラーが発生するとこれ
を検出してこれをハードウェア異常割り込みをを発生す
ることによりリカバリー処理を起動するパリティチエツ
ク回路とを有するアドレス変換装置において、該第１の
メモリ回路以上のメモリ容量を有する第２のメモリ回路
と、通常はメモリマツピングに該第１のメモリ回路を使
用し、該ハードウェア異常割り込みが発生するとりカバ
リ−処理においてメモリマツピングに該第２のメモリ回
路を使用するように指示を出力するメモリ選択回路とを
備えるように構成する。
グにより主記憶装置をアクセスするための物理アドレス
に変換するアドレス変換装置に関し、 メモリマツピングの過程でマツプデータにパリティエラ
ーが発生しても、メモリマツピングを行なうメモリ回路
の保守交換をすることなくりカバリ−処理を可能とし、
平均修復時間（Ｍ ｅａｎＴｉｍｅ Ｔｏ Ｒｅｐａｉ
ｒ 、 以下単にＭＴＴＲと言う）を短くすることを可
能とすることを目的とし、論理アドレスをメモリマツピ
ングにより主記憶装置をアクセスするための物理アドレ
スに変換する第１のメモリ回路と、メモリマツピングの
過程でマツプデータにパリティエラーが発生するとこれ
を検出してこれをハードウェア異常割り込みをを発生す
ることによりリカバリー処理を起動するパリティチエツ
ク回路とを有するアドレス変換装置において、該第１の
メモリ回路以上のメモリ容量を有する第２のメモリ回路
と、通常はメモリマツピングに該第１のメモリ回路を使
用し、該ハードウェア異常割り込みが発生するとりカバ
リ−処理においてメモリマツピングに該第２のメモリ回
路を使用するように指示を出力するメモリ選択回路とを
備えるように構成する。
〔産業上の利用分野］
本発明はアドレス変換装置、特に論理アドレスをメモリ
マツピングにＪ：り主記憶装置をアクセスするための物
理アドレスに変換するアドレス変換装置に関する。
マツピングにＪ：り主記憶装置をアクセスするための物
理アドレスに変換するアドレス変換装置に関する。
データ処理システムにおいて、主記憶装置をアクセスす
るための物理アドレスは、メモリ回路を用いて論理アド
レスをメモリマツピングにより変換することにより得ら
れる。しかし、メモリマツピングの過程でマツプデータ
にパリティエラーが発生すると、システムダウンとなっ
てしまう。
るための物理アドレスは、メモリ回路を用いて論理アド
レスをメモリマツピングにより変換することにより得ら
れる。しかし、メモリマツピングの過程でマツプデータ
にパリティエラーが発生すると、システムダウンとなっ
てしまう。
特に、２４時間稼動システムやオンラインシステムでは
、システムダウンの状態はできるだ（プ短縮することが
望ましく、メモリ回路の保守交換の際に行なわれるリカ
バリー処理は低価格で行なわれることも要求される。
、システムダウンの状態はできるだ（プ短縮することが
望ましく、メモリ回路の保守交換の際に行なわれるリカ
バリー処理は低価格で行なわれることも要求される。
第３図は、従来のアドレス変換装置の原理説明図、第４
図は、アドレスの構成を説明するための図である。
図は、アドレスの構成を説明するための図である。
第３図において、３１はメモリ回路、３２はパリティチ
エツク回路、３３は主記憶装置である。
エツク回路、３３は主記憶装置である。
論理アドレスは、第４図に示す如く、例えば４ピツ１〜
の拡張アドレスと１６ビツトのセグメントアドレスとよ
りなる。セグメントアドレスの」三位５ピッ］へは論理
セグメント番号を指定し、下位１１ビツトはセグメント
内変位を指定する。メモリ回路３１は、第４図に示す様
に、拡張アドレスにより指定されるセグメントブロック
番号ＳＢＯ〜５Ｂ１５に対応するマツプレジスタブロッ
クＭＲＢＯ〜ＭＲＢ１５・よりなり、各マツプレジスタ
ブロックは、論理セグメント番号１８０〜ＬＳ３１に対
応するマツプレジスタＭＲＯ〜ＭＲ３１よりなる。
の拡張アドレスと１６ビツトのセグメントアドレスとよ
りなる。セグメントアドレスの」三位５ピッ］へは論理
セグメント番号を指定し、下位１１ビツトはセグメント
内変位を指定する。メモリ回路３１は、第４図に示す様
に、拡張アドレスにより指定されるセグメントブロック
番号ＳＢＯ〜５Ｂ１５に対応するマツプレジスタブロッ
クＭＲＢＯ〜ＭＲＢ１５・よりなり、各マツプレジスタ
ブロックは、論理セグメント番号１８０〜ＬＳ３１に対
応するマツプレジスタＭＲＯ〜ＭＲ３１よりなる。
メモリ回路３１におけるメモリマツピングにより、拡張
アドレス及び論理セグメント番号より物理セグメント番
号が得られ、この物理セグメント番号とセグメント内変
位とにより構成される物理アドレスにより主記憶装置３
３がアクセスされる。
アドレス及び論理セグメント番号より物理セグメント番
号が得られ、この物理セグメント番号とセグメント内変
位とにより構成される物理アドレスにより主記憶装置３
３がアクセスされる。
なお、物理セグメント番号は、パリティチエツク回路３
２にも供給されてパリティチエツクが行なわれる。メモ
リマツピングの過程でマツプデータにパリティエラーが
発生すると、パリティエラーはパリティチエツク回路３
２で検出され、図示を省略する中央処理装置に対してハ
ードウェア異常割り込みを発生することにより主記憶装
置３３へのアクセスを中断せしめてりカバリ−処理に入
る。
２にも供給されてパリティチエツクが行なわれる。メモ
リマツピングの過程でマツプデータにパリティエラーが
発生すると、パリティエラーはパリティチエツク回路３
２で検出され、図示を省略する中央処理装置に対してハ
ードウェア異常割り込みを発生することにより主記憶装
置３３へのアクセスを中断せしめてりカバリ−処理に入
る。
リカバリー処理は、再度初期プログラムロード（Ｉ ｎ
１ｔｉａｌ Ｐ ｒｏｇｒａｎ＋ Ｌ ｏａｄ 、
以下単にＩ Ｐ ｌ−と言う）を行なうことによりなさ
れ、メモリマツピングの結果再度パリティエラーが発生
すると、メモリ回路３１に対する保守交換を行なう。通
常、再度のＴＰＬでもメモリマツピングの結果パリティ
エラーが発生すると、メモリ回路３１は新たなメモリ回
路と交換される。
１ｔｉａｌ Ｐ ｒｏｇｒａｎ＋ Ｌ ｏａｄ 、
以下単にＩ Ｐ ｌ−と言う）を行なうことによりなさ
れ、メモリマツピングの結果再度パリティエラーが発生
すると、メモリ回路３１に対する保守交換を行なう。通
常、再度のＴＰＬでもメモリマツピングの結果パリティ
エラーが発生すると、メモリ回路３１は新たなメモリ回
路と交換される。
従って、従来のアドレス変換装置では、メモリマツピン
グの過程でマツプデータにパリティエラーが発生すると
、リカバリー処理としてメモリマツピングを行なうメモ
リ回路の保守交換を行なう必要があり、Ｍ Ｔ Ｔ Ｒ
が長いという問題がり−じてい ｌこ 。
グの過程でマツプデータにパリティエラーが発生すると
、リカバリー処理としてメモリマツピングを行なうメモ
リ回路の保守交換を行なう必要があり、Ｍ Ｔ Ｔ Ｒ
が長いという問題がり−じてい ｌこ 。
本発明は、メモリマツピングの過程で７ツプデータにパ
リティエラーが発生しても、メモリマッピンクを行なう
メモリ回路の保守交換をすることなくリカバリー処理を
可能とし、ＭＴＴＲを短くすることを可能とすることの
できるアドレス変換装置を提供することを目的とする。
リティエラーが発生しても、メモリマッピンクを行なう
メモリ回路の保守交換をすることなくリカバリー処理を
可能とし、ＭＴＴＲを短くすることを可能とすることの
できるアドレス変換装置を提供することを目的とする。
第１図は、本発明の原理説明図である。同図中、１は論
理アドレスをメモリマツピングにより主記憶装置をアク
セスするための物理アドレスに変換する第１のメモリ、
２はメモリマツピングの過程でマツプデータにパリティ
エラーが発生するとこれを検出してハードウェア異常割
り込みを発生することによりリカバリー処理を起動する
パリティチエツク回路である。３は第１のメモリ回路以
上のメモリ容量を右する第２のメモリ回路、４はメモリ
選択回路である。
理アドレスをメモリマツピングにより主記憶装置をアク
セスするための物理アドレスに変換する第１のメモリ、
２はメモリマツピングの過程でマツプデータにパリティ
エラーが発生するとこれを検出してハードウェア異常割
り込みを発生することによりリカバリー処理を起動する
パリティチエツク回路である。３は第１のメモリ回路以
上のメモリ容量を右する第２のメモリ回路、４はメモリ
選択回路である。
メモリ選択回路４は、通常はメモリマツピングに第１の
メモリ回路１を使用し、ハードウェア異常割り込みが発
生するとりカバリ−処理にａ３いてメモリマツピングに
第２のメモリ回路３を使用するように指示を出力する。
メモリ回路１を使用し、ハードウェア異常割り込みが発
生するとりカバリ−処理にａ３いてメモリマツピングに
第２のメモリ回路３を使用するように指示を出力する。
従って、メモリマツピングの過程でマツプデータにパリ
ティエラーが発生しても、メモリマツピングを行なうメ
モリ回路の保守交換をすることなくリカバリー処理をす
ることができ、ＭＴＴＲを短くすることが可能となる。
ティエラーが発生しても、メモリマツピングを行なうメ
モリ回路の保守交換をすることなくリカバリー処理をす
ることができ、ＭＴＴＲを短くすることが可能となる。
第２図は、本発明装晶の一実施例を示す。本実施例では
、説明の便宜上、アドレスの構成は第４図の場合と同一
とする。第２図において、１１はメモリ回路、１２はパ
リティチエツク回路、１３は主記憶装置、１４．１５は
アンド回路、１６゜１７はレジスタである。メモリ回路
１１は、メモリ領域ＭＡＰＯ，ＭＡＰ１を有し、各メモ
リ領域ＭＡＰＯ，ＭＡＰＩはメモリマツピングに必要な
メモリ容量以上のメモリ容量を有する。パリティチエツ
ク回路１２及び主記憶装置１３は、実質的に第３図に示
したパリティチエツク回路３２及び主記憶装置３３と同
じである。レジスタ１６は、パリティエラーの発生時に
このエラー情報を保持するレジスタであり、レジスタ１
７は、メモリ回路１１の初期設定時に図示を省略する中
央処理装置（Ｃｅｎｔｒａｌ Ｐｒ０ＣｅＳＳｉｎＯ
Ｕｎｉｔ 、以下単にＣＰＵと言う）によりメモリ領域
ＭＡＰＯ，ＭＡＰ１のうち一方を選択せしめるためのレ
ジスタである。
、説明の便宜上、アドレスの構成は第４図の場合と同一
とする。第２図において、１１はメモリ回路、１２はパ
リティチエツク回路、１３は主記憶装置、１４．１５は
アンド回路、１６゜１７はレジスタである。メモリ回路
１１は、メモリ領域ＭＡＰＯ，ＭＡＰ１を有し、各メモ
リ領域ＭＡＰＯ，ＭＡＰＩはメモリマツピングに必要な
メモリ容量以上のメモリ容量を有する。パリティチエツ
ク回路１２及び主記憶装置１３は、実質的に第３図に示
したパリティチエツク回路３２及び主記憶装置３３と同
じである。レジスタ１６は、パリティエラーの発生時に
このエラー情報を保持するレジスタであり、レジスタ１
７は、メモリ回路１１の初期設定時に図示を省略する中
央処理装置（Ｃｅｎｔｒａｌ Ｐｒ０ＣｅＳＳｉｎＯ
Ｕｎｉｔ 、以下単にＣＰＵと言う）によりメモリ領域
ＭＡＰＯ，ＭＡＰ１のうち一方を選択せしめるためのレ
ジスタである。
ＣＰＵは、メモリ選択信号ＭＡＰＡがｒＯＪの時はメモ
リマツピングにメモリ回路１１のメモリ領域ＭΔＰＯを
使用し、メモリ選択信号ＭＡＰＡが「１」の時はメモリ
マツピングにメモリ回路１１のメモリ領域ＭＡＰ１を使
用する。メモリ領域ＭＡＰＯ，ＭＡＰ１には、メモリマ
ツピングに必要な第４図に示した如ぎデータが格納され
ている。これらメモリ領域ＭＡＰＯ，ＭＡＰ１に格納さ
れているデータは、同一であり同一アドレスに格納され
ている。
リマツピングにメモリ回路１１のメモリ領域ＭΔＰＯを
使用し、メモリ選択信号ＭＡＰＡが「１」の時はメモリ
マツピングにメモリ回路１１のメモリ領域ＭＡＰ１を使
用する。メモリ領域ＭＡＰＯ，ＭＡＰ１には、メモリマ
ツピングに必要な第４図に示した如ぎデータが格納され
ている。これらメモリ領域ＭＡＰＯ，ＭＡＰ１に格納さ
れているデータは、同一であり同一アドレスに格納され
ている。
なお、第２図中、ＣＬＫはクロック信号、ＭＡＰＩＮは
マツプイニシャライズ信号、ＥＲＣＬＲはエラークリア
信号、Ｍ Ａ Ｐ ＣＬ Ｒはマツプクリア信号を表わ
す。
マツプイニシャライズ信号、ＥＲＣＬＲはエラークリア
信号、Ｍ Ａ Ｐ ＣＬ Ｒはマツプクリア信号を表わ
す。
先ず、メモリマツピングの過程でマツプデータにパリテ
ィエラーが発生しない場合について説明する。この場合
、パリティチエツク回路１２の出力バリティエラー信号
ＰＥの論理値はｒＯＪであり、レジスタ１６には「０」
がアンド回路１４Ｊ：リセットされる。ＣＰＵより論理
値「１」のマツプイニシャライズ信＠ＭＡＰＩＮがアン
ド回路１５に供給されると、レジスタ１６の論理値ｒＯ
Ｊの出カマツブエラー信号ＭＡＰＥはレジスタ１７にセ
ラ］・される。このため、レジスタ１７の出ノ〕メモリ
選択信号ＭＡＰＡの論理値は「０」であり、ＣＰＵはメ
モリ領域ＭＡＰＯ，ＭＡＰ１のうちメモリ領域ＭＡＰＯ
を選択して使用する。
ィエラーが発生しない場合について説明する。この場合
、パリティチエツク回路１２の出力バリティエラー信号
ＰＥの論理値はｒＯＪであり、レジスタ１６には「０」
がアンド回路１４Ｊ：リセットされる。ＣＰＵより論理
値「１」のマツプイニシャライズ信＠ＭＡＰＩＮがアン
ド回路１５に供給されると、レジスタ１６の論理値ｒＯ
Ｊの出カマツブエラー信号ＭＡＰＥはレジスタ１７にセ
ラ］・される。このため、レジスタ１７の出ノ〕メモリ
選択信号ＭＡＰＡの論理値は「０」であり、ＣＰＵはメ
モリ領域ＭＡＰＯ，ＭＡＰ１のうちメモリ領域ＭＡＰＯ
を選択して使用する。
使方、メモリマツピングの過程でマツプデータにパリテ
ィエラーが発生した場合は、パリティチエツク回路１２
の出力バリデイエラー信号ＰＥの論理値は「１」となる
。従って、レジスタ１６には「１」がアンド回路１４よ
りセットされる。ＣＰＵより論理値「１」のマツプイニ
シャライズ信号ＭＡＰＩＮがアンド回路１５に供給され
ると、レジスタ１６の論理値「１」の出カマツブエラー
信号ＭＡＰＦ（ハードウェア異常割り込み）はレジスタ
１７にセットされる。このため、レジスタ１７の出力メ
モリ選択信号ＭΔＰＡの論理値は「１゛」であり、ＣＰ
Ｕはメモリ領域ＭＡＰＯ，ＭＡＰ１のうちメモリ領域Ｍ
ＡＰＩを選択して使用する。この結果、簡単なハードウ
ェアを追加するだけで、保守交換を行なうことなくリカ
バリー処理が可能であり、低価格でＭＴＴＲの非常に小
さな高信頼性システムを構成できる。
ィエラーが発生した場合は、パリティチエツク回路１２
の出力バリデイエラー信号ＰＥの論理値は「１」となる
。従って、レジスタ１６には「１」がアンド回路１４よ
りセットされる。ＣＰＵより論理値「１」のマツプイニ
シャライズ信号ＭＡＰＩＮがアンド回路１５に供給され
ると、レジスタ１６の論理値「１」の出カマツブエラー
信号ＭＡＰＦ（ハードウェア異常割り込み）はレジスタ
１７にセットされる。このため、レジスタ１７の出力メ
モリ選択信号ＭΔＰＡの論理値は「１゛」であり、ＣＰ
Ｕはメモリ領域ＭＡＰＯ，ＭＡＰ１のうちメモリ領域Ｍ
ＡＰＩを選択して使用する。この結果、簡単なハードウ
ェアを追加するだけで、保守交換を行なうことなくリカ
バリー処理が可能であり、低価格でＭＴＴＲの非常に小
さな高信頼性システムを構成できる。
なお、エラークリア信号ＥＲＣＬＲが論理値「１」とな
るとレジスタ１６内のマツプエラーデータがクリアされ
、マツプクリア信号ＭＡＰＣＬＲが論理値「１」となる
とレジスタ１７内のメモリ選択データがクリアされる。
るとレジスタ１６内のマツプエラーデータがクリアされ
、マツプクリア信号ＭＡＰＣＬＲが論理値「１」となる
とレジスタ１７内のメモリ選択データがクリアされる。
又、メモリ回路１１は、２つのメモリ領域ＭＡＰＯ，Ｍ
ＡＰ１のみよりなるため、メモリ領域ＭＡＰＩの選択使
用に切り替えた後もメモリマツピングの過程でマツプデ
ータにパリティエラーが発生した場合はメモリ回路１１
の保守交換が必要となるが、２つのメモリ領域ＭＡＰＯ
，ＭＡＰ１のいずれが選択された場合もパリティエラー
を生じる確率は十分低いので、実用的には本実施例の構
成で何ら問題は生じない。
ＡＰ１のみよりなるため、メモリ領域ＭＡＰＩの選択使
用に切り替えた後もメモリマツピングの過程でマツプデ
ータにパリティエラーが発生した場合はメモリ回路１１
の保守交換が必要となるが、２つのメモリ領域ＭＡＰＯ
，ＭＡＰ１のいずれが選択された場合もパリティエラー
を生じる確率は十分低いので、実用的には本実施例の構
成で何ら問題は生じない。
通常、メモリ回路１１としては、その高密度及び低価格
の面からスタティックランダムアクセスメモリ（３ｔａ
ｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
、以下ＳＲＡＭと言う）が使用される。拡張アドレスと
論理セグメント番号から物理アドレスを発生するのに必
要なメモリ容量は上記の例では５１２ブロック分である
が、使用されるＳＲＡＭのメモリ容量はキロビット単位
である。このため、ＳＲＡＭには通常ならば未使用部分
ができるが、本実施例ではこの未使用部分をメモリ領域
として有効利用している。
の面からスタティックランダムアクセスメモリ（３ｔａ
ｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ
、以下ＳＲＡＭと言う）が使用される。拡張アドレスと
論理セグメント番号から物理アドレスを発生するのに必
要なメモリ容量は上記の例では５１２ブロック分である
が、使用されるＳＲＡＭのメモリ容量はキロビット単位
である。このため、ＳＲＡＭには通常ならば未使用部分
ができるが、本実施例ではこの未使用部分をメモリ領域
として有効利用している。
以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。
本発明によれば、通常はメモリマツピングに第１のメモ
リ回路を使用し、ハードウェア異常割り込みが発生する
とりカバリ−処理においてメモリマツピングに第２のメ
モリ回路を使用するように指示を出力するメモリ選択回
路とを備えているので、メモリマツピングの過程でマツ
プデータにパリティエラーが発生しても、メモリマツピ
ングを行なうメモリ回路の保守交換をすることなくリカ
バリー処理が可能であり、ＭＴＴＲを短くすることもで
きるので、実用的には極めて有用である。
リ回路を使用し、ハードウェア異常割り込みが発生する
とりカバリ−処理においてメモリマツピングに第２のメ
モリ回路を使用するように指示を出力するメモリ選択回
路とを備えているので、メモリマツピングの過程でマツ
プデータにパリティエラーが発生しても、メモリマツピ
ングを行なうメモリ回路の保守交換をすることなくリカ
バリー処理が可能であり、ＭＴＴＲを短くすることもで
きるので、実用的には極めて有用である。
第１図は本発明の原理説明図、
第２図は本発明装置の一実施例を示すブロック図、
第３図は従来装置の原理説明図、
第４図はアドレスの構成を説明するための図である。
第１図及び第２図において、
１は第１のメモリ回路、
２はパリティチエツク回路、
３は第２のメモリ回路、
４はメモリ選択回路、
１１はメモリ回路、
１２はパリティチエツク回路、
１３は主記憶装置、
１４．１５はアンド回路、
１６．１７はレジスタ
を示す。
□□□
Claims (2)
- （１）論理アドレスをメモリマッピングにより主記憶装
置をアクセスするための物理アドレスに変換する第１の
メモリ回路（１）と、 メモリマツピングの過程でマップデータにパリテイエラ
ーが発生するとこれを検出してハードウェア異常割り込
みを発生することによりリカバリー処理を起動するパリ
テイチェック回路（２）とを有するアドレス変換装置に
おいて、該第１のメモリ回路以上のメモリ容量を有する
第２のメモリ回路（３）と、 通常はメモリマツピングに該第１のメモリ回路を使用し
、該ハードウェア異常割り込みが発生するとリカバリー
処理においてメモリマッピングに該第２のメモリ回路を
使用するように指示を出力するメモリ選択回路（４）と
を備えたことを特徴とするアドレス変換装置。 - （２）前記第２のメモリ回路（３）は、前記第１のメモ
リ回路（１）の一部であることを特徴とする特許請求の
範囲第１項記載のアドレス変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278640A JPH01119843A (ja) | 1987-11-04 | 1987-11-04 | アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278640A JPH01119843A (ja) | 1987-11-04 | 1987-11-04 | アドレス変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01119843A true JPH01119843A (ja) | 1989-05-11 |
Family
ID=17600094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62278640A Pending JPH01119843A (ja) | 1987-11-04 | 1987-11-04 | アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01119843A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03109540A (ja) * | 1989-09-25 | 1991-05-09 | Fuji Photo Film Co Ltd | ハロゲン化銀カラー写真感光材料 |
| JPH03135642A (ja) * | 1989-07-03 | 1991-06-10 | Tandem Comput Inc | コンピュータメモリシステム |
-
1987
- 1987-11-04 JP JP62278640A patent/JPH01119843A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03135642A (ja) * | 1989-07-03 | 1991-06-10 | Tandem Comput Inc | コンピュータメモリシステム |
| JPH03109540A (ja) * | 1989-09-25 | 1991-05-09 | Fuji Photo Film Co Ltd | ハロゲン化銀カラー写真感光材料 |
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