JPS62222344A - アドレス変換機構 - Google Patents
アドレス変換機構Info
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- JPS62222344A JPS62222344A JP61064976A JP6497686A JPS62222344A JP S62222344 A JPS62222344 A JP S62222344A JP 61064976 A JP61064976 A JP 61064976A JP 6497686 A JP6497686 A JP 6497686A JP S62222344 A JPS62222344 A JP S62222344A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 14
- 239000000872 buffer Substances 0.000 claims abstract description 10
- 238000002360 preparation method Methods 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 14
- 230000000694 effects Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は仮想記憶方式を用いた計算機システムのアドレ
ス変換機構に係シ、特にその改良に関するものである。
ス変換機構に係シ、特にその改良に関するものである。
仮想記憶をサポートする処理装置には、論理アドレスを
物理アドレスに変換するアドレス変換機構が必要であり
、このアドレス変換には以下のような方法があった。
物理アドレスに変換するアドレス変換機構が必要であり
、このアドレス変換には以下のような方法があった。
第２図はセグメンテーション／ベージング複合方式の説
明図であって、セグメントテーブルＳＴ及びページテー
ブルＰＴは主記憶上に設けられている。アドレス変換機
構内に設けられたセグメントテーブルオリジンレジスタ
５ＴＯ１ｌ（、にはセグメントテーブルＳＴの先頭アド
レス８ＴＴＯＰが格納されている。そしてこれと与えら
れた論理アドレスＬＡとの和で与えられるセグメントテ
ーブル上のアドレスをアクセスすると、セグメント部８
ＥＧに対応したページテーブルＦＴの先頭アドレスＰＴ
ＴＯＰが読み出されるので、これをアドレス変換機構内
のページテーブルレジスタ（図示セス）にセントする。
明図であって、セグメントテーブルＳＴ及びページテー
ブルＰＴは主記憶上に設けられている。アドレス変換機
構内に設けられたセグメントテーブルオリジンレジスタ
５ＴＯ１ｌ（、にはセグメントテーブルＳＴの先頭アド
レス８ＴＴＯＰが格納されている。そしてこれと与えら
れた論理アドレスＬＡとの和で与えられるセグメントテ
ーブル上のアドレスをアクセスすると、セグメント部８
ＥＧに対応したページテーブルＦＴの先頭アドレスＰＴ
ＴＯＰが読み出されるので、これをアドレス変換機構内
のページテーブルレジスタ（図示セス）にセントする。
次にこのレジスタの内容と論理アドレスのページ部ＰＡ
ＧＥとの和で与えられるページテーブルＰＴ上のアドレ
スをアクセスすると、ページ部ＰＡＧＥに対応したペー
ジの先頭アドレスＰＡＧＥＴＯＰが読み出される。これ
は物理アドレスの上位部であり、その下位部は論理アド
レスＬＡの下位部０ＦＦＳＥＴそのままであるから、こ
れらを結合して物理アドレスが得られる。しかし以上の
アドレス変換方式では、論理アドレスから物理アドレス
へ変換するのにテーブルＳＴ、ＰＴをアクセスするから
、主記憶装置を２回アクセスすることになシ、アドレス
変換に時間がかかる。
ＧＥとの和で与えられるページテーブルＰＴ上のアドレ
スをアクセスすると、ページ部ＰＡＧＥに対応したペー
ジの先頭アドレスＰＡＧＥＴＯＰが読み出される。これ
は物理アドレスの上位部であり、その下位部は論理アド
レスＬＡの下位部０ＦＦＳＥＴそのままであるから、こ
れらを結合して物理アドレスが得られる。しかし以上の
アドレス変換方式では、論理アドレスから物理アドレス
へ変換するのにテーブルＳＴ、ＰＴをアクセスするから
、主記憶装置を２回アクセスすることになシ、アドレス
変換に時間がかかる。
第３図は高速アドレス変換バッフ゛ア（以下ＴＬＢと略
す）を装備した時のアドレス変換方法の説明図であって
、との時の論理アドレス６７の１例が第４図に示されて
いる。即ちこの例では上位部ＬＡＵ （１７ビツト）、
中位部ＬＡＭ（３ビツト）。
す）を装備した時のアドレス変換方法の説明図であって
、との時の論理アドレス６７の１例が第４図に示されて
いる。即ちこの例では上位部ＬＡＵ （１７ビツト）、
中位部ＬＡＭ（３ビツト）。
下位部０ＦＦＳＥＴ＜ １２ビツト）から成る。ＴＬＢ
６０はこの内の中位部ＬＡＭＫ担当する８個のエントリ
を持ち、これらのエントリには、主記憶上にある一部の
データに対応した論理アドレスの上位ＬＡＵ及びページ
の先頭アドレスＰＡＧＥＴＯＰが登録されている。アク
セス時には入力された論理アドレス６７の中位部ＬＡＭ
によりＴＬＢ６０のエントリを読み出し、その工／トリ
内のＬＡＵ６２にアクセスした論理アトｌ／ス６７のＬ
ＡＵ６４と全比較器６１で比較して一致（以下ＴＬＢヒ
ツトと略す）、不一致（以下ＴＬＢ ミスヒツトと略す
）を判定する。その結果ヒツトしていたならば当該エン
トリ内のＰＡＧＥＴＯＰとアクセスした論理アドレス６
７の０ＦＦＳＥＴ６６とを結合して物理アドレス６８を
生成する。ま九もしミスヒツトであれば第２図の方法に
よシアドレス変換を実行し、その時のＬＡＵ、ＰＡＧＥ
ＴＯＰ等をＴＬＢ６０の１つへ登録しておく。
６０はこの内の中位部ＬＡＭＫ担当する８個のエントリ
を持ち、これらのエントリには、主記憶上にある一部の
データに対応した論理アドレスの上位ＬＡＵ及びページ
の先頭アドレスＰＡＧＥＴＯＰが登録されている。アク
セス時には入力された論理アドレス６７の中位部ＬＡＭ
によりＴＬＢ６０のエントリを読み出し、その工／トリ
内のＬＡＵ６２にアクセスした論理アトｌ／ス６７のＬ
ＡＵ６４と全比較器６１で比較して一致（以下ＴＬＢヒ
ツトと略す）、不一致（以下ＴＬＢ ミスヒツトと略す
）を判定する。その結果ヒツトしていたならば当該エン
トリ内のＰＡＧＥＴＯＰとアクセスした論理アドレス６
７の０ＦＦＳＥＴ６６とを結合して物理アドレス６８を
生成する。ま九もしミスヒツトであれば第２図の方法に
よシアドレス変換を実行し、その時のＬＡＵ、ＰＡＧＥ
ＴＯＰ等をＴＬＢ６０の１つへ登録しておく。
第５図は、特願昭６０−５７５７６等に記載のごとく、
上述したＴＬＢを１セツト用いた方式を示しておシ、変
換方法は第３図で説明した通りである。
上述したＴＬＢを１セツト用いた方式を示しておシ、変
換方法は第３図で説明した通りである。
但しアクセスする論理アドレス６７のＬＡＵ６４及びデ
ータバス６９がＴＬＢ６０へ入力されているが、これは
ＴＬＢ ミスヒツト時に、ＬＡＵや主記憶から読み出し
たデータ対応のＰＡＧＥＴＯＰをＴＬＢ６０に登録する
為のものである。
ータバス６９がＴＬＢ６０へ入力されているが、これは
ＴＬＢ ミスヒツト時に、ＬＡＵや主記憶から読み出し
たデータ対応のＰＡＧＥＴＯＰをＴＬＢ６０に登録する
為のものである。
第６図は、特公昭６０−１６５８等に記載されているよ
うに％ＴＬＢを２セツト用いた例である。
うに％ＴＬＢを２セツト用いた例である。
ＴＬＢのエントリを選択する方法は１セツトＴＬＢの場
合と同様であるが、本方式ではＴＬＢを２セツト使用し
ているので、ＴＬＢ７０．７１に登録されているＬＡＵ
７６．７８と、アクセスする論理アドレス６７のＬＡＵ
６４とを比較するＴＬＢヒツト判定のための２つの比較
器７２．７３が必要となシ、更にこれらの比較結果８０
．８１からどちらのＴＬＢがヒツトしているかを判断し
てヒツトしている方のＴＬＢのＰＡＧＥＴＯＰ７７ｔた
は７９を選択するセレクタ７５と、これを制御する選択
信号８２を出力するための制御回路７４も必要となる。
合と同様であるが、本方式ではＴＬＢを２セツト使用し
ているので、ＴＬＢ７０．７１に登録されているＬＡＵ
７６．７８と、アクセスする論理アドレス６７のＬＡＵ
６４とを比較するＴＬＢヒツト判定のための２つの比較
器７２．７３が必要となシ、更にこれらの比較結果８０
．８１からどちらのＴＬＢがヒツトしているかを判断し
てヒツトしている方のＴＬＢのＰＡＧＥＴＯＰ７７ｔた
は７９を選択するセレクタ７５と、これを制御する選択
信号８２を出力するための制御回路７４も必要となる。
ＴＬＢ７０．７１いずれにもヒツトしなかった場合はや
はシ第２図の変換方法を実行するが、この後でのＴＬＢ
への登録は、当該アクセス時に各ＴＬＢから読み出した
エントリのうち、時間的に先に登録された方へ登録する
というＬＲＵ制御方式等が使用される。
はシ第２図の変換方法を実行するが、この後でのＴＬＢ
への登録は、当該アクセス時に各ＴＬＢから読み出した
エントリのうち、時間的に先に登録された方へ登録する
というＬＲＵ制御方式等が使用される。
ＴＬＢを用いた従来技術には下記の問題点がある。第５
図に示した１セットＴＬＢ方式においては、第７図に示
すように、論理アドレスを１６進８桁で表わし、上位か
ら５桁目がＴＬＢのエントリを選択する中位部ＬＡＭで
あるとする。主記憶装置上で命令が格納されてｂる論理
アドレスが３Ｅ５０３０００とすると、ＴＩ、Ｂのエン
トリ應は３となる。また、上記命令によって使用される
データが主記憶装置上に格納されていて、その論理アド
レスが６Ｆ２５３０００ とするとＴＬＢのエントリ属
はやはり３となシ、命令領域とデータ領域がＴＬＢの同
一のエントリを使用することになる。
図に示した１セットＴＬＢ方式においては、第７図に示
すように、論理アドレスを１６進８桁で表わし、上位か
ら５桁目がＴＬＢのエントリを選択する中位部ＬＡＭで
あるとする。主記憶装置上で命令が格納されてｂる論理
アドレスが３Ｅ５０３０００とすると、ＴＩ、Ｂのエン
トリ應は３となる。また、上記命令によって使用される
データが主記憶装置上に格納されていて、その論理アド
レスが６Ｆ２５３０００ とするとＴＬＢのエントリ属
はやはり３となシ、命令領域とデータ領域がＴＬＢの同
一のエントリを使用することになる。
このような場合、命令サイクルとオペランドサイクルが
交互に実行されるとミスヒツトの繰夛返しによってヒツ
ト率が急激に低下してしまう問題がある。
交互に実行されるとミスヒツトの繰夛返しによってヒツ
ト率が急激に低下してしまう問題がある。
又、第６図に示した２セットＴＬＢ方式においては、上
記１セツトＴＬＢで問題とした状態に於てもＴＬＢが２
セツトあるので問題にならない。
記１セツトＴＬＢで問題とした状態に於てもＴＬＢが２
セツトあるので問題にならない。
しかし、この方式では双方のＴＬＢヒツト判定が終了し
ないと、どちらのＴＬＢのＰＡＧＥ’ｌ’ＯＰを物理ア
ドレスとして選択するかを決定できず、このために物理
アドレスへＯ変換が１セットＴＬＢ方式に比較して遅く
なる。又、各々のＴＬＢに対して比較器が必要である為
、１七ツｈＴＬＢ方式に比べてハード量が大きくなって
しまう問題点がある。
ないと、どちらのＴＬＢのＰＡＧＥ’ｌ’ＯＰを物理ア
ドレスとして選択するかを決定できず、このために物理
アドレスへＯ変換が１セットＴＬＢ方式に比較して遅く
なる。又、各々のＴＬＢに対して比較器が必要である為
、１七ツｈＴＬＢ方式に比べてハード量が大きくなって
しまう問題点がある。
本発明の目的は、ＴＬＢのヒツト率を低下させることな
く、又ハード量をあまり大きくせずに高速アドレス変換
を行えるアドレス変換機構を提供するにある。
く、又ハード量をあまり大きくせずに高速アドレス変換
を行えるアドレス変換機構を提供するにある。
上記目的は、２個のＴＬＢを設けて一方を命令用、他方
をオペランド用とし、メモリアクセス時にはそれが命令
サイクルかオペランドサイクルかを示す信号が処理装置
から出力されるので、この信号によってどちらのＴＬＢ
を使用するかを決定するような構成とすることによシ達
成される。
をオペランド用とし、メモリアクセス時にはそれが命令
サイクルかオペランドサイクルかを示す信号が処理装置
から出力されるので、この信号によってどちらのＴＬＢ
を使用するかを決定するような構成とすることによシ達
成される。
命令用ＴＬＢとオペランド用ＴＬＢとに分けた本発明で
は、命令は命令用ＴＬＢに、データはオペランド用ＴＬ
Ｂに各々登録され区別して使用されるので、命令とデー
タが同一エントリにリンクされても前に登録されていた
内容を消すことでミスヒツトを増大させることがない。
は、命令は命令用ＴＬＢに、データはオペランド用ＴＬ
Ｂに各々登録され区別して使用されるので、命令とデー
タが同一エントリにリンクされても前に登録されていた
内容を消すことでミスヒツトを増大させることがない。
また、処理装置よりアクセスが命令サイクルかオペラン
ドサイクルかを示す信号が出力されて、これによシどち
らのＴＬＢを使うかを、ＴＬＢヒツト判定の結果を待つ
ことなく決定しているので、ＩＴＬＢ方式と同じ高速変
換が可能になる。
ドサイクルかを示す信号が出力されて、これによシどち
らのＴＬＢを使うかを、ＴＬＢヒツト判定の結果を待つ
ことなく決定しているので、ＩＴＬＢ方式と同じ高速変
換が可能になる。
本発明の実施例を以下に説明する。第８図は本発明を実
施するだめのシステムの全体構成例であり、基本処理装
置（ＢＰＵ）１、メモリ制御装置（ＭＣＵ）２、主記憶
（ＭＳ ）３、ファイル制御装置１ｔ（ＦＣＰ）４、デ
ィスク装置（ＤＩＳＫ）５ ！ 夛成っていて、アドレ
ス線７〜９、データ＠ｉｏ〜１２、制御線１３〜１５で
接続されている。信号６はメモリアクセスが命令サイク
ルかオペランドサイクルかを示す信号である。ファイル
制御装置４とディスク装置５の間はデータ線１６．ファ
ンクション線１７、及び状態線１８により接続されてい
る。基本処理装置１の実行するプログラムはディスク装
置５の中に格納されており、その一部が主記憶３にロー
ディングされ実行される。
施するだめのシステムの全体構成例であり、基本処理装
置（ＢＰＵ）１、メモリ制御装置（ＭＣＵ）２、主記憶
（ＭＳ ）３、ファイル制御装置１ｔ（ＦＣＰ）４、デ
ィスク装置（ＤＩＳＫ）５ ！ 夛成っていて、アドレ
ス線７〜９、データ＠ｉｏ〜１２、制御線１３〜１５で
接続されている。信号６はメモリアクセスが命令サイク
ルかオペランドサイクルかを示す信号である。ファイル
制御装置４とディスク装置５の間はデータ線１６．ファ
ンクション線１７、及び状態線１８により接続されてい
る。基本処理装置１の実行するプログラムはディスク装
置５の中に格納されており、その一部が主記憶３にロー
ディングされ実行される。
第９図はメモリ制御装置２の構成を示す図であシ、アド
レス変換を行うためのアドレス変換部（ＭＭＵ）２０と
、キャッシュメモリ（ＣＡＣｆ（Ｅ）２２、及び本装置
全体を制御する制御回路（ＭＣＵＣＴＬ）２１より成る
。各々要素間はアドレス、データ、制御に対応する内部
信号バス２６゜２７．２８により結合され、また各々の
信号はインターフェイス回路２３．２４．２５を介して
基本処理袋ｆｉｌｌ、ファイル制御装置４、主記憶３に
接続される。基本装置１からのメモリアクセスの場合の
転送された論理アドレス７、命令サイクルかオペランド
サイクルかを示す信号６、及び制御回路２１よシ出力さ
れる制御信号３０は、アドレス変換部２０に入力される
。ここで論理アドレスは物理アドレスに変換され、内部
信号バス２６を介してキャッシュメモリ２２をアクセス
し、キャッシュメモリ２２がヒツトし、かつアドレス変
換部２０より出力されるＴＬＢヒツト判定信号３６がヒ
ツト状態を示すとき、制御回路２１よりインターフェイ
ス回路２３及びインターフェイス１３を介して基本処理
装置１にアクセス終了報告を行う。
レス変換を行うためのアドレス変換部（ＭＭＵ）２０と
、キャッシュメモリ（ＣＡＣｆ（Ｅ）２２、及び本装置
全体を制御する制御回路（ＭＣＵＣＴＬ）２１より成る
。各々要素間はアドレス、データ、制御に対応する内部
信号バス２６゜２７．２８により結合され、また各々の
信号はインターフェイス回路２３．２４．２５を介して
基本処理袋ｆｉｌｌ、ファイル制御装置４、主記憶３に
接続される。基本装置１からのメモリアクセスの場合の
転送された論理アドレス７、命令サイクルかオペランド
サイクルかを示す信号６、及び制御回路２１よシ出力さ
れる制御信号３０は、アドレス変換部２０に入力される
。ここで論理アドレスは物理アドレスに変換され、内部
信号バス２６を介してキャッシュメモリ２２をアクセス
し、キャッシュメモリ２２がヒツトし、かつアドレス変
換部２０より出力されるＴＬＢヒツト判定信号３６がヒ
ツト状態を示すとき、制御回路２１よりインターフェイ
ス回路２３及びインターフェイス１３を介して基本処理
装置１にアクセス終了報告を行う。
基本処理装置１はこの終了報告を受けてから、キャッシ
ュメモリ２２からのデータをバス２７を介して取込む。
ュメモリ２２からのデータをバス２７を介して取込む。
キャッシュメモリ２２がミスヒツトの場合は、内部信号
バス２６．２８、インターフェイス回路２５を介して主
記憶３にアクセスし。
バス２６．２８、インターフェイス回路２５を介して主
記憶３にアクセスし。
主記憶３よシ取シ込んだデータは基本処理装置１に転送
されると共に、キャッシュメモリ２２にも書き込まれる
。又、基本処理装置１よシフアイル制御装置４にアクセ
スする場合は、内部信号バス２６．２７．２８％インタ
ーフェイス回路２４を介して行われる。
されると共に、キャッシュメモリ２２にも書き込まれる
。又、基本処理装置１よシフアイル制御装置４にアクセ
スする場合は、内部信号バス２６．２７．２８％インタ
ーフェイス回路２４を介して行われる。
第１０図はアドレス変換部２０の構成図である。
ＴＬＢ３２は高速アドレス変換を実現するバッファであ
り、セグメントテーブルオリジンレジスタ３３、および
ページテーブルレジスタ３４は、ＴＬＢ３２ミスヒント
時のアドレス変換に使用されるレジスタである。セレク
タ３５は、基本処理装置からのアクセスがＶ＝Ｒ，空間
に対してのときは、Ａ入力へのアクセス用の論理アドレ
ス１９を物理アドレスとして出力する。基本処理装置１
からのアクセスがＶ＝ＦＬ空間以外でＴＬＢ３２がヒツ
トしたときは、ＴＬＢ３２のヒツトしたエントリに登録
されているページ先頭アドレスと論理アドレス１９のオ
フセット部とを合成したＢ入力３７を物理アドレスとし
て出力する。ＴＬＢ３２がミスヒツトし、主記憶３上の
セグメントテーブルを索引してページテーブルの先頭ア
ドレスを求めるときは、セグメントテーブルオリジンレ
ジスタ３３の内容と論理アドレス１９のセグメント部と
を合成したＣ入力３８を出力し、続けて主記憶上のペー
ジテーブルを索引してページ先頭アドレスを求めるとき
は、ページテーブルレジスタ３４の内容と論理アドレス
１９のページ部とを合成したＤ入力３９が出力される。
り、セグメントテーブルオリジンレジスタ３３、および
ページテーブルレジスタ３４は、ＴＬＢ３２ミスヒント
時のアドレス変換に使用されるレジスタである。セレク
タ３５は、基本処理装置からのアクセスがＶ＝Ｒ，空間
に対してのときは、Ａ入力へのアクセス用の論理アドレ
ス１９を物理アドレスとして出力する。基本処理装置１
からのアクセスがＶ＝ＦＬ空間以外でＴＬＢ３２がヒツ
トしたときは、ＴＬＢ３２のヒツトしたエントリに登録
されているページ先頭アドレスと論理アドレス１９のオ
フセット部とを合成したＢ入力３７を物理アドレスとし
て出力する。ＴＬＢ３２がミスヒツトし、主記憶３上の
セグメントテーブルを索引してページテーブルの先頭ア
ドレスを求めるときは、セグメントテーブルオリジンレ
ジスタ３３の内容と論理アドレス１９のセグメント部と
を合成したＣ入力３８を出力し、続けて主記憶上のペー
ジテーブルを索引してページ先頭アドレスを求めるとき
は、ページテーブルレジスタ３４の内容と論理アドレス
１９のページ部とを合成したＤ入力３９が出力される。
これらのセレクタ３５の動作は第９図制御回路２１から
の制御信号３０によシ制御される。
の制御信号３０によシ制御される。
本発明のアドレス変換機構は第１０図のＴＬＢ３２であ
って、第１図はその実施例である。同図に於て、アクセ
ス論理アドレス１９の上位Ｌ ｋ Ｕ 。
って、第１図はその実施例である。同図に於て、アクセ
ス論理アドレス１９の上位Ｌ ｋ Ｕ 。
中位ＬＡＭ（’ｒＬＢエントリ選択ビット）、下位０Ｆ
ＦＳＥＴは第４図で説明したような構造となっておシ、
中位が３ビツトであるので、ＩＴＬＢ （命令用ＴＬＢ
）４０．０ＴＬＢ （オペランド用ＴＬＢ）４１各々は
８エントリずつを有し、合計１６二ントリである。基本
処理装置１よシフモリアクセスがあると、インタ−７エ
イス７１インターフエイス回路２３を介して転送された
論理アドレス１９の中位部５１により命令用ＴＬＢ４０
、オペランド用ＴＬＢ４１の各々８エントリ中の１エン
トリが選択されると同時に、上記論理アドレス１９と共
に処理装置１より与えられるところの、命令サイクルか
オペランドサイクルかを示す信号６がセレクタ４２．４
３へ人力され、命令サイクルであれば、命令用ＴＬＢ４
０の上位部４５とページ先頭アドレス４７が、オペラン
ドサイクルであればオペランド用ＴＬＢ４１の上位部４
６とページ先頭アドレス４８がセレクタ４２．４３で選
択され出力される。このセレクタ４２．４３による選択
の準備は、２７のＴＬＢ４０，４１からのエントリ読み
出しよりも早く終るから、ＴＬＢ出力信号の確定と同時
に各セレクタの出力信号４９．５３が確定し、選択のた
めの時間は必要としない。
ＦＳＥＴは第４図で説明したような構造となっておシ、
中位が３ビツトであるので、ＩＴＬＢ （命令用ＴＬＢ
）４０．０ＴＬＢ （オペランド用ＴＬＢ）４１各々は
８エントリずつを有し、合計１６二ントリである。基本
処理装置１よシフモリアクセスがあると、インタ−７エ
イス７１インターフエイス回路２３を介して転送された
論理アドレス１９の中位部５１により命令用ＴＬＢ４０
、オペランド用ＴＬＢ４１の各々８エントリ中の１エン
トリが選択されると同時に、上記論理アドレス１９と共
に処理装置１より与えられるところの、命令サイクルか
オペランドサイクルかを示す信号６がセレクタ４２．４
３へ人力され、命令サイクルであれば、命令用ＴＬＢ４
０の上位部４５とページ先頭アドレス４７が、オペラン
ドサイクルであればオペランド用ＴＬＢ４１の上位部４
６とページ先頭アドレス４８がセレクタ４２．４３で選
択され出力される。このセレクタ４２．４３による選択
の準備は、２７のＴＬＢ４０，４１からのエントリ読み
出しよりも早く終るから、ＴＬＢ出力信号の確定と同時
に各セレクタの出力信号４９．５３が確定し、選択のた
めの時間は必要としない。
セレクタ４２の出力信号４９、すなわち選択されたアド
レス上位部は、アクセス論理アドレス１９の上位部５０
と比較器４４で比較され、ＴＬＢヒツトかどうかの判定
が行われる。一方セレクタ４３の出力信号５３．すなわ
ち選択されたページ先頭アドレスは、アクセス論理アド
レス１９のオフセット５２と合成され物理アドレス３７
となって出力され、ＴＬＢヒツト判定の結果を待つこと
なく、キャッシュメモリ２２（第９図）に対しアクセス
を行う。比較器４４の出力信号である判定信号３６は制
御回路２１へ入力され、結果がヒツトしていたならば、
制御回路２１は上記物理アドレス３７は有効であるとし
、キャッシュメモリ２２へのアクセス制御を続行し、キ
ャッシュメモリ２２のヒツト判定を行う。前記ＴＬＢ３
２ヒット判定の結果がミスヒツトの場合は、前記物理ア
ドレス３７が無効である為、制御回路２１は再びアドレ
ス変換部２０に対して制御信号３０を介し起動をかけて
レジスタ３３．３４を用いたセグメントテーブル索引及
びページテーブル索引を行わせ、主記憶３よりデータを
読み出させる。この時のページ先頭アドレス２９は制御
回路２１によって論理アドレス１９の上位部５０と共に
ＴＬＢ３２へ登録される。
レス上位部は、アクセス論理アドレス１９の上位部５０
と比較器４４で比較され、ＴＬＢヒツトかどうかの判定
が行われる。一方セレクタ４３の出力信号５３．すなわ
ち選択されたページ先頭アドレスは、アクセス論理アド
レス１９のオフセット５２と合成され物理アドレス３７
となって出力され、ＴＬＢヒツト判定の結果を待つこと
なく、キャッシュメモリ２２（第９図）に対しアクセス
を行う。比較器４４の出力信号である判定信号３６は制
御回路２１へ入力され、結果がヒツトしていたならば、
制御回路２１は上記物理アドレス３７は有効であるとし
、キャッシュメモリ２２へのアクセス制御を続行し、キ
ャッシュメモリ２２のヒツト判定を行う。前記ＴＬＢ３
２ヒット判定の結果がミスヒツトの場合は、前記物理ア
ドレス３７が無効である為、制御回路２１は再びアドレ
ス変換部２０に対して制御信号３０を介し起動をかけて
レジスタ３３．３４を用いたセグメントテーブル索引及
びページテーブル索引を行わせ、主記憶３よりデータを
読み出させる。この時のページ先頭アドレス２９は制御
回路２１によって論理アドレス１９の上位部５０と共に
ＴＬＢ３２へ登録される。
本発明によれば、命令領域とその命令によシ使用される
データ領域とがＴＬＢの同一のエントリにリンクされる
場合であってもＴＬＢヒツト率を低下させることはなく
、シかもＴＬＢヒツト判定を待たずに物理アドレスを出
力でき、高速なアドレス変換を行えるという効果がある
。
データ領域とがＴＬＢの同一のエントリにリンクされる
場合であってもＴＬＢヒツト率を低下させることはなく
、シかもＴＬＢヒツト判定を待たずに物理アドレスを出
力でき、高速なアドレス変換を行えるという効果がある
。
第１図は本発明の一実施例を示す図、第２図は論理アド
レスから物理アドレスへの変換方法の説明図、第３図は
ＴＬＢの動作説明図、第４図はＴＬＢを用いる時の論理
アドレス構成を示す図、第５図は１セツトＴＬＢの構成
図、第６図は２セツトＴＬＢの構成図、第７図は１セツ
トＴＬＢ。 問題点の説明図、第８図は仮想記憶方式を用いた計算機
システムの構成図、第９図はメモリ制御装置のブロック
図、第１０図はアドレス変換部のブロック図である。 １・・・基本処理装置、２・・・メモリ制御装置、３・
・・主記憶装置、４・・・ファイル制御装置、５・・・
ディスク装置、２０・・・アドレス変換部、２１・・・
制御回路、３２・・・高速アドレス変換バッファ（ＴＬ
Ｂ）、３３・・・セグメントテーブルオリジンレジスタ
、３４・・・ページテーブルレジスタ％ ３５・・・セ
レクタ、４０・・・命令用ＴＬ８．４１・・・オペラン
ド用ＴＬＢ、４２．４３・・・セレクタ、４４・・・比
較器。
レスから物理アドレスへの変換方法の説明図、第３図は
ＴＬＢの動作説明図、第４図はＴＬＢを用いる時の論理
アドレス構成を示す図、第５図は１セツトＴＬＢの構成
図、第６図は２セツトＴＬＢの構成図、第７図は１セツ
トＴＬＢ。 問題点の説明図、第８図は仮想記憶方式を用いた計算機
システムの構成図、第９図はメモリ制御装置のブロック
図、第１０図はアドレス変換部のブロック図である。 １・・・基本処理装置、２・・・メモリ制御装置、３・
・・主記憶装置、４・・・ファイル制御装置、５・・・
ディスク装置、２０・・・アドレス変換部、２１・・・
制御回路、３２・・・高速アドレス変換バッファ（ＴＬ
Ｂ）、３３・・・セグメントテーブルオリジンレジスタ
、３４・・・ページテーブルレジスタ％ ３５・・・セ
レクタ、４０・・・命令用ＴＬ８．４１・・・オペラン
ド用ＴＬＢ、４２．４３・・・セレクタ、４４・・・比
較器。
Claims (1)
- １、メモリアクセス時に処理装置から入力された論理ア
ドレスを主記憶上の変換用テーブルを用いて物理アドレ
スへと変換し、該変換した物理アドレスによつて主記憶
もしくは二次記憶装置をアクセスするようにした仮想記
憶システムのアドレス変換機構に於て、主記憶上に存在
するいくつかの命令データの物理アドレスの上位部と当
該命令データの論理アドレスの上位部との対を該論理ア
ドレスの中位部で定まるアドレスのエントリとして有す
る第１の変換バッファと主記憶上に存在するいくつかの
オペランドデータの物理アドレスの上位部と当該オペラ
ンドデータの論理アドレスの上位部との対を該論理アド
レスの中位部で定まるアドレスのエントリとして有する
第２の変換バッファと、メモリアクセスが命令データに
対するものかオペランドデータに対するものを示すとこ
ろの処理装置からの信号によつてメモリアクセス時に上
記第１及び第２の変換バッファから読み出されたエント
リのうちの該当する方をとり出す選択手段と、該手段に
よりとり出されたエントリの内の論理アドレスの上位部
と上記入力された論理アドレスの上位部とが一致してい
る時に上記とり出されたエントリの内の物理アドレスの
上位部と上記入力された論理アドレスの下位部とを合成
して得られる物理アドレスが有効であることを示す信号
を出力する比較手段とを設けたことを特徴とするアドレ
ス変換機構。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61064976A JPS62222344A (ja) | 1986-03-25 | 1986-03-25 | アドレス変換機構 |
| US07/029,161 US4849876A (en) | 1986-03-25 | 1987-03-23 | Address translation circuit including two translation buffers |
| DE8787302513T DE3785956T2 (de) | 1986-03-25 | 1987-03-24 | Adressuebersetzungsschaltung. |
| EP87302513A EP0239359B1 (en) | 1986-03-25 | 1987-03-24 | Address translation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61064976A JPS62222344A (ja) | 1986-03-25 | 1986-03-25 | アドレス変換機構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62222344A true JPS62222344A (ja) | 1987-09-30 |
| JPH0550776B2 JPH0550776B2 (ja) | 1993-07-29 |
Family
ID=13273585
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61064976A Granted JPS62222344A (ja) | 1986-03-25 | 1986-03-25 | アドレス変換機構 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4849876A (ja) |
| EP (1) | EP0239359B1 (ja) |
| JP (1) | JPS62222344A (ja) |
| DE (1) | DE3785956T2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4980816A (en) * | 1987-12-18 | 1990-12-25 | Nec Corporation | Translation look-aside buffer control system with multiple prioritized buffers |
| US5003462A (en) * | 1988-05-31 | 1991-03-26 | International Business Machines Corporation | Apparatus and method for implementing precise interrupts on a pipelined processor with multiple functional units with separate address translation interrupt means |
| US5239635A (en) * | 1988-06-06 | 1993-08-24 | Digital Equipment Corporation | Virtual address to physical address translation using page tables in virtual memory |
| US5058003A (en) * | 1988-12-15 | 1991-10-15 | International Business Machines Corporation | Virtual storage dynamic address translation mechanism for multiple-sized pages |
| US5329629A (en) * | 1989-07-03 | 1994-07-12 | Tandem Computers Incorporated | Apparatus and method for reading, writing, and refreshing memory with direct virtual or physical access |
| US5412787A (en) * | 1990-11-21 | 1995-05-02 | Hewlett-Packard Company | Two-level TLB having the second level TLB implemented in cache tag RAMs |
| US5341485A (en) * | 1991-05-07 | 1994-08-23 | International Business Machines Corporation | Multiple virtual address translation per computer cycle |
| US5893930A (en) * | 1996-07-12 | 1999-04-13 | International Business Machines Corporation | Predictive translation of a data address utilizing sets of associative entries stored consecutively in a translation lookaside buffer |
| US6832371B1 (en) * | 1999-01-04 | 2004-12-14 | Microsoft Corporation | Method for automatically updating a computer registry |
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| JP2007233615A (ja) * | 2006-02-28 | 2007-09-13 | Fujitsu Ltd | アドレス変換装置 |
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| JPS5853075A (ja) * | 1981-09-25 | 1983-03-29 | Nec Corp | 高速分離バツフアを備えた情報処理装置 |
| JPS60168251A (ja) * | 1984-02-13 | 1985-08-31 | Fujitsu Ltd | アドレス変換制御装置 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4453230A (en) * | 1977-12-29 | 1984-06-05 | Tokyo Shibaura Electric Co., Ltd. | Address conversion system |
| JPS5687282A (en) * | 1979-12-14 | 1981-07-15 | Nec Corp | Data processor |
| US4500952A (en) * | 1980-05-23 | 1985-02-19 | International Business Machines Corporation | Mechanism for control of address translation by a program using a plurality of translation tables |
| US4403283A (en) * | 1980-07-28 | 1983-09-06 | Ncr Corporation | Extended memory system and method |
| US4386402A (en) * | 1980-09-25 | 1983-05-31 | Bell Telephone Laboratories, Incorporated | Computer with dual vat buffers for accessing a common memory shared by a cache and a processor interrupt stack |
| JPS60500187A (ja) * | 1982-12-30 | 1985-02-07 | インタ−ナシヨナル・ビジネス・マシ−ンズ・コ−ポレ−シヨン | データ処理システム |
| WO1984002784A1 (en) * | 1982-12-30 | 1984-07-19 | Ibm | Virtual memory address translation mechanism with controlled data persistence |
| US4527238A (en) * | 1983-02-28 | 1985-07-02 | Honeywell Information Systems Inc. | Cache with independent addressable data and directory arrays |
| US4648033A (en) * | 1984-09-07 | 1987-03-03 | International Business Machines Corporation | Look-aside buffer LRU marker controller |
-
1986
- 1986-03-25 JP JP61064976A patent/JPS62222344A/ja active Granted
-
1987
- 1987-03-23 US US07/029,161 patent/US4849876A/en not_active Expired - Lifetime
- 1987-03-24 DE DE8787302513T patent/DE3785956T2/de not_active Expired - Fee Related
- 1987-03-24 EP EP87302513A patent/EP0239359B1/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS60168251A (ja) * | 1984-02-13 | 1985-08-31 | Fujitsu Ltd | アドレス変換制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3785956T2 (de) | 1993-09-02 |
| JPH0550776B2 (ja) | 1993-07-29 |
| US4849876A (en) | 1989-07-18 |
| DE3785956D1 (de) | 1993-07-01 |
| EP0239359A2 (en) | 1987-09-30 |
| EP0239359A3 (en) | 1990-02-07 |
| EP0239359B1 (en) | 1993-05-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |