JPS6237752A - 別々の命令及びデ−タインタ−フエ−ス及びキヤツシユを持つたマイクロプロセサを有するマルチプルバスシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明は、コンピュータシステムアーキテクチャ−に関
するものであって、更に詳細には、システムバスに接続
されたシステム要素間での高速通信の為にシステムバス
に接続されたシステム要素を接続する為のシステムバス
を持っており、且つ該システムバスに接続されている独
立的に動作可能な命令及びデータキャッシュへ接続され
る別々の命令及びデータキャッシュインターフェースを
具備する二重バスマイクロプロセサを持っているマイク
ロプロセサシステムアーキテクチャ−に関するものであ
る。 従来のマイクロプロセサシステムアーキテクチャ−は主
にフォンノイマンのアーキテクチャ−か、並列プロセサ
のアーキテクチャ−か、又はデータ及び／又は命令用に
単一の外部キャッシュサブシステムを具備するフォンノ
イマンのアーキテクチャ−の何れかを踏襲したものであ
る。これらのシステムは、典型的に、キャッシュシステ
ム及びその他のシステム要素の両方へ直接マイクロプロ
セサインターフェースを与えていた。従来のシステムに
おいては、単一のアドレス／データ／制御バスがキャッ
シュシステム及びその他のシステム要素へのインターフ
ェースを与えていた。成る最近のマイクロプロセサ構成
は、データ及び／又は命令用に単一のキャッシュシステ
ムに対して別のインターフェースを与えている。成るも
のは付加的に別の一般的バスを設けており、メインメモ
リ、周辺コントローラチップ等を包含するマイクロプロ
セサに対しての全てのシステム要素を接続している。こ
れらの従来の構成においてマイクロプロセサへ及びそこ
からのデジタル情報の転送は、マイクロプロセサとキャ
ッシュシステムとの間又はマイクロプロセサと周辺コン
トローラとの間又はメインメモリと直接の何れかで行う
ことが可能である。更に、キャッシュシステムメモリサ
イクルは、キャッシュシステムからプロセサへデジタル
情報の転送毎にプロセサからキャッシュシステムへのア
ドレス情報を必要とした。キャッシュシステムは、キャ
ッシュシステムデータ転送当り１個又はそれ以上のワー
ドのデータを返送可能であるが、各キャッシュシステム
メモリアクセスサイクルは別のアドレスがプロセサから
与えられることを必要とした。従って、マイクロプロセ
サはそれ自身のプログラムカウンタを必要とし、該カウ
ンタがキャッシュメモリ、メインメモリ、又は成るシス
テム周辺要素へのアクセス要求を制御していた。 本発明は１以上の点に鑑みなされたものであって、上述
した如き従来技術を改良して、新規なマイクロプロセサ
をベースとするコンピュータシステム乃至は処理システ
ムを提供することを目的とする。 本発明に拠れば、マイクロプロセサをベースとしたコン
ピュータシステムが提供され、それはシステムバス、メ
インメモリ、システムバスに接続された命令及びデータ
キャッシュメモリ管理ユニットを有している。該システ
ムバスは、それに接続されている要素間でのデジタル情
報の通信を与える。メインメモリは、アドレス可能な高
速読取−ｇ込メモリへ及びそれから選択的にデジタル情
報をストアすると共に出力する。命令キャッシュＭＭＵ
はシステムバスを介してメインメモリへ接続されている
。命令キャッシュは、システムバスを介してメインメモ
リへの選択的アクセスを管理し、且つマツプされたアド
レス可能な非常に高速のキャッシュメモリへデジタル情
報データの選択的格納及び出力を４え、且つそこから非
常に高速のプロセサ／キャッシュバスを介してプロセサ
へ送られる。データキャッシュはメインメモリに接続さ
れて、メインメモリへの選択的アクセスを管理し、シス
テムバスを介してメインメモリへ及びそこからと、マツ
プされたアドレス可能の非常に高速のキャッシュメモリ
へ及びそこからのデジタル情報の選択的格納及び出力を
行う。プロセサ１よ、命令キャッシュＭＭＵ及びデータ
キャッシュＭＭＵの各々に独立的に接続されている。該
プロセサは、命令キャッシュＭＭＵから受け取られた命
令に応答しデータキャッシュＭＭＵから受け取られたデ
ータを処理する手段を与えている。非常に高速の命令バ
スが命令キャッシュＭＭＵとマイクロプロセサとの間に
接続されており、命令キャッシュＭＭＵからの命令を該
プロセサへ接続させており且つ該プロセサからのアドレ
スを命令キャッシュＭＭＵへ接続させている。別の非常
に高速のデータバスが独立的に且つ別箇にプロセサに接
続されており且つデータキャッシュＭ　Ｍ　Ｕへ接続さ
れてその間でデータ通信を行う。これは、非常に高速の
命令バスを介して専用命令キャッシュからプロセサへの
非常に高速の命令の転送を与えており。 且つ非常に高速のデータバスを介してデータキャッシュ
からマイクロプロセサへの同時的な非常に高速の転送を
可能としている。 データキャッシュ及び命令キャッシュの各々は、システ
ムバスへ接続する為の別々の専用のシステムバスインタ
ーフェースを持っており、それはメインメモリへ且つ該
システムバスへ接続されている他の周辺装置へ接続する
為の高速バスを与えている。多数のその他のシステム要
素を該システムバスへ接続させることが可能である。こ
れらは、インタラプトコントローラ、工○プロセサ、バ
スアービタ、アレイプロセサ、及びその他の周辺インタ
ーフェース又は周辺コントローラ装置等がある。ＩＯプ
ロセサは、種々のＩＯ装置に対してインテリジェントな
インターフェースを与え、且つ不適合システムプロトコ
ル及びバスを与える。パスアービタはシステムバスに接
続されている装置に接続されており、例えば命令及びデ
ータキャッシュ、１０プロセサ等がある。パスアービタ
は、システムバス上での通信の一体性を維持する為に、
システムバスに接続されている種々の要素の間のチャン
ネルアクセス競合を選択的に解決する為の手段を与えて
いる。 データキャッシュはアドレスレジスタを有しており、そ
れはデータキャッシュからプロセサへの定義した数のワ
ードのデータの各転送の前にプロセサからのアドレスで
ロードされる。命令キャッシュはプログラムカウンタを
有しており、それはプロセサからのアドレスがロードさ
れ、且つそれはマイクロプロセサからのキャッシュ前進
信号によって前進されて、単一アドレスに応答して複数
個の命令ワードを転送する。命令キャッシュプログラム
カウンタは、ブランチ命令及びコンテクストスイッチの
期間にアドレスがロードされる。これはブランチ又はコ
ンテクストスイッチが発生する迄、単一初期アドレス及
びプロセサからのキャッシュ前進信号に応答して、命令
キャッシュからプロセサへの連続的な命令の転送を与え
る。 好適実施例においては、データ及び命令キャッシュの各
々は、更に、マイクロプロセサ出力アドレスに応答して
メインメモリへの選択的アクセスを管理し、又はＩ−Ｃ
ＡＣＨＥの内部プログラムカウンタのインクリメントさ
れたアドレスに応答しての命令の先取り乃至はプレスエ
ッチを行う為のメモリ管理ユニットを有している。シス
テムバス、命令バス、及びデータバスは、各々、後に詳
述する如く、特定のプロトコルと関連した複数個の相互
に関連した信号を有している。これらのバスは、夫々の
バスに接続されている要素間にアドレス、データ、及び
制御信号の転送を与える。 以下、添付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。第１図を参照すると、本発明
のシステム実施例を図示しである。 中央処理装置１　］、　Ｏは別々の独立した非常に高速
のキャッシュ／プロセサバスである命令バス１２１及び
データバス１３１を介して接続されており、それらのバ
スは夫々命令キャッシュメモリ管理ユニットｌ　２０及
びデータキャッシュメモリ管理ユニット１３０へ接続し
ている。更に、システムステータスバス１１５がＣＰＵ
ｌｌ０から命令キャッシュメモリ管理ユニット１２０及
びデータキャッシュメモリ管理ユニット１３０の各々へ
接続されている。命令キャッシュメモリ管理ユニット及
びデータキャッシュメモリ管理ユニット１３０の各々は
システムバス１４１へ接続するＡ　（７）　５３１Ｊ々
のインターフェースを持っている。メインメモリ１４ｏ
は本システム用の主コア記憶装置を包含しており、且つ
ダイナミックＲＡＭ、スタティックＲＡＭ、又は高速読
取−書込メモリに対するその他の媒体で構成することが
可能である。キャッシュ１２０及び１３０は各々システ
ムバス〕−４１を介してメインメモリ１４０へ接続して
いる。 更に、その他のシステム要素をシステムバス１４１へ接
続させることが可能であり、例えば工／○処理ユニット
ｌ０Ｐ１５０は夫々のｌ０Ｐ１５０に対するシステムバ
ス１４１をＩ１０バス１５１へ接続させている。Ｉ１０
バス１５１は、イーサネｙｈ　（Ｅｔｈｅｒｎｅｔ）、
ユニバス（Ｕｎｉｂｕｓ）、ブイエムイバス（ＶＭＥｂ
ｕｓ）　、マルチパス（Ｍ　ＩＪ　ｌ　ｔ　ｊ、ｂ　Ｉ
Ｊ　Ｓ　）等（７）１準バスインターフエースとするか
、又はＩ１０バス１５１は二次記憶装置又はその他の周
辺装置。 例えばハードディスク、フロッピィディスク、プリンタ
等へ接続することが可能である。複数個のＩＯＰをシス
テムバス１４１へ接続させることが可能である。工○Ｐ
１５０はシステムバス１４１を介してメインメモリ１４
０と通信することが可能である。 ＣＰＵＩ　１０は又インタラプトライン１１１を介して
インタラプトコントローラ１７０へ接続されている。該
ＣＰＵに対してインタラプトの優先性を争うユニット（
装置）の各々はインタラプトコントローラ１７０に接続
されている別のインタラプトラインを持っている。第１
図に示した如く、メインメモリ１４０はインタラプト出
カニ１．１４５を持っており、且つｌ０Ｐ１５０はＩ２
で示したインタラプト出力１５５を持っている。これら
のインタラプトＩＩ、１４５．及びＩ２，１５５はイン
タラプトコントローラ１７０に接続されており、該イン
タラプトコントローラ１７０はＣＰＵ１］、Ｏに対して
のインタラプト要求の優先付けを行い且つその優先性を
調整する。ＣＰＵｌｌ０は複数個の並列ＣＰＵで構成す
ることが可能であり、又単−のＣＰＵとすることも可能
である。 複数個のＣＰＵとする場合には、インタラプト要求の優
先付は及び解決は、ＣＰＵｌｌ０からインタラプトコン
トローラ１７０への信号制御ライン１１１と関連してイ
ンタラプトコントローラ１７０によって処理される。 システムクロック１６０はＣＰＵｌｌ０命令キヤツシユ
メモリ管理ユニツト１２０及びデータキャッシュメモリ
管理ユニット１３０ヘマスタクロツクＭＣＬＫを供給し
、その中での内部動作及びそれらの間の動作の同期を取
る。更に、システムクロック１６０からのバスクロック
ＢＣＬＫ出力はシステムバス１４１を介しての転送用の
バス同期信号を供給し、且つシステムバス１４１に接続
されている全てのシステム要素に接続されている。 これは、命令キャッシュＭＭＵ　１２０、データキャッ
シュＭＭＵ１３０、メインメモリ１４０．ｌ０Ｐ１５０
、及びシステムバス１４１に接続するその他のシステム
要素を包含する。複数個の装置が同時にシステムバス１
４１へのアクセスを要求する場合、バス調整ユニット１
８０がシステムバス１４１−に接続されている装置に接
続される。該バスアービタ即ちバス調整装置は、システ
ムバス１４１に接続する潜在的なバスマスタの各々への
別々のカップリングを持っている。バスアービタ１８０
はハンドシェーク手順を使用しており、且つシステムバ
ス１４１へのアクセスの優先付けを行う。バス調整ユニ
ット１８０はシステムバス１４１を制御しその上での衝
突を回避し、且つ通常システムバス１４１の使用を調整
する。 プロセサ１１０はキャッシュインターフェースを有して
おり、それはバス１２１へ接続されている命令インター
フェース及びバス１３１へＦＭ　続されているデータイ
ンターフェースを有する相互に排他的で且つ独立的に動
作可能な二重キャッシュインターフェースシステムを与
えている。命令インターフェースは外部命令キャッシュ
ＭＭＵ１２０との通信を制御し、且つ命令キャッシュＭ
ＭＵ１２０からプロセサ１１０への命令のカップリング
を与える。データインターフェースは、外部データキャ
ッシュＭＭＵ　１３０との通信の制御を与えると共に、
プロセサ１１０とデータキャッシュＭＭＵ　１３０との
間のデータの双方向通信を制御する。該プロセサの実行
ユニットは命令インターフェース及びプロセサのデータ
インターフェースへ接続されている。該実行ユニットは
、命令キャッシュＭＭＵ　１２０から受け取られたぞれ
ぞれ１つ又はそれ以上の命令をデコードし且つ実行する
ことに応答してデータキャッシュＭＭＵから受け取られ
たデータの選択的処理を与える。命令インターフェース
は非常に高速の命令キャッシュＭＭＵバス１２１を介し
て命令キャッシュＭ　Ｍ　Ｕ　、Ｌ　２０へ接続する。 該データインターフェースは非常に高速のデータバス１
３１を介してデータキャッシュＭＭＵ　１３０へ接続す
る。該命令インターフェース及びデータインターフェー
スは、命令キャッシュＭＭＵ　１２０からプロセサ１１
０への命令の非常に高速の転送、及びデータキャッシュ
ＭＭＵ１３０とプロセサ１１０との間のデータの同時的
独立的転送に対する能力を与えている。 データキャッシュＭＭＵ　１３０及び命令キャッシュＭ
ＭＵ１２０は各々、非常に大型で比較的遅いメモリであ
るメインメモリ１４５へ接続する為にメインシステムバ
ス１４１へ接続する為の第２バスインターフエースを夫
々持っている。システムバス１４１は比較的高速である
が、データバス１３１又は命令バス１２１と比較すると
遅い。システムバス１４１は又その他の回路及び周辺装
置を本マイクロプロセサシステムアーキテクチャ−に接
続する為の手段を与えている。 プロセサ１１０の命令及びデータインターフェースは、
プロセサ１１０と夫々のキャッシュ１２０及び１３０と
の間のインターフェース及びデータ転送プロセスを完全
に制御する為に必要な制御、タイミング、及びバッファ
動作用論理を与えている。同様に、命令キャッシュＭＭ
Ｕ　ｌ　２０及びデータキャッシュＭＭＵ　１３０は、
夫々の命令インターフェース及びデータインターフェー
スを介してプロセサ１１’　Ｏへのインターフェースを
可能とする為に必要な制御及びバッファ回路を持ってい
る。命令キャッシュＭＭＵ　１２０及びデータキャッシ
ュＭＭＵ　１３０は又各々が、システムバス１４１を介
してメインメモリ１４０とのインターフェース及びその
メモリ管理を提供する為に必要な制御及びバッファ回路
を持っている。機能的には、命令キャッシュＭＭＵ　１
２０及び命令インターフェースは、データキャッシュＭ
ＭＵ　１３０及びデータインターフェースから別々で独
立したサブシステムを与えている。命令キャッシュＭＭ
Ｕ１２０はメインメモリ１４０に直接的にアクセスし、
且つデータキャッシュＭＭＵ１３０動作から間接的にア
クセスし、その逆も又真である。 第２図を参照すると、第１図のプロセサ１１０を更に詳
細に示しである。第２図に示した如く、プロセサ１１０
は更に命令レジスタ１１２、命令デコーダ１１３、及び
実行ユニット１１４から構成されている。命令レジスタ
１１２は、命令バス１２１を介して命令キャッシュＭＭ
Ｕ　１２０がら受け取られた命令をストアし且つプロセ
サ１１０の命令インターフェースへ出力する、為の手段
を与えている。命令レジスタ１１２からの出力は命令デ
コーダ１１３へ接続されている。命令デコーダ１１３は
、命令レジスタ１１２から受け取られた命令出力のデコ
ード動作に応答して動作選択信号を出力する手段を与え
ている。命令デコーダ１１３からの出力動作選択信号は
実行ユニット１１４へ供給される。実行ユニット１１４
は、命令デコーダ１１３から受け取られた動作選択信号
に応答して、プロセサ１１０及びデータバス１３１のデ
ータインターフェースを介してデータキャッシュＭＭＵ
１３０から受け取られた選択データを処理する為の手段
を与えてしτる。 好適実施例においては、プロセサ１１０はパイプライン
動作を与える。第２図に示した如く、命令レジスタ１１
２と、命令デコーダ１１３内の段Ｃと、実行ユニット１
１４内の夫々の段り、Ｅ。 Ｆとの５段のパイプライン動作が存在している。 従って、複数個の動作は複数個の命令に応答して同時的
に達成することが可能である。 第２図に示した実施例において、実行ユニット１１４は
更にインターフェース１１５を有しており、それは選択
したデータの処理から得られる出力をプロセサ１１０の
データインターフェースへ供給してその結果得られるデ
ータをそこからデータキャッシュＭＭＵ　１３０へ出力
させる為の手段を与えている。インターフェース１１５
は、実行ユニット１１４とプロセサ１］０のデータイン
ターフェースとの間でデータの双方向結合を与え、そこ
からデータバス１３１を介してデータキャッシュＭＭＵ
　１３０へ供給させる。 第３図を参照すると、第２図の命令デコーダ１１；３の
実施の１例を更に詳細に示しである。第３図に示した如
く、命令デコーダ１１３は逐次状態装置１１６を有して
おり、それは命令レジスタ］１３から受け取られた命令
をデコードし且つ命令レジスタ１１２の命令出力に応答
して動作コード信号を与える。逐次状態装置１１６から
の動作コード信号はタイミング・制御回路１１７へ供給
され、それは逐次状態装置１１６からの動作コード出力
に応答して、命令実行の逐次乃至はシーケンス動作を制
御する為の動作選択信号を出力して実行ユニット１１４
へ供給する為の手段を与えている。 好適実施例においては、各マイクロプロセサは単一チッ
プの集積回路である。然し乍ら、複数個のチップの実施
形態も設計条件に従って使用することが可能である。 プロセサ１１０の命令インターフェースは更に多段命令
バッファを有しており、それは、各膜対く１つづつの命
令で複数個の命令を逐次ストアする手段を与えると共に
、更にストアした命令を実行手段１００へ選択的に出力
する為の手段を与えている。キャッシュ前進信号は、命
令インターフェースが自由空間を持っているので、それ
によって駆動される。キャッシュ前進（Ｃａｃｈｅ　Ａ
ＤＶａｎｃｅ）はニーキャッシュ−ＭＭＵアクセスを制
御する。 従って、命令インターフェースは、命令バス１２１を介
しての命令キャッシュＭＭＵ１２０からの直列ストリー
ム状の出力として複数個の命令ワードを供給し且つスト
アする為の多段命令バッファを与えている。この多段命
令バッファは、増加する命令処理速度を与えており、且
つプロセサ１１０のパイプライン動作の為に使用するこ
とが可能である。外部システムクロック１６０は、プロ
セサ１１０内及びそれと関連する同期動作に対するクロ
ック信号を与える。 プロセサ１１０の命令インターフェースは更に、マイク
ロプロセサシステムの動作におけるコンチクスト（文脈
）スイッチ（ｃｏｎｔｅｘｔ　５ｗ１ｔｃｈ）又はブラ
ンチ（分岐）が発生することに応答して命令キャッシュ
ＭＭＵ　１２０プログラムカウンタ内にストアする為に
初期命令アドレスを選択的に出力す　　。 る為のアドレス発生器を有している。コンテクストスイ
ッチは、トラップ、インタラプト、又は一連の命令に対
しての新たな開始点を示す為に命令キャッシュ１２０プ
ログラムカウンタの初期値化を必要とする何れかのプロ
グラムの初期値化を包含している。命令インターフェー
スは、キャッシュ前進信号出力を与え、それは、コンテ
クストスイッチ又はブランチの間を除いて、命令キャー
ソシュＭＭＵプロゲラ１１カウンタを選択的にインクリ
メントする。コンチフス１〜スイツチ又はブランチが発
生すると、命令キャッシュＭＭＵ１２０プログラムカウ
ンタは、プロセサ１１０の命令インターフェースのアド
レス発生器から新たな値がロードされる。システムクロ
ック１６０はマイクロプロセサ１］−〇の命令インター
フェースへクロック信号を与える。 本システムの初期値化がされると、又はコンテクストス
イッチ又はブランチの間に、プロセサ１］−〇の命令イ
ンターフェースアドレス発生器は、命令キャッシュ１２
０プログラムカウンタのローディングを行わせる。その
後、キャッシュ前進信号によってイネーブルされると、
命令キャッシュＭＭ、Ｕ１２０は複数個の命令（例えば
、カッド語）をプロセサ１１０の命令インターフェース
へ供給する即ち接続する為に出力させる。その後、命令
キャッシュＭＭＵ１２０へのプロセサ１１０の命令イン
ターフェースからのその他のアドレス出力とは独立的且
つ排他的に、命令キャッシュＭＭＵ１、２０プログラム
カウンタの出力に応答して命令が逐次的に出力される。 図示した如く、プロセサ１１０のデータインターフェー
スは更にアドレス発生器及びインターフェースを有して
おり、それは外部データキャッシュＭＭＵ　５０３のア
ドレスレジスタ５０５へ接続する即ち供給する為のデー
タアドレスを出力する。 システムクロック１６０のＭＣＬＫはデータキャッシュ
ＭＭＵ１３０へ供給され、データキャッシュＭＭＵ　１
３０とプロセサ１１０のデータインターフェースとの間
でのデータ転送の同期を取る。 好適実施例においては、アドレスインターフェース３２
４からの何れかの中間的なアドレス出力と独立的且つ排
他的なデータインターフェース３０２からの各アドレス
出力に対して、データキャッシュＭＭＵ５０３とマイク
ロプロセサ１２のデータインターフェース３０２との間
で定義した数のデータワードを接続する為の手段が設け
られている。 プロセサ１１０の命令インターフェース及び命令キャッ
シュＭＭＵ　１２０は、命令インターフェースのアドレ
ス発生器からの信号初期アドレス出力及びアクティブキ
ャッシュ前進信号出力のみに応答して、命令キャッシュ
ＭＭＵ１２０からプロセサ１．１０の命令インターフェ
ースへ予め定義していない長さの命令列乃至はストリー
ムの連続的な出力を与え、それはブランチ又はコンテク
ストスイッチが発生する迄継続する。 プロセサ１１０データインターフエース及びデータキャ
ッシュＭＭＵ１３０の動作は１両者間において、プロセ
サ１１０からデータキャッシュＭＭＵへの各アドレス出
力に対して、１つ又はそれ以上の定義した数のデータワ
ードの転送を与える。 この様な定義した複数個のワードの最初のワードは、プ
ロセサ１１０からのアドレスに応答して出力される。そ
の他のワードは本システムがレディ即ち準備が整うや否
や転送される。この定義された数のワードの転送が完了
すると、プロセサ１１０からデータキャッシュＭＭＵ　
１３０のアドレスレジスタ内に新たなアドレスがロード
されねばならない。データキャッシュＭＭＵ　１３０と
プロセサ１１０のデータインターフェースとの間の全て
のデータ転送は、プロセサ１１０データインターフエー
スからデータキャッシュＭＭＵ　１３０のアドレスレジ
スタ内への新たなアドレスのローディングを必要とする
。この転送は単−又は複数ワードとすることが可能であ
るが、ワード数は転送の開始時に固定され且つ定義され
ており、且つ各転送は別の新たなアドレスをロードする
ことを必要とする。 メインメモリ即ち主メモリ１４０はシステムバス１４１
へ接続されており、該システムバス１４１へはデータキ
ャッシュＭＭＵ１３０及び命令キャッシュＭＭＵ　１２
０も接続されている。メインメモリ１４０はアドレス可
能な読取−書込メモリからのデジタル情報を選択的にス
トアし且つ出力する。 命令キャッシュＭＭＵ１２０は、システムバス１４］を
介してメインメモリ１４０へ接続されており、メインメ
モリ１４０への選択的アクセスを管理してメインメモリ
１４０とデータキャッシュＭＭＵ　１３０との間でのデ
ータのス１〜ア即ち記憶を行うと共に検索を行う。デー
タキャッシュＭＭＵ１３０は更に、非常に高速のデータ
バス１３１を介してプロセサ１１０への又それからデー
タを選択的にストアすると共に出力し、又はシステムバ
ス１４１を介してメインメモリ１４０への又はそれから
のデータを選択的にストアすると共に出力する為の手段
を有している。データキャッシュＭ　Ｍ　Ｕ　ｌ　３０
は、それのアドレス可能な非常に高速の読取−書込メモ
リからのデータの選択的ストア及び出力を与える。 プロセサ１１０は、命令バス１２１を介して命令キャッ
シュＭＭＵ　１２０へ、及びデータバス１３１を介して
データキャッシュＭＭＵ１３０へ独立的に接続されてい
る。プロセサ１１０は、命令キャッシュＭＭＵ１２０か
ら受け取られた命令の夫々のデコード及び実行に応答し
て、データキャッシュＭＭＵ１３０から受け取られたデ
ータを処理する。処理は、演算的、論理的、関係を基礎
にしたもの等とすることが可能である。 上述した如く、命令キャッシュＭＭＵ　ｌ　２０のプロ
グラムカウンタは、ブランチ及びコンテクストスイッチ
の間のみアドレスがロードされる。そうでない場合には
、命令キャッシュＭＭＵは連続的ストリーム出力モード
で動作する。従って、命令キャッシュＭＭＵ１２０のプ
ログラムカウンタが開始アドレスでロードされ且つキャ
ッシュ前進４３号が活性状態とされると、夫々アドレス
された位置のデータが命令キャッシュＭＭＵ１．２０メ
モリからプロセサ］１０へ出力され、且つ爾後の命令は
一度に１つの命令を直列的にストリーム状でプロセサ１
］０へ転送される。何等付加的なアドレス転送の必要性
無しに転送された各爾後の命令ワード又は一群の命令ワ
ードは、コンテクストスイッチ又はブランチが必要とさ
れる時以外に、プロセサ１１０と命令キャッシュＭＭＵ
１２０プログラムカウンタとの間で転送される。 ＭＣＬＫは全メインクロック、例えば３３ＭＨ２、論理
に対するクロックである。ＢＣＬＫはシステムバスクロ
ックであり、好適にはＭＣＬＫの１／２又は１／４の何
れかである。 システムバス１４１同期に対して、ＢＣＬＫはシステム
バス上の全てのユニット、即ちＣＰＵ、ＩＰ○、バスア
ービタ、キャッシュ、インタラプトコントローラ、Ｍｐ
等へ、供給される。全ての信号はバス上に発生されねば
ならず、且つＢＣＬＫの上昇端でサンプルされねばなら
ない。該信号の伝播遅れは、バス動作の同期モードを保
証する為に、ＢＣＬＫの１サイクル内でなければならな
い、ＢＣＬＫとＭＣＬＫとの間の位相関係は厳格に特定
されている。１実施例において、ＢＣＬＫはＭＣＬＫの
サイクル時間の２倍又は４倍の５０％デユーティサイク
ルクロックであり、それはシステムバス１４１の物理的
寸法及び負荷に依存している。 図示した如く、命令の転送は命令キャッシュＭＭＵ１２
０からプロセサ１１０へ行われる。データ転送はデータ
キャッシュＭＭＵ　１３０とプロセサ１１０との間で双
方向性である。命令キャッシュＭＭＵ　１２０とメイン
メモリ１４０との間のインターフェースは、命令キャッ
シュＭＭＵ　１２０のメモリ管理ユニットに応答してメ
インメモリ１４０から命令キャッシュＭＭＵ　１２０へ
の命令である。これは、ＩＣＡＣＨＥ−ＭＭＵ１２０の
キャッシュメモリ内に存在していない命令が要求される
場合に、発生する。データキャッシュＭＭＵ１３０とメ
インメモリ１４０との間のデータ転送は双方向性である
。命令キャッシュＭＭＵ　１２０及びデータキャッシュ
ＭＭＵ　１３０のメモリ管理ユニットは、全てのメモリ
管理、保護、及び仮想アドレスから物理的アドレスへの
変換を行う。 図示した如く、プロセサ１１０は仮想アドレス出力を与
え、それはメインメモリ内の対応する物理的アドレスと
連合的にマツプした関係を持っている。命令及びデータ
キャッシュＭＭＵ　１２０及び１３０の夫々のメモリ管
理ユニットは、メモリ管理ユニットが夫々の仮想的にア
ドレスした位置に対して連合的にマツプしたデジタル情
報の夫々の出力を選択的に与える様に、プロセサ１１０
の命令及びデータインターフェースからの夫々の仮想ア
ドレス出力に応答する。アドレスされた位置に対して要
求された情報が夫々のキャッシュＭＭＵメモリ１２０及
び１３０内にス１〜アされない場合（即ち、キャッシュ
ミス乃至はキャッシュはずれ）には、キャッシュＭＭＵ
の夫々のメモリ管理ユニットはメインメモリ１４０へ出
力する為に変換された物理的アドレスを与える。その後
に、対応する情報がメインメモリ１４０から夫々の命令
キャッシュＭＭＵ１２０又はデータキャッシュＭＭＵ１
３０へ又はそこから、且つ必要に応じてプロセサ１１０
へ供給される。 ここで説明する如く、第１図のシステムは、中央処理袋
［１１０を有しており、それは好適実施例においては単
一チップマイクロプロセサであり、その中に内蔵されて
いる別々の命令キャッシュＭＭＵ及びデータキャッシュ
ＭＭＵバスインターフェースを持っている。ＣＰＵｌｌ
０は、別の命令バス１２１を介して、命令キャッシュＭ
ＭＵ１２０へ接続する。命令バス１２１は非常に高速の
バスであり、それは、前述した如く、ブランチ及びコン
テクストスイッチの期間中を除いて、プロセサの関与無
しに命令のストリーム即ち命令列を与える。命令バス１
２１は、非常に高速の命令通信を与え、且つ命令キャッ
シュＭＭＵ　１２０からプロセサ１１０へ非常に高速で
命令を通信する為の手段を与える。プロセサ１１０は又
別の独立した高速データバス１３１を介してデータキャ
ッシュＭＭＵへ接続されている。データバス１３１は、
プロセサ１１０とデータキャッシュＭＭＵ　１３０との
間でデータの非常に高速な双方向通信を与える。 これら２つの別箇のキャッシュインターフェースバス、
命令バス１２１、及びデータバス１３１は各々複数個の
信号を有している。第４図及び第５図に１実施例に対し
て示した如く、データキャッシュバス１３１、命令キャ
ッシュバス１２１上の信号は以下の通りである。 ＊申傘データキャッシュバスＩＩＩ傘傘ＡＤＦ　＜３１
　：　Ｏ＞　　：　　アドレス／データバスこれらのラ
インは双方向性であり且つアドレス／データマルチプレ
ウス動作されるバスを与える。 ＣＰＵが１クロツクサイクルに対するメモリ参照の為に
これらのライン上にアドレスを与える。ストア動作と共
に、該アドレスにデータが続く。ロード又はＴＡＳ動作
と共に、アドレスサイクルの後これらのパスラインはア
イドル（フローティング）状態となり、従ってこれらの
ラインはデータキャッシュＭＭＴＪからデータを受け取
る準備がなされる。次いで、データキャッシュはロード
又はＴＡＳ動作の為に該ライン上にアドレスされたデー
タを与える。 ＭＰＵ０：ＳＳＳＳ０．スーパーバイザモードＭＰＫ　
　　　：ＳＳυ２９．保護キーＭＰＵ０Ｕ　　：　　Ｓ
Ｓす２８．スーパーバイザモード上でユーザのデータ空
間 を選択 ＭＰＫＵ　　　：　　５ＳＷ２７．７！、−パーバイザ
モード上でユーザのデータ空間 の保護キー ＭＰＭ　　　　：ＳＳ讐２６．仮想マツプこれらの信号
はＣＰＵ内でのシステムステータスワード（ＳＳＷ（３
０：　２６＞）を表しており、且つＤキャッシュ及びエ
キャッシュの両方へ供給される。 ＦＣ＜３　：　Ｏ＞　　機能コード／トラップコードア
ドレスサイクルにおける１クロツクサイクルに対して、
ＣＰＵがＦＣ＜３　：　Ｏ＞ライン上に“データ転送の
タイプ″を与える。Ｄ−ＣＡＣＨＥ、又はＩ−ＣＡＣＨ
Ｅは、ＴＳＴＢと共に異常動作に関する“トラップのタ
イプ″を返送する。 転送タイプ ＡＳＦアクティブの場合） ＦＣ＜３２１０＞ ｏｏｏｏ　　　単一ワードモードをロード０００１　　
　二重ワードモードをロード００１０　　バイトをロー
ド ００１１　　半ワードをロード ０１００　　　テスト及びセット ｌＸ０Ｏ単一ワードをストア ｌＸ０１　　二重ワードをストア ｌＸｌ０　　　バイトをストア ｌＸ１１　　半ワードをストア Ｄ−ＣＡＣＨＥはＦＣ上にＴＲＡＰコートを与えてＣＰ
Ｕに応答する。 トラップコード （Ｔ　Ｓ　Ｔ　Ｂアクティブにの場合）ＦＣ＜３２１０
＞ ｘｏｏ。 Ｘ０ＯＩ　　　メモ１ＪＩ＝／−（ＭＳＢＥ）ＸＯＩＯ
メモｌ、Ｉｘラー（ＭＤＢＥ）ＯＩＩ ＸＩＯＩ　　　ページ障害 Ｘ１１０　　保護障害（ＲＥ　Ａ　Ｄ）Ｘ１１１　　保
護障害（ＷＲＩＴＥ） ＡＳＦ　　：　　アドレス　ストローブＡＳＦはＣＰＵ
によって活性化即ちアクティブとされ、　′アドレス′
及び′データ転送のタイプ′がＡＤＦ　（３１：　１０
＞及びＦＣ＜３　：　Ｏ＞　ライン上で夫々有効である
ことを表す。ＡＳＦは、アドレスがＡＤＦバス上に乗る
よりも半クロックサイクル早くアクティブとなる。 ＲＳＰ　　：　　応答信号 ロード動作と共に、Ｒ８Ｐ信号がＤ　−ＣＡ　ＣＨＥに
よって活性化され、データがＡＤＦバス上でレディであ
ることを表す。ＲＳＰはＡＤＦバス上のデータと同じタ
イミングである。Ｄ−ＣＡＣＨＥはロード動作と共にデ
ータをＣＰＵへ送り、且つストア動作と共にＣＰＵから
のデータを受け付ける。 ストア動作と共に、データキャッシュＭＭＵが次の動作
を受け付ける準備がなされてレディであるとＲＳＰは活
性化される。二重ロードと共に。 各データパーセル転送と共にＲＳＰが返送される。 二重ストアと共に、第２のデータパーセルが受け付けら
れた後に１つのＲＳＰのみが返送される。 ＴＳＴＢ　　：　　ＴＲＡＰストローブＦＣ＜２　：　
０＞に関するトラップコードと共に、ＴＳＴＢがＤ−Ｃ
ＡＣＨＥによって送り出され、動作が異常事態により終
了され且つＴＲＡＰコードがＦＣ＜２　：　Ｏ＞ライン
上で得られることを表す。既に訂正されたエラー（ＭＳ
ＢＥ）に基づき、ＴＳＴＢの次に２クロック期間の後に
ＲＳＰが続き、一方何れかのＦＡＵＬＴ　（障害）又は
訂正不能のＥＲＲＯＲ（ＭＤＢＥ）に基づいて、ＴＳＴ
Ｂのみが送り出される。 ｎＤＡＴＡ　　：　　Ｄ−ＣＡＣＨＥ このラインが低であると、データキャッシュＭＭＵチッ
プがＤＡＴＡキャッシュバスへ接続されていることを表
す。 申申＊ｌＮ５Ｔバス傘傘＊ ＩＡＤＦ（３１：Ｏ＞　　：　　アドレス／命令バスこ
れらのラインは双方向性であり、且つアドレス／命令マ
ルチプレウス動作されるバスを形成する。ＣＰＵは、そ
れがブランチ、リターン、スーパーバイザコール、等の
プログラムの流れを変える場合、又はそれがＳＳＷ　＜
３０　：　２６＞値を変える場合に、これらのライン上
の仮想又は実際のアドレスを送り出す。命令キャッシュ
ＭＭＵはこれらのライン上で命令を返送する。 ＭＰＵ０．ＭＰＫ、ＭＰＵ０Ｕ、ＭＰＭ　　　：（これ
らのラインのＤ　Ａ　Ｔ　Ａキャッシュバス説明を参照
） Ｉ　ＦＣ＜３　：　Ｏ＞　　：　　機能コード／応答コ
ードＩ−ＣＡＣＨＥはＦＣライン上にＴＲＡＰコードを
与えてＣＰＵに応答する。 ＩＦＣ（ＩＴＳＴＢアクティブにおいて）ｘｏｏ。 Ｘ０ＯＩ　　　メモリエラー（ＭＳＢＥ）ＸＯＩＯメモ
リエラー（ＭＤＢＥ） Ｘ、　１　００ ｘｌｏｌ　　ページ障害 Ｘ　１−１０　　　保護障害（実行） １ＡＳＦ　　：　　ア１−レス　ストローブＩＡＳＦは
ＣＩ）　Ｕによって活性化され、アドレスがＩ　ＡＤＦ
　（３１−：　Ｏ＞ライン上で有効であることを表す。 ＩＡＳＦは、アドレスがＩＡＤＦバス上に乗るよりも半
タロツクサイクル前にアクティブとなる。 ｌ５ＥＮＤ　　：　　命令送れ（即ち、キャッシュ前進
信号） Ｉ　５ＥＮＤはＣＰＵによって活性化され、ＣＰＵが次
の命令を受け付ける為の準備がなされていること（例え
ば、ＣＰＵ内の命令バッファが満杯でない）を表す。 Ｒ８Ｐの後端において、命令バッファが満杯であると、
ｌ５ＥＮＤはオフでなければならず、そうでないと１次
の命令が命令キャッシュＭＭＵから送られる。例えばブ
ランチ時に、新しいアドレスが発生されると、ＩＡＳＦ
がアクティブとなる少なくとも１クロツクサイクル前に
Ｉ　Ｓ　Ｅ　Ｎ　Ｄはオフでなければならない。 ＩＲ８Ｐ　　：　　応答信号 ＩＲ８Ｐは丁−ＣＡＣＨＥによって活性化され。 命令がＩＡＤＦ　＜３１　：　Ｏ＞ライン上でレディで
あることを表す。ＩＲ８Ｐはバス上のデータと同しタイ
ミングである。 ＩＴＳＴＢ　　：　　ＴＲＡＰストローブこれはＩ−Ｃ
ＡＣＨＥによって活性化され、キャッシュが異常事態に
よってその動作を終了させ、且つＴＲＡＰコードがＩ　
ＦＣ＜３　：　Ｏ＞ライン上で得られることを表す。既
に訂正されたエラー（ＭＳＢＥ）に基づき、２クロック
期間後にＴＳＴＢがＲ８Ｐに続き、一方Ｆ’　Ａ　Ｕ　
Ｌ　Ｔ又は訂正不能のエラー（ＭＤＢＥ）の場合には、
Ｔ　Ｓ　Ｔ　Ｂのみが送り出され且つアクティブとなる
。 ｌＮ５Ｔ　　：　　Ｉ−（二Ａ　ＣＨＦこのラインが高
であると、キャッシュがＩＮＳ′ｒキャッシュバスへ接
続される９ 命令キャッシュＭＭＴ、Ｊ１２０及びデータキャッシュ
ＭＭＵ１３０の各々はシステムバス１４１へ接続する為
の第２バスインターフエースを持っている。システムバ
ス１４１は、それに接続されている全ての要素の間で情
報を通信する。システムクロック１６０のバスクロック
信号ＢＣＬＫは、システムバス１４１に接続されている
要素間の転送の同期を与える。 第６図に示した如く、命令キャッシュＭＭＵ　１２０及
びデータキャッシュＭＭＵ　１３０からのシステムバス
出力は、共通中間バス１３３へ接続されており、それは
ＴＴＬドライバ／バッファ回路１３５へ接続してシステ
ムバス１４１への及びそれからのインターフェースをバ
ッファすると共に駆動する。このことは、命令キャッシ
ュＭＭＵ１２０及びデータキャッシュＭＭＵ１３０の各
々がモノリシックの単一チップ集積回路である場合、及
びモノリシック集積回路をバスインターフェース危険か
ら保護する為にバスドライバ／しうノーμをモノリシッ
ク集積回路から分難すること・が所望される場合に、特
に有用である。以下のバス信号がバスドライバそ゛レシ
ーバ動作を調節する。 ＤＩＲｏｕｔ　　：　　ＡＤババス方向が外側。 この信号は、ＡＤラインのオフチップドライバーレシー
バを制御する為に使用される。ＡＤＤＲＥＳＳの発生と
共に且つＤＡＴＡを書込モードで送り出すと共に、マス
タキャッシュがこ信号を活性化させる。読取モードでＤ
ＡＴＡを送り出すと共に、スレーブキャッシュがこの信
号を活性化させる。 ＩＣＡ／　　：　　Ｉ−ＣＡＣ：ＨＥアクセスｎ　Ｉ　
ＣＡは、データ及び命令キャッシュとＣＰＵによっての
み使用される。この信号は、Ｉ−ＣＡＣＨＥ内の■０空
間をアクセスする為に、対とされているＩ−ＣＡＣＨＥ
へＤ−ＣＡＣＨＥから送られる。システムバスからメモ
リマツプされたＴＯアクセスの到達と共に−Ｉ−ＣＡＣ
ＨＥはそれはｎＩＣＡがアクティブである場合にのみＩ
Ｏコマンドとして受け付ける。従って、キャッシュは■
０コマンドを対とされたＣＰＵからのみ受（づ付ける。 システムバス１４１の同期動作は、サンプルされる時に
信号変化が発生しない限り、」二連したシステム環境に
おいて可能とされる。この動作を実現する為には２つの
タイミングが基本であり、その１つはバス上に信号を発
生することであり、その他方はサンプリングして信号を
検出することである。これらの２つのタイミングは、バ
スクロックＢＣＬＫから発生されねばならず、そのクロ
ックはマスタクロックＭＣＬＫと特定の位相関係にあり
、内部論理動作と特定の関係を維持する。これらのタイ
ミングは、バス上において互いに小さなスキュー即ち歪
を持っており、次式を満足するものでなければならない
。 Ｔｇ−ｓ　　＞　　Ｔｐｒｏ　　＋　　Ｔｓｋこ−で、
Ｔｇ−ｓは信号発生タイミングから信号サンプリングタ
イミングへの期間であり、　Ｔｐｒｏは信号の最大伝播
遅れ時間であり、Ｔｓｋはバスグロックのスキューであ
る。 システムバスの物理的条件が上式を満足するものではな
い場合、信号はサンプリングタイミングに関して非同期
的に到着する。この場合、外部非同期信号を同期させる
為にバスインターフェース内にシンクロナイザが必要で
ある。非同期動作はバスの物理的寸法又はどの様な種類
のタイミング遅れをも制限するものではないが、゛′同
期障害″の可能性を除去することが極端に困難であると
いう重大な欠点が存在する。非同期方法の別の欠点は、
非同期方法において必然的に必要とされるハンドシェイ
クプロトコールに起因する速度上の制限である。このこ
とは、マルチデータ転送モードにおいて特に非効率的で
ある。ハンドシェーク手法は、１つのソースと１つ又は
それ以上のデスティネーションとの間での相互通信の有
用な方法であり、１つこれはデータ転送動作の安全な方
法であるが、タイミングプロトコールが速度を制限し且
つ非常に高速のバス動作においては屡々不満足なことが
ある。更に、非同期バスは）、イズにも敏感である。 好適実施例においては、システムバス１４１は１つのタ
ロツク：　ＢＣＬＫを持っている。ＭＣＬＫはＣＰＵｌ
ｌ０とキャッシュ１２０及び１３０の内部論理動作の為
に使用され、且つＢＣＬＫは上述した如くバス動作の同
期タイミングを発生する為に使用される。 システムバスは、ハンドシェーク及び非ハンドシェーク
方法の適合性の組合せを与えることが可能である。 好適実施例においては、システムバス１４１は高速の同
期バスでマルチプルマスタ機能を具備している。各潜在
的なマスクは、コントロールライン即ち制御線１１１を
介してプロセサ１１０へ接続されているインタラプトコ
ントローラ１７０へ接続される別々のインタラブ１−ラ
インを持つことが可能である。システムバス１４１はマ
ルチプＬノクス動作されるデータ／アドレス経路を持っ
ており且つ単−又は複数ワードブ

【Ｊツク転送を可能と
する。該バスは効率的なＣＰτＪ−キャンシュ動作を可
能とする為に最適化されている。それは明示的な読取／
修正７苫込サイクルを持つものではないが、バスを解放
すること無しに読取次いで書込サイクルを行うことによ
ってこのことを実行する。 第１図の実施例の例示として、本システムは単一のＣＰ
Ｕｌｌ０と、８人力固定優先バスアービタ１８０と、イ
ンタラプトコントローラ１７０とを有している。全ての
信号はクロックの端部で発生され且つサンプルされ、且
つ次のクロック端部の前に少なくともセットアツプ時間
の間安定であり且つ中間回路動作を回避する為にクロッ
ク端部の後少なくとも保持時間の間一定に保持されるべ
きである。これは、バス遅延に制限が課されるへきであ
ることを意味しており、それはバス長さ及びローディン
グを制限する。 システムバス１４１は複数個の信号を有している。例え
ば、第５図に示した如く、１実施例の場合、システムバ
ス１４１は以下の信号を有することが可能であり、ＩＩ
　／　１１は低の場合に真を表す信号を示している。 ＡＤ　＜３１　：　Ｏ＞　　：　　アドレス／データバ
スこれはマルチプレクス動作されるアドレス／データバ
スである。有効なバスサイクルの間、バスの権利を持っ
たバスマスタはバス上にアドレスを与える。次いで、そ
のバスマスタは書込の為にバス上にデータを与えるか、
又はそのＡＤババス方を高インピーダンス状態へ３状態
（フロート）とさせて読取の間にデータを受け取る準備
をする。 ＣＴ（３：Ｏ＞　　　：　　ＣｙｃｌｅＴｙｐｅＣＴ　
＜３　：　２＞はバス上のマスクのタイプ及び読取又は
書込サイクルが行われているが否かを表す。 ｏｏ　　　ｃｐｕ書込（ＣＰＵ型装置により書込の送出
） ０１　　　ＣＰＵ読取（ＣＰ　Ｕ型装置により読取の送
出） １０　　　Ｉ○書込（ＩＯＰ型装置により書込の送出） １１　　　ＩＯ読取（ＩＯＰ型装置により読取の送出） ＣＴ　（１：　Ｏ）はサイクル中に転送されるべきワー
ド数を表す。 ＣＴ　＜１　：　Ｏ＞ ００　　単一ワード転送 ０１　　カッド語転送 １０　１６ワード転送 １１　　グローバルＣＡＭＭＵ書込 ＭＳ　＜４　：　Ｏ＞　　：　　システムメモリ空間ビ
ットシステムＭＳビットは、現在のアクセスが発生する
メモリ空間及びキャッシュが内部サイクルを行うことを
表すコードを特定する。そのサイクルは、キャッシュエ
ントリをアップデートするか、又はキャッシュが一層最
近のデータのコピーを持っている場合には１本システム
バスヘデータを供給するかの何れかの為に必要とされる
。 ＭＳ　　：　　４３２ ０００　メインメモリ、専有空間。 キャッシュ可能ライトスルー （ｗｒｉｔｅ　ｔｈｒｏｕｇｈ）。 ００１　　メインメモリ、共有空間。 キャッシュ可能ライトスルー。 ０．１０　　メインメモリ、専有空間、キャッシュ可能
コピーパック。 ０１１　　メインメモリ、共有空間。 キャッシュ不能。 ＩＸＯメモリマップドエ○空間。 キャッシュ不能。 １ｘ１　ブートローダ空間。 キャッシュ不能。 キャッシュＭＭＵ及びメモリマツブト空間内の装置の間
の転送は単−又は部分的ワードのみによる。 該転送がメモリマツブト空間内間へのものである場合、
それは単一サイクル型のもの、即ちＣＴ（１：　０）は
（ｏＯ）であり、次いで下位の２つのＭＳビットは参照
されたデータの寸法を表す。 ＭＳ（１：０） ＯＸ　　　全体ワード転送 １０　　バイト転送 １１　　１／２ワード転送 転送されるバイト又は半ワードは、データのアドレスに
よって指摘されているバスビット上に現れねばならない
。例えば、アドレスＦＦ０３（ＨＥＸ）へのバイトアド
レスの間、所望のデータはワードの第３バイトであるバ
ス信号ＡＤ（２３：１６〉上に現れねばならない。 キャッシュ１２０又は１３０が共有書込（即ち、メイン
メモリ１４０内の共有空間内への書込）又はシステムバ
スからのＩＯ書込によってアクセスされると、適宜のキ
ャッシュ内のヒツトラインは無効とされねばならない。 キャッシュがシステムバスからの工○読取によってアク
セスされると。 キャッシュ内の整合されたよごれたデータは送り出され
ねばならない。 マスクはスレーブに対して、スレーブが応答することの
可能なサイクルのタイプを送出せねばならず、そうでな
いとバスはタイムアウトとなる。 ＡＣ／　　：　　ＡｃｔｊｖｅＣｙｃｌｅこれは現在の
バスマスタによって起され、バスサイクルがアクティブ
であることを表す。 ＲＤＹ／　　：　　ＲｅａＤＹ ＥＤＹ／は、所要のバス動作を完了する準備がなされ且
つ入手可能なデータを取ったか又は読取データをバス上
に与えたかの何れかの場合に、アドレスされたスレーブ
によって送出される。ＲＤＹ／はＣＢＳＹ／が不活性状
態となる迄はアサート即ち起生されない。長いアクセス
時間を許容する為に、複数ワードアクセスサイクルに関
しての転送の間はＲＤＹ／を否定されることが可能であ
る。複数ワード読取書込サイクルの間、ＲｅａＤＹ／は
、転送の最初のワードが除去される２クロツク前に７サ
ートされねばならない。次のデータが遅延されるべき時
には、ＲｅａＤＹ／はそれがアサートされた後のクロッ
クで否定されねばならない。この信号は、スレーブとし
て機能することの可能な装置間の″ワイヤードＯＲ″さ
れたものである。 ＣＢＳＹ／　　：　　ＣａｃｈｅＢＵＳＹＣＢＳＹ／は
、バスアクセスに起因して、内部サイクルを実行してい
る時にキャッシュによって送出される。バス及びアドレ
スされたスレーブの現在のコントローラは、ＣＢＳＹが
偽（ｆａｌｓｅ）になる迄そのサイクルを完了してはな
らない。この信号はキャッシュ間で″ワイヤーＯＲ”さ
れている。ＣＢＳＹ／ラインは、動作が終った後にのみ
解放される。専有書込モードの場合、各スレーブキャッ
シュはそのＣＢＳＹ／信号を高インピーダンス状態に維
持する。 Ｍ　Ｓ　Ｂ　Ｅ　／　　：　　ＭｅｍｏｒｙＳｉｎｇｌ
ｅＢｉｔＥｒｒｏｒこれは、単一ビットメモリエラーを
検知し且つ訂正した後にメインメモリ１４０によって送
出される。これは、エラーのデータがバス上で真（ｔｒ
ｕｅ）の時にのみ真となる（即ち、４ワード転送の３番
目のワードがこのサイクルにおいて訂正した読取エラー
を持っていると、該３番目のワードがバス上でアクティ
ブである時間中、（ＭＭＢＥ）は真である。）。 Ｍ　Ｍ　Ｂ　Ｅ　／　　：　　Ｍｅ［ＩＩｏｒｙＭｕｌ
ｔｉｐｌｅＢｉｔＥｒｒｏｒこれは、それが訂正不能の
メモリエラーを検知するとメインメモリによって送出さ
れる。これは。 エラーのデータがバス上で真の場合のみ真となる（即ち
、４ワード転送の３番目のワードがこのサイクルにおい
て訂正不能の読取エラーを持っていと、該３番目のワー
ドがバス上でアクティブの時間中、ＭＭＢＥは真となる
６）。 ＢＥＲＲ／　　：　　ＢｕｓＥＲＲｏｒこれは、それが
バスタイムアウト状態を検知するか又はバスパリティエ
ラーが検知された後に、バス調整論理によって送出され
る。信号タイムアウトタイミングはＢｕｓＧｒａｎｔの
期間である。 Ｐ　＜３　：　Ｏ＞　　：　　パリティビット３乃至Ｏ
これらは、ＡＤ　＜３１　：　Ｏ＞バス上の４バイト用
の４つのパリティビットである。アドレス及びデータの
両方が全てのサイクルでパリティをチェックする。 ＰＥＲＲ／　　：　　Ｐａｒｉｔｙ　　ＥＲＲｏｒこれ
は、各装置のパリティ検査回路によって駆動されるオー
プンコレクタ信号である。それは、パリティエラーがア
ドレス又はデータの何、れかにおいて検出されるとアサ
ート即ち起生される。それは、バス調整論理１８０によ
ってラッチされ、それはバスエラーシーケンスを発生す
る。 ＢＲＸ　　：　　ＢｕｓＲｅｑｕｅｓｔこれは装置ｘか
らバスアービタ１８０へのバス要求信号である。 ＢＧＸ　　　：　　　　ＢｕｓＧｒａｎｔこれはバスア
ービタ１８０から装ｆｉｌｘへのバス許可信号である。 ＬＯＣＫ　　： これは、読取／修正／書込サイクルの間に発生される。 それはＣＴ及びＭＳ信号と同じタイミングを持っている
。 ＭＣＬＫ　　：　　マスタクロック マスタクロックＭＣＬＫは１個又は複数個のＣＰＵｌｌ
０及びキャッシュ１２０及び１３０へ送られる。 ＢＣＬＫ　　：　　ＢｕｓＣｌｏｃｋ これはシステムのバスクロックである。全ての信号はそ
の上昇端部で発生され且つ検知される。 ＲＥＳＥＴ／　　： これはシステムのマスタリセット信号である。 それは多数のバスクロックサイクルに対してアサ＝１−
される。　　　゛ ＲＡＴＥ　　：　　ＢＣＬＫ／ＭＣＬＫ　　ｒａｔｅＴ
＝ｏｗ　　：　　ＢＣＬ、ＫはＭＣＬＫ　（例えば、６
０ｎｓ）の１／２の周波数を持つ。 Ｈｉ　ｇ　ｈ　：　　Ｂ　ＣＬ　ＫはＭＣＬＫ　（例え
ば、１２０　ｎｓ）の１／４の周波数を持つ。 １実施例においては、システムアーキテクチャ−はマル
チプル即ち複数のキャッシュメモリ、マルチプルのプロ
セサ、及び■○プロセサを有している、この実施例にお
いては、それがストアされており及び／又は使用される
全ての個所において同一のデータを同じ値に維持する上
での問題がある。この問題を緩和する為に、キャッシュ
メモリはシステムバスをモニタし、各サイクルを検査し
てそれが本システム内のデータの一貫性に影響を与える
ことが可能なタイプのものであるか否かを判別する。そ
の結果が庁定である場合、キャッシュは内部サイクルを
実行して、それはそのデータをパージせねばならないか
又はバス上のアドレスされた装置からの代りにキャッシ
ュからシステムバスヘデータを供給せねばならないかを
決定する。 キャッシュがこのことを決定する間、そわはＣａｃｈｅ
ＢｕｓＹ／をアサートする。それがサイクルを終了する
と、それはＣａｃｈｅＢｕＳＹ／を否定とする。それが
データを持っていると、それはそれをバス上に与え且つ
Ｒｅ　ａ　Ｄ　Ｙ　／をアサートする。 キャッシュをして内部サイクルを実施させるバスサイク
ルは以下の通りである。 １、専有メモリ空間に対するＩＯ読取（ＩＯＲ）。 これはキャッシュがデータを供給することを許容し、そ
れは修正されている場合もあるがメモリに未だ書込され
ていない。ＭｅｍｏｒｙＳｐａｃｅコードは〈０１０ｘ
ｘ）である。即ち、メモリ空間はメインメモリであり、
且つ所要のデータは専有メモリ区域内にコピーバックモ
ードでキャッシュされる。 プログラミングエラーに起因して、１６ワードサイクル
がキャッシュ可能であると宣言され且つキャツシュヒツ
ト即ちキャッシュ当りが発生すると、該キャッシュは最
初の４ワードを正確に供給し且つ次いで残りの１２ワー
ドへ転送された４番目のワードの値を供給する。 ２．１．４、又は１６ワードの■０書込サイクル（ＩＯ
Ｗ）、これは、キャッシュがそれ（それら）が有してい
るメモリ内で変化されるべき何れのデータも無効化する
ことを許容する。ｌｉｌｅｍｏｒｙｓρａｅ８コードは
＜０Ｏ１ｘｘ＞、　（ＯＯｌｘｘ）。 及び＜０１０ｘｘ）である。即ち、キャッシュされた全
ての整合データをパージする。 ３、　単−及び４ワードＣＰ　Ｕの共用メモリへの書込
。これは、その他のキャッシュが、メモリ内で変化され
ているそれらが収容している全てのデータを無効化させ
ることを可能とする。ＭｅｍｏｒｙＳｐａｃｅコードは
＜００３．ｘｘ＞である。即ち、何れの整合即ちマツチ
ングデータもキャッシュ可能であり共用メモリ区域内に
ある。 ４、　キャッシュメモリ管理ユニット（Ｇ　Ａ　Ｍ　Ｍ
Ｕ）制御レジスタへのグローバル書込。マルチプルＣＰ
Ｕシステムにおいて、例えばマルチプルキャッシュ対と
を具備、ＣＢＳＹラインをモニタし且つグローバルモー
トでＣＢＳＹがオフしている場合にＲＤＹ信号を送出す
る為に付加的な装置が必要とされる、 ５、　データキャッシュメモリ管理ユニット（ＤＣＡＭ
ＭＵ）からそのコンパニオンの命令キャッシュメモリ管
理ユニット（ＩＣＡＭＭＵ）へのアクセス。 以下の説明は、システムバスを横断して成功裡にデータ
を転送する為に続いて行われるべきバス転送要求の例示
的要約である。ソフトウェア上の約束ごとに起因するそ
の他の制限も必要になる場合がある。 （１）　　ＢＣＬＫの上昇端部で全ての活動が発生ずる
。 （２）　　全ての信号は全ての適宜のセットアツプ及び
保持時間に適合せねばならない。 （３）　　マスタはスレーブが実行可能なサイクルのみ
をスレーブへ送出せねばならない。これらのものは以下
の通りである。 （ｉ）ＭＭＩＯ及びブート（Ｂ　ｏ　ｏ　ｔ）アクセス
は単一サイクルのみである。 （１１）　　メモリへの１６ワード転送は工○タイプサ
イクルとし、で送出することが出来るだけである。 （４）　　キャッシュ可能サイクルの間、バススレーブ
は、ＣａｃｂｅＢｕＳＹ／が否定される迄、ＲｅａＤＹ
／を送出してはならない。キャッシュ不能サイクルの間
、アドレスされたスレーブはＣａｃｈｅＢｕｓＹ／の為
にテストする必要はない。 ＣａｃｈｅＢｕＳＹ／が否定された時にＲｅ　ａ　ＤＹ
／がアサートされると、本メモリシステムはそのサイク
ルをアボート即ち中断せねばならない。 典型的なシステムバス１４１サイクルは、バスアービタ
１８０へのＢｕｓＲｅｑｕｅｓｔをアサートすることに
よって装置がバスの支配を要求する時に開始する。成る
時間後に、アービタ１８０はＢｕｓＧｒａｎｔを送り返
し、要求する装置がバスを使用することが可能であるこ
とを表す。次のクロックで、その装置はＡｃｔｉｖｅＣ
ｙｃｌｅ／、バスアドレス、バスＣｙ　ｃ　ｌ　ｅ　Ｔ
　ｙ　ｐ　ｅ、及びバスＭｅｍｏｒｙＳｐａｃｅコード
をアサートする。バスアドレスは２個のＢＣＬＫの後に
除去される。そのサイクルが書込であると、データはＡ
ｄｄｒｅｓｓＤａｔａライン上でアサートされる。それ
が読取サイクルであると、Ａ　ｄ　ｄ　ｒ　ｅｓｓＤａ
ｔａラインは３状態であり、データがそれらの上に与え
られることを予期する。次いで、以下の１つが発生する
。 １）該サイクルがキャッシュ内部アクセスを包含すると
、キャッシュは、それがその内部動作を完了する迄、Ｃ
ａｃｈｅＢｕＳＹ／をアサートする。ＣａｃｈｅＢｕＳ
Ｙ／がアサートされるとメインメモリがそのサイクルを
完了することを禁止する。ここで、幾つかの発生するこ
との可能なシーケンスが存在する。 １）該サイクルが専有メモリへの工○読取であり且つキ
ャッシュが最も最近のデータを持っている場合、該キャ
ッシュは同時的に該データをシステムバス１４１上に与
え、ＲｅａＤＹ／をアサートし且つＣａｃｈｅＢｕＳＹ
／を否定する。ＲｅａＤＹ／が真になることは、それが
現在のサイクルをアボートすることをメモリ１４０へ表
す。 １ｊ）　　該サイクルが工○書込又は共用メモリへの書
込である場合、メモリ１４０はＣａｃｈｅＢｕＳＹ／が
否定され且つＲｅａＤＹ／がアサ−１〜されるのを待つ
。 １ｉｉ）　　該サイクルがメインメモリ１４０内の専有
メモリへのｌ０ｆｉ取であり、且つキャッシュがデータ
を持っていない場合、ＣａｃｈｅＢｕＳＹ／は究極的に
否定される。このことは、メモリ１４０がバス１４１上
のデータをアサートし且っＲｅａＤＹ／をアサートする
ことを可能とする。 ２）　該サイクルがキャッシュアクセスを包含しない場
合、ＣａｃｈｅＢｕＳＹ／はモニタする必要は無い。 Ｒｅ　ａ　Ｄ　Ｙ　／が真になることは、該データが成
功裡に転送されたことをマスクに知らせる。単一ワード
アクセスの場合、それはサイクルが終端であることを表
す、ＲｅａＤＹ／は、ＡｃｔｉｖｅＣｙｃｌｅ／後の１
個のＢＣＬＫが落とされる迄真のままである。それが読
取サイクルの場合、データは、ＡｃｔｉｖｅＣｙｃｌｅ
／よりも１個のＢＣＬＫ長く真のままである。書込サイ
クルの場合、データはＡｃｔｉｖｅＣｙｃｌａ／と共に
落とされる。ＢｕｓＲｅｑｕｅｓｔ、ＭｅｍｏｒｙＳｐ
ａｃｅ、及びＣｙｃｌｅＴｙｐｅもＡｃｔｉｖｅｃｙｃ
ｌｅ／と共に落とされる。ＢｕｓＲｅｑｕｅｓｔが偽と
なることは、バスアービタ１８０により次のＢＣＬＫで
ＢｕｓＧｒａｎｔと落とさせ、そのサイクルを終了させ
る。ＲｅａＤＹ／ｌｔ、ＢｕｓＧｒａｎｔと共に落とさ
れる。該サイクルがマルチワード型であると、ＲｅａＤ
Ｙ／が真になることは、その後も転送が行われることを
表す。マルチプルワードサイクルの最後の転送は、対応
する単一ワードサイクルのものと同一である様に見える
。 読取／修正／書込サイクルは、両者間にバス調整が発生
することの無い、読取及び書込サイクルである。読取デ
ータはＢＣＬＫ端部乃至はエツジと同時か又はその前に
除去されねばならず、該エツジにおいて次のＡｃｔｉｖ
ｅＣｙｃｌｅ／がアサートされる。 ＢｕｓＥｒｒｏｒ即ちＢＥＲＲ信号が与えられて、何等
かのバス障害状態の後にシステムバス１４１が秩序正し
くクリアされることを可能とする。 最長サイクルの長さは既知（例えば、１６ワード読取又
は書込）であるから、充分な保護を与える為にはＢｕｓ
Ｇｒａｎｔをタイムアウトさせることが必要とされるに
過ぎない。マスクの場合に、装置がＢｕｓＥＲＲｏｒを
検知すると、それは直ぐにそのサイクルをアボートし、
ＢｕｓＲｅｑｕｅｓｔを落とし、且つバスをオフさせる
。ＢｕｓＥＲＲｏ　ｒが落とされると、ＢｕｓＧｒａｎ
ｔは現在のマスクに落とされる。バス駆動論理はこの状
態を処理するべく設計されている。バスタイムアウトを
起した最後のサイクルの開始時に提供されたアドレスは
バスコントローラ内のレジスタ内にストアされる。 Ｐａｒｉｔｙ　　ＥＲＲｏｒ／が真になるとＢＥＲＲも
発生される。タイムアウトとＰｒ１ｔｙＥＲＲｏ　ｒの
両方が同時に真になると、タイムアウトが手順を踏む。 図示した如く、メインメモリ１４０は、読取−書込メモ
リアレイエラー訂正及びドライバーレシーバ及びバスイ
ンターフェース回路を有しており、それはメインメモリ
１４０とシステムバス１４１との間での転送用のバス接
続及びインターフェースプロトコル取り扱いを与える。 メインメモリ１４０メモリエラー訂正ユニツトは、メイ
ンメモリ１４０の記憶部から読取が行われる場合に、エ
ラー検知及び訂正を与える。エラー訂正ユニットはメイ
ンメモリ１４０のメモリアレイ記憶部へ接続され、且つ
システムバス１４１を介してデータキャッシュＭＭＵ　
１３０及び命令キャッシュＭＭＵ１２０へ接続される。 メモリ１４０から読み取られるデータはエラー検知訂正
ユニットによってエラー訂正の為に処理される。 プロセサ１１０は、上述した態様で、転送されるべきデ
ータの開始位置を表す様に命令キャッシュＭＭＵ　１２
０及びデータキャッシュＭＭＵ１３０へアドレスを与え
る。好適実施例において、このアドレス情報は仮想又は
論理アドレス形態で与えられ、それは連合マツピングを
介して、メインメモリ１４０内の実際の即ち物理的アド
レスに対応する。メインメモリ１４０は、システムバス
１４０を介して接続されて物理的アドレスに応答して、
メインメモリ１４０内のアドレス可能な位置からのデー
タの読取及び書込を与える。 命令キャッシュＭＭＵ　１２０及びデータキャッシュＭ
ＭＵ　１３０の非常に高速のメモリは、それらの夫々の
アドレス可能な非常に高速のメモリからのマツプした連
合的態様でデジタル情報の選択的記憶及び出力を与える
。命令キャッシュＭＭＵ１２０は、主メインメモリ〕、
４０への選択的アクセスを管理する為のメモリ管理手段
を有しており。 且つ仮想から物理的アドレスへのマツピング及び変換を
実行し、必要な場合に、システムバス１４１へそこから
メインメモリ１４０への物理的アドレス出力を与える。 データキャッシュＭＭＵ１３０は又、プロセサ１１０か
らの出力としての仮想アドレスに応答する非常に高速の
マツブトアドレス可能メモリを持っている。命令キャッ
シュＭＭＵと同様な態様において、データキャッシュＭ
ＭＵ１３０は、メインメモリ１４０への選択的アクセス
を管理する為のメモリ管理手段を持っており。 該メモリ管理手段は、仮想から物理的アドレスマツピン
グ及び変換を包含しており、必要な場合に、物理的アド
レス出力をシステムバス１４１へ且つそこからプロセサ
１１０からの仮想アドレス出力に応答して主メモリ１４
０へ与える。システムバス１４１は、メインメモリ１４
０、命令キャッシュＭＭＵ１２０、データキャッシュＭ
ＭＵ１３ｏ。 及びそれらに接続されておりそれらの間でデジタル情報
を通信するその他の要素に接続されて高速通信を与える
。 ＣＰＵｌｌ０は、２つの非常に高速のキャッシュバス、
命令キャッシュ／プロセサバス１２１及びデータキャッ
シュ／プロセサバス１３１を介して、２つのキャッシュ
ＭＭＵ　１２０及び１３０へ同時的にアクセスすること
が可能である。各キャッシュＭＭＵは、キャッシュＭＭ
ＵへのＣＰＵアクセスに“ミス″があると、システムバ
ス１４１にアクセスする。キャッシュＭＭＵは基本的に
ＣＰＵ１１０延長時間とメインメモリ１４０アクセス時
間との間の速度差を除去している。 Ｉ１０インターフェース処理ユニット（ＩＯＰ）１５０
は、第１図に示した如く、工○アダプタ１５２、ＩＯプ
ロセサユニット１５３、及び局所メモリＭＩ○１５４を
有している。Ｉ１０インターフェース１５２は、システ
ムバス１４１及び外部Ｉ１０バス１５１をインターフェ
ースし、後者に対して外部Ｉ１０装置が接続されている
。Ｉ１０アダプタ１５２の異なったバージョンを構成す
ることが可能であり、例えばディスクやテープ等の二次
的記憶装置とインターフェースさせたり、又カスタムの
バスのみならずＶＭＥ　ｂ　ｕ　ｓやＭＵＬＴ　Ｉ　ｂ
　ｕ　ｓ等の異なった標準工／○バスとインターフェー
スさせることも可能である。Ｉ１０プロセサユニット１
５３は既存の標準のマイクロプロセサの任意の種類のも
のとすることが可能であり、又はカスタムのマイクロプ
ロセサ又はランダムロジックとすることが可能である。 ディスク制御プログラムを有するＩＯプログラムはＭＩ
○１５４内に存在することが可能である。 システムバス１４１上のデータ転送モードはＣＴババス
介してＣＴコードによって定義される。 好適実施例においては、メインメモリ１４０（即ち、Ｍ
ｐ）へのデータキャッシュＭＭＵ　１３０のデータ転送
は、カッド語モード（即ち、］−っのアドレスに４個の
連続するデータワードが続くもの）又は単一ワードモー
トの何れかとすることが可能である。 工／○読取／書込動作は■○プロセサｌ０ＰＩ５０で開
始されるが、上述した単−及びカッドモードに加えて、
ブロックモードを宣言することが可能である。ブロック
モードは、システムバス１４１」二で１６ワード連続デ
ータ転送がデータ転送速度を増加させることを可能とす
る。このことは、通常、工○読取でページの′ライトス
ルー（全書込）′を行う為にのみ使用される。ＩＯｆ込
で、これは、　′ライトスルー′又は′コピーバック′
ページの何れかを宣言することが可能である。工０Ｐ１
５０がメインメモリ１４０からｌ０Ｐ１５０へのデータ
転送を開始すると、メインメモリ１４０がコピーパック
方法に応答する代りに、キャッシュはＩＯＰ要求に応答
せねばならない場合がある。何故ならば、最も最近に修
正されたデータを持っているのはメインメモリ１．４０
ではなくデータキャッシュ１３０の場合があるからであ
る。 特別の制御信号がキャッシュ１２０，１３０へ、及びメ
インメモリ１４０（即ち、ＣＢＳＹ／及びＲＤＹ／信号
）へ供給される。 読取−修正−書込動作の場合、単一読取動作には１つの
バス要求サイクル内において単一ワード書込動作が続く
。 メインメモリ１４０はメモリ間ハスに接続されている多
数基板のメモリを有することが可能である。メモリ間バ
スは、メインメモリアドレスバス及びメインメモリデー
タバスに分離される。上述した全てのデータ転送モード
がサポートされる。 ブートＲＯＭは特別のアドレス空間内に位置されており
且つ直接的にシステムバス１４１へ接続させることが可
能である。 第１図を再度参照すると、プロセサ１１．０は又インタ
ラプトベクトル及びコントロールライン１１１を介して
インタラプトコントローラ１７０へ接続して示されてい
る。図示した如きインタラプトコントローラ１７０は、
インタラプトライン１４５を介してメインメモリ１４０
へ接続されており、且つインタラプトライン１５５を介
して工○Ｐ１５０へ接続されており、且つインタラプト
ライン１６５を介してアレイプロセサ１７０へ接続され
ている。インタラプトコントローラ１７０は、インタラ
プトライン１１１を介してプロセサ１１０へのインタラ
プトを合図する。 インタラプトコントローラ１７０はＣＰＵｌｌ０へ接続
されており、バスマスタ装置によって送出されるインタ
ラプト要求に応答する。 ＣＰＵは別の独立的なインタラプトバス１１１を持って
おり、それはマスク可能なインタラプトを制御し且つイ
ンタラプトコントローラ１７０へ接続する。各レベル−
（ンタラプトはＣＰ　Ｕ内のｌ５Ｗ（即ち、インタラプ
トステータスワード）の対応するビットによってマスク
されることが可能である。全てのレベルはベクトル化さ
れたインタラプトで且つ共通要求及びアクノリツナ／イ
ネーブルラインを持っている。 バスインタラプトコントローラ１７０は、幾つかの高レ
ベルインタラプトソースをイネーブルさせてＣＰＵ１．
１０をインタラプト即ち中断させる。 １実施例において、インタラプトコントローラ１７０は
並列の固定優先型のものである。そのプロトコールはシ
ステムバス１４１のものと同様であり、且つ同じライン
上でグループ及びレベルをマルチプレクス動作する。 インタラプトコントローラ１７０は以下の信号によって
各潜在的インタラプト用装置へ接続される。 ＩＲＥＱＸ／　　：　　装置ＸからのＩｎｔｅｒｒｕｐ
ｔＲＥＱｕｅｓｔこの信号は、サービス用の要求として
、インタラプトする装置によってインタラプトコントロ
ーラ１７０へ送出される。 ＩＥＮＸ／　　：　　装置ｘへのＩｎｔｅｒｒｕｐｔＥ
Ｎａｂｌにれは、インタラプトする装置へインタラブ［
・コントローラ１７０によって送出され、それがインタ
ラプトサービスが許可されたことを表す。 Ｉ　Ｂ　Ｕ　Ｓ　＜４　：　Ｏ＞　　：　　Ｉｎｔｅｒ
ｒｕｐｔＢＵＳこれらの５本のラインはインタラプトコ
ントローラ１７０へのインタラプトグループ及びレベル
を担持する。これは３状態バスである。 Ｉ　ＲＥ　Ｊ　／　　：　　ＩｎｔｅｒｒｕｐｔＲＥＪ
ｅｃｔこの信号はインタラプトする装置に、ＣＰＵ１１
ｏがこのグループ内のインタラプトを受け付けることを
拒絶したことを示す。これは全てのインタラプト装置へ
接続される。 インタラプトコントローラ１７０は、以下の如く、信号
ライン１１１によって１個又は複数個のＣＰＵｌｌ０へ
接続される。 Ｉ　Ｒ／　　：　　ＣＰＵ　Ｉｎｔｅｒｒｕｐｕｔ　Ｒ
ｅｑｕｅｓｔＩＲ／は未処理のベクトル化インタラプト
の存在を表しており、そのレベルはＶＣＴ　（２：　Ｏ
＞ライン上で得られる。 Ｉ　Ａ　Ｋ　／　　：　　ＣＰＵ　Ｉｎｔｅｒｒｕｐｔ
　ＡｃＫｎｏｔｙｌｅｄｇｅＣＰ　Ｕ　１　］、　０は
ＩＡＫ／を送り出して、インタラプトが受け付けられた
ことを表し、且つ同時に、ＶＣＴ　＜４　：　Ｏ＞ライ
ンを介してベクトル番号を読み取る。ＩＡＫ／及びＩＲ
／はハンドシェーク態様を構成する。 Ｍ　Ｋ　　：　　ＭａｓＫｅｄ　ｒｅｓｐｏｎｓｅ現在
のインタラプトをマスクしている各ＣＰＵは、ＩＡＫ／
信号の代りにＭＫ倍信号返送する。 この場合は、インタラプトはＣＰＵ内にはラッチされな
い。ＭＫはインタラプトコントローラによってマスクし
たインタラプトを解放し且つ新たに到着したより高レベ
ルのインタラプトに譲る為に使用することが可能である
。 ＶＣＴ　（５：　Ｏ）　　　：　　レベル及びベクトル
コードＶＣＴラインはマルチプレクス動作され、且つレ
ベル番号及びベクトル番号を与える。ＩＲ／がアクティ
ブであると、レベル番号０−７はＶＣＴ＜２　：　Ｏ＞
ラインに与えられる。ＩＡＫ／がｃｐＵによって活性化
されると、ＶＣＴ　＜４　：　Ｏ＞ラインは、そのレベ
ルの３２個のインタラプトの１つを識別するベクトル番
号を持っている。ＶＣＴラインはインタラプトコントロ
ーラ１７０からの出力を１個又は複数個のＣＰＵｌｌ０
へ接続する。 ＣＰＵｌｌ０はＩＡＫ／を活性化させ、且つ１ＢＵＳ　
＜４　：　Ｏ＞ラインを介して、各レベルにおいて３２
個のインタラプトの１つを識別するバク１−ル番号を入
力する。マルチプロセサ環境において、これらのレベル
は、システムに柔軟性のあるインタラプト手法を持たせ
る為に使用することが可能である。マルチプロセサシス
テムにおけるインタラプト方法の例として、全てのＩ　
ＲＥ　Ｑ　Ｘ　／ラインが活性化されると、ＩＳＷ内の
ＣＰＵイネーブルビットがＣＰＵがそのインタラプトを
受け付けるべきであるか否かを区別する。従って、イン
タラプトの各レベルは３２個のインタラプトを持ってお
り、且つそのレベルは、ＳＳＷ、（即ち、システムステ
ータスワード）内のイネーブルビットを制御することに
よってＣＰＵの何れか１つへ動的に割り当てることが可
能である。 現在のインタラプトをマスクしているＣＰＵによって、
ＩＡＫ／の代りに、ＭＫ（マスクした）信号が活性化さ
れる。そのインタラプトはこれらのＣＰＵによって無視
される（即ち、ラッチされない）。これらの信号は、イ
ンタラプトコントローラ１７０がマスクしたインタラプ
トを予約し且つそれが発生した場合により高いインタラ
プトを処理させることを可能とする。 第１図に関して上述した如き要素を越えて、本アーキテ
クチャ−に付加的なシステム要素を付加させ、且つシス
テムバス１４１を介して、本システムに接続させること
が可能である。 バスアービタ１８０はシステムバス１４１へ接続されて
おり且つシステムバス１４１へ接続されているシステム
要素、例えば命令キャッシュＭＭＵ１２０及びデータキ
ャッシュＭＭＵ１３０へ接続されており、システムバス
１４１へ接続されている複数個の潜在的パマスタ″要素
間のチャンネルアクセス競合を選択的に解決する。これ
は、システムバス１４１上の通信の一体性を維持し且つ
その上でのデータ転送の衝突を回避する。バスアービタ
１７０はバス要求及びバス許可入力及び出力を持ってお
り、これらは夫々命令キャッシュＭＭＵ１２０．データ
キャッシュＭＭＵ１３０．及びｌ０Ｐ１５０へ接続され
る。例えば、命令キャッシュＭＭＵ１２０が、メインメ
モリ１４０と相対的にｌ０Ｐ１５０へ又はそこからデー
タ転送をＩＰ○１５０が要求するのと同時的に、メイン
メモリ１４０からの命令データの転送を要求する場合、
バスアービタ１８０は競合を解決する責務があり、従っ
て同時的状みの結果として競合及び衝突を発生させる代
りに、２つの事象が順番に起る様にさせる。 バスマスタ間のバス調整はバスアービタ１８０によって
行われる。各バスマスタは、それがシステムバス１４１
しこアクセスせんと意図する場合に、そのバス要求ＢＲ
ラインを活性化させる。バスアービタ１８０は、その時
に常に最高の優先度を持っている新たなマスタヘバス許
可（ＢＧ）信号を返送する。 アクティブなりＲ及びＢＧ倍信号持っているバスマスタ
は、データ転送が完了する迄、そのＢＲ倍信号アクティ
ブに維持することによってバスの権利を維持することが
可能である。他のマスタは。 その夫々のＢＧ倍信号次に活性化される迄、それらのＢ
Ｒ倍信号アクティブに維持する。 システムバス１４１は共用資源であるが、１つのユニッ
トのみが任意の時間にそのバスを使用することが可能で
あるに過ぎない。各々が独立的にシステムバス１４１ヘ
アクセスすべく試みることの可能なシステムバス１４１
へ接続されている多数の潜在的なババスマスタ′°が存
在するので、バスアービタ１８０はシステムバス１４１
へ接続されるべき必要な要素である。 通常、２つの優先性調整技術があり、それらは固定優先
（ｆｉｘｅｄ　ｐｒｉｏｒｉｔｙ）と、回転又は計画優
先（ｒｏｔａｔｉｎｇ　ｏｒ　５ｃｈｅｄｕｌｅｄ　ｐ
ｒｉｏｒｉｔｙ）とである。信号処理方法にも２種類あ
り、即ち直列（即ち、デージ−チェーン）と並列とがあ
る。固定優先システムとして構成された場合、直列方法
は、並列方法よりもより少ない回路を必要とするが、処
理速度が比較的遅い。直列方法と回転優先との組合せは
、高性能バスアービタ１８０によって与えることが可能
である。並列方法は、固定又は回転優先の何れかと共に
実現することが可能であり、直列又は混合方法よりも高
速であるが、一層多くの回路を必要とする。本発明のバ
スアービタ１８０はこれらの方法の何れかを使用するこ
とが可能である。 別の実施例において、回転優先方法は、全てのバスマス
タにシステムバスを使用するのに等しい機会を与えるこ
とが可能である。然し乍ら、ＩＯＰ又は１つの特定のＣ
ＰＵが一層高い優先度を持つべきである場合、固定優先
が通常望ましく且つより簡単である。 バスアービタ１８０は又、システムバス１４１上の何れ
かのユニットによる長いバス専有をチェックする機能を
与えることが可能である。このことは、バス許可信号Ｂ
Ｇのアクティブ時間を測定することによって行うことが
可能である。ＢＧ倍信号期間が長過ぎる場合には、バス
エラー信号ＢＥＲＲを現在システムバス１４１を専有し
ているバスマスタへ発生させることが可能である。ＢＥ
ＲＲは又、Ｐａｒｉｔｙ　ＥＲＲｏｒ／が発生する時に
も発生される。 第１図に更に示した如く、アレイプロセサ１８８をシス
テムバス１４１へ接続させることが可能である。アレイ
プロセサの能力と適合性のある複雑な計算問題をダウン
ロードさせて、ダウンロードしたデータの並列処理を与
えることが可能であり、その結果得られる解答はシステ
ムバス１４１を介して送り戻される（例えば、メインメ
モリ１４０へ、又はデータキャッシュＭＭＵ　１３０へ
、及びそこからＣＰＵへ戻されそこで機能が行われる）
。 上述した如く、Ｉ１０処理ユニッ１−（ＩＯ２）１５０
はシステムバス］４１へ接続し且つ二次記憶ディスク又
はテープユニットの如きＩ１０バス］５１へ接続する手
段を持っている。工○Ｐ１５０は、メインメモリ１４０
へ及びそこからの、及びｌ０Ｐ１５０に接続されている
二次記憶装置へ及びそこからのデータの直接転送を与え
ることが可能であり、且つ命令キャッシュＭＭＵ　１２
０及びデータキャッシュＭ　Ｍ　Ｕ　１−３０とは独立
的に前記転送を実行することが可能である。ｌ０Ｐ１５
０は又″バスマスタ″としてバスアービタ］、８０へ接
続して、システムバス１４１へのアクセスを介してメイ
ンメモリ１４０へのアクセスに対する競合を解決するこ
とが可能である。このことは柔軟性を与えている。例え
ば、システムバス１４１を介してメインメモリ１４０か
らｌ０Ｐ１５０へ及びそこから二次記憶装置へ転送され
るデータは制御されて１６通りのインターリーブを与え
ることが可能であり、一方キャッシュ１２０又は１３０
とメインメモリ１４０との間の転送を制御して４通りの
インターリーブを与えることが可能である。このことが
可能であるのは、キャッシュ１２０又は１３０とメイン
メモリ１４０との間の転送の制御は工○Ｐ１５０とメイ
ンメモリ１４０との間の転送の制御とは別だからである
。 ｌ０Ｐ１５０は交互的に又は付加的にプロ１〜コル変換
を与えることが可能である。この実施例においては、プ
ロトコルｌ０Ｐ１５０はシステムバス１４〕、へ接続さ
れ、且つ更に外部Ｉ１０バス１５１へ接続される。好適
には、ｌ０Ｐ１５０もバスアービタ］、８０へ接続され
る。プロトコル変換ｌ０Ｐ１５０は、システムバス１４
１へ接続されている全てのシステム要素間でのインター
フェースアクセス及びデジタル情報のプロトコル変換を
管理する。従って、例えば、システムバス１４１アーキ
テクチャ−及び転送プロトコルは、非適合性システム及
びバス構造及びプロトコール、例えばマルチパス（Ｍｕ
ｌｔｉｂｕｓ）システムへのインターフェース等、とイ
ンターフェースすることを可能とする。 第７Ａ図乃至第７Ｃ図は、夫々、仮想メモリ、実メモリ
、及び仮想アドレス概念を示している。 第７Ａ図を参照すると、ＣＰＵｌｌ０によって見られる
仮想メモリを示しである。この仮想メモリは、２３２ワ
ード３２ビツトメモリアレイでＯからＦＦＦ　　ＦＦＦ
　　ＦＦ　（ヘキサデシマル）へ二進アドレス可能なも
のを有するものとして示しである。 この仮想メモリは、１，０２４　（２１０）個のセグメ
ントを有しており、各セグメントが１，０２４（即ち、
２”）個のページを持っており、各ページが４，０９６
　（即ち、２１２）個のワード又はバイトを洩っている
ものとして示しである。この仮想メモリアドレス空間は
使用可能な実際の実メモリ空間とは独立している。例え
ば、実メモリ（即ち、メインメモリ）は１６メガバイト
、即ち２１２ページを有することが可能である。 第７Ｂ図に示した如く、実メモリ空間はＯからＦＦＦ　
　ＦＦＦ　（ヘキサデシマル）の実アドレスＲＡによっ
て表すことが可能である。本発明のキャッシュメモリ管
理ユニットは、必要とされる如き、非常に高速の仮想か
ら実メモリ空間アドレス変換を与える。該キャッシュメ
モリ管理ユニツｌ〜は、キャッシュメモリの内容と仮想
から実メモリ空間アドレスへの成る予めストアした情報
との相関に関してのマツピングを与える。 第７Ｃ図を参照すると、３２ビツト仮想アドレスＶＡは
１０ビツトセグメントアドレス、ビット３１乃至２２（
即ち、ＶＡ＜３１．：　２２＞）、１０ビツトページア
ドレス、ビット２１乃至１２（即ち、ＶＡ　＜２１　：
　１２＞）　、及び１２ビット変位アドレス、ビット１
１乃至Ｏ（即ち、ＶＡ（１１：Ｏ＞）、を有している。 好適実施例においては、キャッシュメモリ管理ユニット
はセット連合マツピングを与え、仮想アドレスの変位ア
ドレスビットＯ乃至１１は実アドレスのビット０乃至１
１に対応する。これは成る種の利点を与えており且つ変
換及びマツピングプロセスを高速化させる。 第８図を参照すると、キャッシュメモリ管理ユニットを
ブロック図で示しである。好適実施例において、貼−キ
ャッシュメモリ管理ユニットアーキテクチャ−を、シス
テム構築又は初期値化の時点で製造又はストラッピング
又は初期値化手順の時にプログラムによって選択されて
、命令又はデータキャッシュの為に使用することが可能
である。 このキャッシュメモリ管理ユニットはプロセサキャッシ
ュバス１２１又は１３１へ接続するＣＰＵインターフェ
ースを持っており、且つシステムバス１４１へ接続する
システムバスインターフェースを持っている。該ＣＰＵ
バスインターフェースは、アドレス入力レジスタ２１０
、キャッシュ出力レジスタ２３０、及びキャッシュ入力
レジスタ２．４０を有している。該システムバスインタ
ーフェースは、システムバス入力レジスタ２６０及びシ
ステムバス出力レジスタ２５０を有している。 アドレス入力レジスタ２】−Ｏは仮想アドレスをバス２
１１を介してキャッシュメモリシステム２２０、変換論
理ブロック（即ち、ＴＬＢ）２７０、及び直接７１−レ
ス変換論理（即ち、ＤＡＴ）ユニッｌ−２８０へ接続さ
せる。ＤＡＴ　２８０及びその動作は後に第１２図を参
照して詳細に説明する。 キャッシュメモリシステム２２０からのデータ出力はバ
ス２３１を介してキャッシュ出力レジスタ２３０へ１妾
続される。該キャッシュメモリシステムは、バス２６１
を介し７て、システム入力レジスタ２６０から実アドレ
ス入力を受け取り、且つ付加的にＴＬＢ２７０から実ア
ドレス入力を受け取る。キャッシュメモリシステム２２
０へのデータ入力はキャッシュデータバス（即ち、ＤＴ
）２４１を介して行われ、それは、キャッシュ入力レジ
スタ２４０、システムバス入力レジスタ２６０、システ
ムバス出力レジスタ２５０、キャッシュ出力レジスタ２
３０、変換論理ブロック２７０．及びＤＡＴ２８０の各
々へ接続して、実７１−レス及びデータ通過能力を与え
ている。ＴＬＢ２７０及びＤＡＴ　２８０は双方向的に
ＤＴババス４］、へ接続されており、ＤＴババス４１と
ｒ　Ｌ　Ｂ　２７０　トＤＡＴ　２８０との間で実アド
レス及びアドレス変換データをカップリング即ち結合さ
せている。該システムバスインターフェースは、ＤＴバ
バス４１を介してキャッシュメモリシステム２２０との
みならず、ＤＡＴ　２８　Ｑ及びＴ　Ｌ　Ｂ　２７０と
通信することも可能である。 第９図を参照すると、キャッシュＭ　Ｍ　Ｕの詳細なブ
ロック図が示されており、内部キャッシュＭＭＵ内部動
作のデータの流れが示されている。 仮想アドレスはキャッシュ入力レジスタ２４０を介して
高速キャッシュバス１２１又は１３１から取られ、キャ
ッシュＭＭＵのアキュムレータ／レジスタ３１０内にス
トアされる。次いで、このアドレスは３つの部分に分割
される。高次ビット（＜３１：＞）はＴＬＢ３５０及び
ＤＡＴ３７０へ送られる。ビット＜１０　：　４＞はキ
ャツシュメモリ３２０バツフア選択論理へ送られて、そ
の中のラインが選択される。ビット（３：　２）はマル
チプレクサ３４１へ送られ、それはカッド語ラインレジ
スタ３３３及び３３５の４個の出力ワードの内の１つを
選択する。ビット＜Ｏ：１．＞は後述する如くストアバ
イト／ストア半ワード動作上でのみ使用される。 ＴＬＢ３５０は仮想ページアドレスの下位６ビツト（１
７：１２＞を使用して、２方向セント連合アレイ３５２
及び３５４をアクセスする。該アレイは、その出力とし
て、提起された仮想アドレスに対応するページの実アド
レスを持っている。 ビット〈１１〉は変換無しで通過される。ページ寸法は
４にであるから、ビットく１１〉はページ内のバイトで
ある明細ｆの一部である。従って、マツチ即ち整合が判
別されると、実アドレスはゲート出力されて比較器３３
２及び３３４内に入れられ、キャッシュ実アドレスタグ
出力３２２及び３２６と比較する。 ＴＬＢ３５０内にマツチが発見されないと、１）ＡＴ（
ダイナミックアドレス変換器）３７ｏが喚起される。ア
クティブプロセスに対してのセグメント及びページテー
ブルを使用することによって、ＤＡＴは提起された仮想
アドレスを実アドレスへ変換する。その実アドレスはＴ
　Ｌ　Ｂ　３５０内にロードされ、前のエントリと交換
する。次いで、ＴＬＢ３５０は実アドレスをキャッシュ
３２０へ送る。 キャッシュデータバッファ３３２１及び３２２は、各々
１６バイ１−の２本のラインの１２８セツ１へとして組
織されているセント連合メモリである。仮想アドレスの
ピント（ｌ　Ｏ：　４）はキャッシュデータバッファ内
のセットを選択する。該セント内の２本のラインの各々
に対するデータの１６バイトはゲート出力されてキャッ
シュ論理内の２個のカット語レジスタ内に入れられる。 比較器３３２及び：３３４は、実アドレス（ＴＬ。 Ｂから）をキャッシュデータバッファからの実アドレス
タグ３２２及び３２６の両方と比較する。 マツチがある場合、マツチしたラインからの適宜のワー
ドはＣＯＲ２３０へゲート出力される。ビット（３：　
２）はマルチプｌノクサ３４１を介して適宜のワー１く
を選択する為に使用される。成るラインに対する有効ビ
ットがオフであると、マツチは存在しない。 バイト又は半ワードのロードの場合、キャッシュＭ　Ｍ
　Ｕは全体のワードを与え、且つＣＰＵｌｌ０はバイト
又は半ワードを選択する。バイト又は米ワードのストア
即ち記憶の場合、一層複雑な動作シーケンスがある。Ｃ
ＰＵＩ　１０がらのバイ１−又は半ワードは同時的にＣ
ｌＲ２４０内に置かれ、キャッシュは、バイトがＣＯＲ
２３０内にス１−アされているそのワードを読み取る。 ＣＩ　Ｒ２４０及びＣＯＲ２３０の内容は合体され且つ
プロセサ／キャッシュバス上に置かわる。 ミス（即ち、マツチ無し）の場合、実アドレスがシステ
ムバス１４１上をメインメモリ１４０へ送られ、且つそ
の返答として、１６バイトラインが受け取られる。その
１−６バイトライン及びその関連するタグはキャッシュ
データバッファ３２１及び３２３内のラインと交換する
。要求された特定のワードが次いでキャッシュＭ　Ｍ　
Ｕから読み取られる。 アキュムレータレジスタ３１０はデータキャッシュＭ　
Ｍ　ＴＪ内においてアドレスレジスタとして機能し、且
つ命令キャッシュＭ　ＭＵ内においてプログラムカウン
タとして機能する。命令キャッシュＭＭＵ又はデータキ
ャッシュＭＭＵの何れかとしての機能は、本システムの
初期値化によるか又はハードワイヤー１くストラッピン
グにより決定される。モノリシック集積回路キャッシュ
ＭＭＵ実施例の場合、この決定は最終パケージングの時
に行うことが可能である（例えば、レーザ又はイオン注
入肯定により特定のピンを成る電圧又は接地ヘストラッ
ピングすることにより）。別法として、本システムによ
るチップの初期値化の一部としてそれをプログラムさせ
ることが可能である（例えば、初期値化プロトコルに対
する値をチップ上にローディングすることにより）。レ
ジスタアキュムレータ３１０はＣＩ）ＵＩＩＯからのア
ドレス出力をストアする。前述した如く、このアドレス
は３２ビツトの長さであり、ビットＯからビット３１で
ある。 ギャッシュメモリサブシステム３２０は２つの等しい半
分”Ｗ、　３２１　’及び“Ｘ、３２３”に分割されて
いる６各半分は同一であり且つデータの複数個のワード
、即ちそのデータに対する実アドレス、及びフラッグビ
ット内の成る制御情報とをストアする。該キャッシュの
内部構造を第１０図を参照して詳細に説明する。キャッ
シュＷ及びＸの各半分は、アドレス出力及びそこからデ
ータ出力の複数ワードを、Ｗキャッシュ半分３２１から
のアドレス及びデータ出力及びＸキャッシュ半分３２３
からのアドレス及びデータ出力３２６及び３２８に対し
てのライン３２２及び３２４を介して、与える。 好適実施例において、該データ出力は並列で同時的なカ
ッド語出力の形態である。これは、第１０図に示した如
く、キャッシュ半分内の各ラインに対してのキャッシュ
の各半分Ｗ及びＸ内の４個のワードの記憶構造と相補的
である。該キャッシュの２つの半分Ｗ及びＸからの夫々
のカッド語出力は、カッド語ラインレジスタ３３３及び
３３５へ夫々接続されている。該ラインレジスタ内のワ
ード数は該キャッシュの各半分内のライン毎にストアさ
れるワード数に対応している。キャッシュＷ及びＸ３２
１及び３２３の各半分からのアドレ入出力は、夫々、比
較器３３２及び３３４の夫々の各々の１つの入力端へ接
続される、各比較器３３２及び３３４の他方の入力端は
、実アドレス、ビット３１乃至１１、を出力するマルチ
プレクサ３４７の出力端へ接続されている。実アドレス
、ビット３１乃至１１、は比較器３３２及び３３４の夫
々を介して、キャッシュ半分Ｗ３２１及びＸ３２３の各
々からのアドレスインターフェースの出力と比較され、
要求されたアドレスがキャッシュ３２０内に存在するア
ドレスと対応するか否かを決定する。アキュｌいレータ
３１．０はビット１０乃至４の出力をキャッシュメモリ
サブシステムへ供給し、その中の１つのラインを選択す
る。キャッシュメモリ３２０の各半分、Ｗ及びＸ、に対
してのライン内にストアされている実アドレスは、その
夫々のアドレス出力ライン３２２及び３２６を介して、
夫々の半分からその夫々の比較器３３２及び３３５へ出
力される。ラインレジスタ３３３及び３３５の各々から
の出力はマルチプレクサ３４１へ供給される。アキュム
レータレジスタ３１０は、ビット３及び２の出力を与え
て、カット語記憶ラインレジスタ３３３及び３３５から
の４個の連続するワードの内の１つを選択する。 該ラインレジスタの各々からの選択されたワードはマル
チプレクサ３４１からマルチプレクサ３４３へ出力され
る。マルチプレクサ３４３から出力されるべきどのライ
ンレジスタ、即ち３３３又は３３５、の出力の選択は、
マツチ／マツチ無し出力又は比較器３３２及び３３４に
応答して、決定される。マルチプレクサ３４３は、第４
図のキャッシュ出力レジスタ２３０を介して、データ出
力ビツト３１乃至Ｏをプロセサキャッシュバスへ接続さ
せる。比較器３３２及び３３４から出力されるマツチ／
マツチ無し信号は、キャッシュＷ（３２１，）又はＸ（
３２３）の夫々の対応する半分に対して、キャツシュヒ
ツト乃至は当り（即ち、要求された実アドレスがキャッ
シュ内に存在しており且つデータが有効であること）又
はキャッシュミス即ちはずれ（即ち、要求されたデータ
がキャッシュ内に不存在）を表す。実アドレスビット３
１乃至１１はマルチプレクサ３３７から比較器３３２及
び３３４へ供給されるが、それは３４８で示した連結プ
ロセスによって構成される。セラ１〜連合マツピングに
おいて実アドレスビット１１に対応するレジスタアキュ
ムレータ３１０出力ビツ１−１１は、Ｔ　Ｔ−３２７０
のマルチプレクサ３４５からの実アドレス出力ビツト３
１乃至１２と共に、連結される。 第８図のＴＬＢ２７０は第９図に詳細に示してあり、そ
れは変換論理ブロック記憶メモリ３５０を有しており、
該メモリはＸ半分３５２と同一のＸ半分３５４とを有し
ており、その各々は記憶用の複数個のラインを持ってお
り、各ラインは仮想アドレスとフラッグステータスビッ
トと実アドレスとを持っている。各半分は、仮想アドレ
ス出力と実アドレス出力とを与える。ＴＬＢ３５２のＷ
半分からの仮想アドレス出力は比較器３６２へ供給され
る。Ｘ半分３５４の仮想アドレス出力は比較器３６４へ
供給される。比較器３６２及び３６４への他方の入力は
共通にレジスタアキュムレータ３１０出力ビツト３１乃
至１８へ供給される。 ＴＬＢ内のラインの１つをアクティブ選択ラインとして
選択するレジスタアキュムレータ３１０の出力ビツト１
７乃至１２に応答して、ラインがＴＬＢ内において選択
される。ＴＬＢのＷ及びＸ半分３５２及び３５４の夫々
からの仮想アドレス出力は選択されたラインに対応する
。比較器３６２及び３６４からの“マツチ″出力ライン
は各々マルチプレクサ３４５の選択入力へ供給され、そ
れはマルチプレクサ３４７等への選択通路用の連結論理
３４８へビット３１乃至１２の実アドレス出力を与える
。ＴＬＢ３５０の選択されたライン（即ち、両方の半分
）用の実アドレス出力はマルチプレクサ３４５へ供給さ
れる。Ｔ　Ｌ　Ｂヒツトの場合、ＴＬＢの半分Ｗ又はＸ
の一方とのマツチがあり、対応する比較器はマルチプレ
クサ３４５ヘマツチ信号を与えて、仮想アドレスのマツ
チを持っているＴＬＢの半分に対する実アドレスを選択
し、マルチプレクサ３４５からの実アドレス出力を連結
論理３４８へ供給する。ＴＬＢミスの場合。 ＴＬＢミス信号３７２は直接アドレス変換ユニット３７
０へ供給される。ＤＡＴ３７０は３７４で示した如くペ
ージテーブルアクセスを与え、且つ３７５で示した如＜
ＴＬＢラインの交換を与える。 ＤＡＴの動作は如何に詳細に説明する。キャッシュミス
の場合、要求されたアドレスされたデータはライン３２
５を介して示した如くキャッシュ内で交換される。 第１０Ａ図を参照すると、キャッシュメモリシステムの
組織を示しである。キャッシュメモリシステム３２０は
、３つのフィールドを有しており、即ち使用済みビット
フィールド、及び２つの同一の高速読取−書込メモリフ
ィールドＷ及びＸを有している。第１フイールド３２９
は使用済みＩＩ　Ｕ　Ｉ＋ビットメモリを有しており、
それはＷ又はＸ半分がキャッシュメモリ３２０のアドレ
スされたラインに対して最も最近に使用された半分であ
ったか否かを表す。Ｗ及びＸメモリの各々は複数本のラ
イン（例えば、１２８ライン）を有している。Ｕメモリ
フィールド３２９は同数のライン（例えば、１２８ライ
ン）を持っている。キャッシュメモリサブシステム３２
０の記憶アレイＷ及びＸは、Ｕメモリワードの寸法を対
応して変化させて、複数平面（即ち、２つの等しいブロ
ックを趣えた数）へ拡張することが可能である。 各キャッシュメモリサブシステム半分Ｗ及びＸの夫々に
おける各ラインは、第１０Ｂ図に示した如く、複数のフ
ィールドを有している。Ｗ又はＸサブシステムメモリ内
の各ラインは、イネーブルピッドｒ　Ｅ　１１、ライン
有効ビット１１　Ｌ　Ｖ　ＩＩ、ラインよごれビットＬ
Ｌ　Ｌ　Ｄ　ＩＩ、実アドレスフィールドＩＩ　ＲＡ、
　ｕ、及び複数データワード“ＤＴ”を有している。イ
ネーブルビットセットは、夫々の関連するラインが機能
的であることを表している。リセットイネーブルビット
は、夫々の関連するラインが動作可能であることを表し
ている。リセットイネーブルビットは、そのラインへ試
みられたアクセスに対してキャッシュミスとなる。モノ
リシック集積回路キャッシュＭＭＵの場合、イネーブル
ビットは、製造プロセスの一部として、最終テストの後
に、レーザで設定することが可能である。 ライン有効ビットＬＶは、コールドスタート、Ｉ１０書
込上、又はプロセサコマンドの下で、現在のラインの全
体を無効化させるか否かを表す。ラインよごれ（ダーテ
ィ）ビットＬ　Ｄは、キャッシュメモリサブシステムの
夫々の関連した現在のラインがプロセサによって変化さ
れたか否かを表す（即ち、メインメモリは現在のもので
はない）。 ２１ビツトとして示されている実アドレスフィールドは
５次に続く第１のストアしたデータワードのメインメモ
リ内の実アドレスに対して最大桁２０ビツトを有してい
る。４つのワードＤＴＯ乃至ＤＴ４として示されている
複数データワードはメインメモリの代りにプロセサによ
ってアクセスされる。各データワードは複数ビット、例
えば３２ピツ１へを有している。 第１１Ａ図に示される如く、ＴＬＢサブシステム３５０
は、３つのフィールド、即ち使用済み“Ｕ　Ｉ＋フィー
ルド３５９．及び２つの高速読取−書込メモリフィール
ド、Ｗ及びＸメモリサブシステム、を有している。Ｗ及
びＸメモリサブシステムは均等であり、キャッシュメモ
リ記憶装置の２つの半分を形成している。図示した如く
、各半分は４７ビツト幅ワードを持ったアドレス可能記
憶部の６４本のラインを有しており、且つ仮想から実へ
のアドレス変換をサポートしている。各ラインの使用済
みフィールドは、第１０Ａ図に関して説明するものと同
様の態様で動作する。 第１１Ｂ図に示した如く、Ｗ及びＸにおける各記憶ライ
ンは、１４ビツトの仮想アドレス“Ｖ　Ａ　”フィール
ド、２０ビツトの実アドレス“ＲＡ　”フィールド、ス
ーパーバイザ有効ビットフィールド。 ユーザ有効ビットＵＶフィールド、ダーティビットＩＩ
　Ｄ　Ｉ＋フィールド、参照済みビットＬ（Ｒｒ＋、保
護レベルワード“ＰＬ”フィールド（４ビツトとして示
しである）、及びシステムタグ１１　Ｓ　Ｔ　ＩＩＩＩ
−ルド（５ビツトとして示しである）を有している。 ＴＬＢは、１つのＭＣＬＫサイクル中で読み取ることの
可能な内容アドレス可能メモリのタイプである。それは
セント連合バッファとして組織されており、且つ各々２
つの要素からなる６４セツトで構成さ九ている。仮想ベ
ージアｊ−レスの下位６ビソトはセット、即ち記憶ライ
ン、を選択するのに使用さ、ｔ１７る。次いで、仮想ア
ドレスの上位１−４ビツトは、該セットの両方の要素３
５２及び３５４のキーフィールドＶＡ出力と比較される
（即ち、３６２及び３５４）、ＴＬＢヒツトの場合、マ
ツチするＴ　１．、　Ｂラインエントリの実アドレスフ
ィールＦ（２０ピッ１−）ＲＡは、関連するシステムタ
グ及びアクセス保護ビットと共に、マルチプレクサ３４
５を介して出力される。ＴＬＢ変換サーチは１４ビツト
の仮想アドレス、スーパーバイザ有効、及びユーザ有効
に応答して与えられる。 第１２図に示した如く、キャッシュメモリはカッ（へ語
境界上で組織される。実アドレスメモリの４つのアドレ
ス可能なワードは、キャッシュメモリシステム３２０の
各半分（即ち、Ｗ及びＸ）に対しての各ライン内にスト
アされる。キャッシュメモリサブシステムは、カット語
境界」二にカット語出力を午え、キャッシュアクセス時
間を更に加速する。例えば、ロード動作の場合に、現在
のアドレスが前のア１−レスのカッ１−境界内である時
、キャッシュアクセス時間は最小である（例えば、２ク
ロツクサイクル）。現在のアドレスが前の７ドレスのカ
ッド境界を越えている場合には、キャッシュアクセス時
間は一層長い（例えば、４クロツクサイクル）。 本明細書の別の個所において詳細に説明した々１１く、
ＴＬＢは臨界的な機能に対してのハードワイヤード化ッ
ト これは非常に高速の保証されたメインメモリの仮想から
実へのマツピング及び変換能力を与える。 ハードワイヤード化した変換論理ブロックの機能は第１
３図に示しである。各らインは第＋１ｏＨンＩに示した
如き情報を有している。変換及びシステム情報は、ブー
トＲＯＭ、メモリ管理、Ｉ　／　（’）、ベクトル、オ
ペレーティングシステム及びＰ約済み位置、第１１Ａ図
及び第１１Ｂ図に関して詳細に上述した如き適用予約済
み位置等の臨界的な機能に対して与えられる。 読取−書込Ｔ　Ｌ　Ｂに加えて、第１３図を参照して説
明する如く、８個のハードワイヤード化した仮想から実
への変換がある。これらの変換の幾つかを実ページＯ−
３にマツプしである。仮想空間内のページＯは実メモリ
の低位端内の第１ページであり、それはトラップ及びイ
ンタラプトベクトル用に使用される。ページ１−３は本
システムの初期値化に対する共用区域として使用される
。ページ６及び７はブー１〜ス１−ランプシステムＲＯ
Ｍ用に使用され、且つページ４及び５はメモリマツブト
Ｉ１０用に使用される。これらの８個のページ変換は、
スーパーバイザモードにある時にのみ使用される。これ
らがＴＬＢ内にハードワイヤード化された結果として、
システム空間の最初の８個の仮想ページにはミス又はペ
ージ障害は決して発生することは無い。 Ｐ　Ｌビットは、そのページの保護レベルを表す。 ＣＰＵからのＶＡ　（仮想アドレス）に付随する機能コ
ードはメモリ参照のモードを有している。これらのモー
ドはＰＬビットと比較され、侵害が検知されると、ＣＰ
Ｕトラップが発生される。 キャッシュＭＭＵは、Ｔ　Ｌ　Ｂエントリ又はページテ
ーブルエンドリ内の４つの保護ビット（ＰＬ）を検査す
ることによってメモリアクセス保護をケ。 える。これは、スーパーバイザステータスワード（ＳＳ
Ｗ）内のスーパーバイザ／ユーザビット及びにビットを
アクセスコードと比較することによって達成され、且つ
、侵害がある場合には、アクセスが拒絶され且つトラッ
プがＣＰＵへ発生される。 トラップを発生した仮想アドレスはレジスタ内に格納さ
れ且つ工／○コマンドで読み出すことが可能である。 以下の如く３つの独得のトラップが発生される。 １、　命令フェッチアクセス侵害−命令キャッシュのみ
・ ２、　読取アクセス侵害−データキャッシュのみ。 ３、　書込アクセス侵害−データキャッシュのみ。 アクセスコード　　　ＰＳＷ　　Ｓ、にビット００００
　　　１１　　　ｔｏ　　　０１　　０００００１　　
　　ＲＷ　　　−−− ００１０ＲＷ　　　ＲＷ　　　−− ００１１ＲＷ　　　ＲＷ　　　ＲＷ　　　−０１００Ｒ
Ｗ　　　ＲＷ　　　ＲＷ　　　Ｒｏｌｏｌ　　　　ＲＷ
　　　ＲＷ　　　ＲＲｏｌｌｏ　　　　ＲＷ　　　ＲＲ
Ｒ ｏｌｌ、１　　　　ＲＷＥ　　ＲＷＥ　　ＲＷＥ　　Ｒ
ＷＥｌｏｏｏ　　　　ＲＥ　　　−−− １００１ＲＲＥ　　　−− １０１０ＲＲＲＥ　　　− １０１１ＲＲＲＥ　　　ＲＥ ｌ、１００　　　　　　　　ＲＥ　　　−ＲＥｌ、１０
１　　　−　　　−　　　　ＲＥ　　　−１１１０−−
−ＲＥ ｌｌｌｌ　　　　−−−− 尚、ＲＷ＝読取／書込 Ｅ＝命令実行 一二アクセス無し Ｓ＝ニス−パーバイザ／ユー ザ二保護 データキャッシュライン内のダーティ即ちよごれビット
（Ｄ）は、メインメモリから読み取ることによってその
ラインが修正されていることを表す。 ＴＬＢ内のダーティビットは、そのページ内の１つ以」
−のワードが修正されていることを表す。 キャッシュ内にワードを書き込む場合、そのライン内の
ダーティビットはセットされる。Ｔ　Ｌ　Ｂ内のダーテ
ィピットがセットされないと、それは次いでセントされ
且つＴ　Ｌ　Ｂ内のラインはページテーブル内に書き戻
される。ＴＬ、Ｂ内のダーティビットが既にセットされ
ていると、ページテーブルはアップデートされない。こ
の機構は、そのページが最初に修正されろ時に自動的に
ページテーブルダーティビットをアップデートする。 ＴＬＢ内の参照済みビット（Ｒ）は、そのページが少な
くとも一度読取又は書込によって参照されたことを表す
。Ｄビットに対して送出したのと同じアプローチを使用
して、ページテーブルエンドリ内のＲビットをアップデ
ートする。 有効ピノＩ−（ＳＶ、ＵＶ）はそのラインを無効化させ
る為に使用される。コールドスタートの場合、ＳＶとＵ
Ｖの両方がゼロにセットされる。−人のユーザから別の
ユーザへのコンテクストスイッチの場合、ＵＶはゼロに
セットされる。ユーザからスーパーバイザへ行くか又は
同じユーザへの戻りの場合にはＵｖはリセットされない
。 ２０ビツト実アドレス（ＲＡ）も又各ライン位置にスト
アされる。仮想アドレスにマツチがあると、実際のアド
レスがキャッシュへ送られてＳＯＲと比較される。 本システムが非マツブトモード（即ち、仮想アドレシン
グ無し）で動作していると、ＴＬＢはアクティブでは無
く且つ保護回路はディスエーブルされる。 Ｔ　Ｌ　Ｂは以下のメモリマツブトＩ１０コマンドに応
答する。 傘すセットＴＬＢスーパーバイザ有効ビット＝　ＴＬＢ
内の全てのＳ■ビットがリセットされる。 傘すセットＴＬＢユーザ有効ビット −ＴＬＢ内の全てのＵＶビットがリセットされる。 申すセットＤビット −ＴＬＢ内の全てのダーティ（Ｄ）ビットをゼロにセッ
ト。 本すセットＲビット −ＴＬＢ内の全ての参照済み（Ｒ）ビットをゼロにセッ
ト。 傘ＴＬＢ上位読取 −アドレスされたＴ　Ｌ　Ｂ位置の最高位部分をＣＰ　
Ｕへ読取。 拳ＴＬＢＦ位読取 −アドレスされたＴ　Ｌ　＋３位位置最小位部分をｃ　
ｐ　ｔｒへ読取。 率ＴＬＢ上位置込 −アドレスされたＴ　Ｌ　Ｂ位置の最高位部分をＣＰ　
Ｕから書込。 ＊ＴＬＢ下位害込 −アドレスされたＴ　Ｌ　Ｂ位置の最小位部分をＣＰＵ
から書込。 キャッシュＭ　Ｍ　Ｕに対してのメモリマノブトＩ１０
は仮想ページ４を通過する。 システムタグは、書込（即ち、コピーパック又はライト
スルー）、キャッシュＭＭＵのイネーブル動作、及び工
／○処理用にキャッシュＭ　Ｍ　Ｕ作戦を変える為に本
システムによって使用されている。システムタグはペー
ジテーブル及びＴ　Ｌ　Ｂ内に位置されている。 システムタグ Ｔ４　　Ｔ３　　Ｔ２　　ＴＩ　　ＴＯｏｏｏｏｌＴＯ
専有、ライトスルー ０　　１　　０　　　ＴＩＴＯ専有、コピーバック０１
１ＴＩＴＯキャッシュ不能 ０　　０　　　］、　　　ＴＩＴＯ共通、ライトスルー
ｌＸ０ＴＩＴＯキャッシュ不能、メモ リマツブトＩ／）アリア ＩＸＩＴＩＴＯキャッシュ不能、ブーｉ−ス１ヘラノブ
アリア Ｒ＝参照済みビット、　Ｄ＝ダーティピントシステムタ
グの５つは本システムによりデコードする為にキャッシ
ュＭＭＵの外側へ出される。 タグＴ２はプツトストラップとＩ１０空間との間の差を
付ける為に使用される。タグＴ４は、メモリ空間及びブ
ート又は■／○空間との間に差を付ける為に使用される
。ＵＮＩＸ動作システム（例えば、ＵＮＩＸ）はタグＴ
ｏ及びＴ１を使用することが可能である。従って、オペ
レーティングシステムがユーザに知られていない限り、
ＴＯ及びＴ１はシステム設計者によって使用されること
は不可能である。これら４つのタグは、キャッシュＭＭ
Ｕがシステムバスを得た時にのみ有効となる。 これらの信号は他のキャッシュＭ　Ｍ　Ｕからのタグと
共に一緒にバス動作される。 ５Ｔ（ＯＯｌｘｘｘｘ）　：共通、ライトスルー仮想ペ
ージＯがスーパーバイザモードにおいてＴＬＢ内に検知
されると、実際のメモリのページＯが割り当てられる。 この実際のメモリの第１ページはＲＡＭ又はＲＯＭとす
ることが可能であり、トラップ及びインタラプト用のベ
クトルを有している。このハードワイヤード変換はスー
パーバイザ状態においてのみ発生する。実アドレスの最
高位２０ビツトはゼロである。 ５Ｔ（１，Ｘ、１．Ｘ、Ｘ、Ｘ、Ｘ） 仮想メモリ内のページ６及び７がアドレスされると、シ
ステムタグがハードワイヤードＴＬＢから出力される。 この変換スーパーバイザ状態でのみ発生する。仮想メモ
リのページ６及び７はブートメモリのページ０及び１内
にマツプする。 実アドレスの最高位１９ビツトはゼロであり、且つビッ
ト１２はブートメモリのページ１に対しては１であり且
つページＯに対しては０である。 ブートメモリ実空間は実際のメモリ空間内には存在しな
い。 Ｓ　Ｔ　（ｉ　＋　ｘ　ｒ　ｏ　ｒ　ｘ　ｌ　Ｘ　ｌ　
ｘ　ｔ　ｘ　）　メ％　’）　７７プドＩ１０スーパー
バイザモードにある場合、仮想空間内のページ４及び５
は、ＴＬＢ内にハードワイヤード変換を持っている。に
ゾこされた実アドレスの最高位１９ビツトはゼロである
。工／○システムは、メモリマツブトＩ１０を表すシス
テムタグＴ２及びＴ４をデコードせねばならない。実ア
ドレスの最高位２０ビツトのデコート動作は、Ｉ１０コ
マンドの付加的なページの為に使用することが可能であ
る。各実ページは１０２４個のコマンドを持っており、
対応する位置への読取（ワード）及び書込（ワード）に
よって実行される。 このハードワイヤードされたページがＴＬＢ又はページ
テーブルエンドリ内で検知されると、読取又は書込コマ
ンドは、それがあたかもキャッシュ不能読取又は書込で
あるが如く実行される。 Ｉ１０１００使用及び割り当ては以下の如くである。 Ｉ１０スーパーバイザモート、マツブト又は非マツブト
、ページ４及び５゜ 仮想アドレス空間のページ４及び５は、ハードワイヤー
ドＴＬＢエントリによるＩ１０アドレスのページ０及び
１内へ夫々マツプされる。ページ４はキャッシュチップ
に対するコマンドとして使用される。 工／○スーパーバイザモード、マツブト、付加的ページ
。 Ｉ１０１００又ページテーブル内に定義することが可能
である。Ｉ１０コマンドは適宜のタグビットによって識
別される。ページＯ−７を除いた何れかの仮想アドレス
が、Ｏと１を含むこと無いＩ１０ページヘマップさせる
ことが可能である。 キャッシュ内のＩ１０１０ ０ャッシュチップに向けられた工／○アドレスは以下の
如く解釈されるべきである。 キャッシュ■／○空間 ページ４：キャッシュＩ１０空間 アドレス００００４００００−００００４８ＦＦ　−Ｄ
−ｃａｃｈｅアドレス００００４ＣＯＯＯ−００００４
ＦＦＦ　−Ｉ−ｃａｃｈｅページ５：システムエ／○空
間 アドレス００００５０００−００００５ＦＦＦキヤツシ
ユＩ１０コマンド ＶＡ＜３１：１２）　＝００００４　ｆｌａｘＶＡ＜１
１：Ｏ＞　＝　ＲＡ＜１１：Ｏ）ビット１１　＝　Ｏ：
Ｄ−ｃａｃｈｅＩ１０空間を特定ビットＯ：０＝データ
部；１＝アドレス部ビット１：　Ｏ＝　ｌｉｔ；　１−
Ｘ　（コンパートメント）ビット　２−３：　　ワード
位置 ビット４−１０：　ライン番号 ビット１１　＝　１．ビット８，９＝０：　ＴＬＢを特
定ビット１０：　０：　Ｄ−ｃａｃｈｅ；　１：　Ｉ−
ｃａｃｈｅビット０：０＝下位；１＝上位 ビット１：０＝警；１＝ｘ ビット２−８；　ライン番号 その他： ビット　１０＝１；　Ｉ−ｃａｃｈｅ＋　　ビット１０
＝０：　Ｄ−ｃａｃｈｅｌ　ｘ　Ｏ１−−−−００−ス
ーパーバイザ５ＴＯ１ｘ　０１−−−−０１−−ユーザ
５ＴＯ１ｘ　０１−−−−１０−−　Ｆレジスタ（障害
の仮想アドレス） １　ｘ　Ｏ１−−−−１１−−Ｅレジスタ（エラーの物
理的キャッシュ位置） ｌｘｌｌｏｏｏｏｏｌ−−キャッシュＬｖ全リセット １　ｘ　１１００００１０−−　ＴＬＢ　ＳＶ全リセッ
ト１　ｘ　１１０００１００−−　ＴＬＢ　ＵＶ全リセ
ット１　ｘ　１１００１０００−−　ＴＬＢ　Ｄ全リセ
ット１　ｘ　１１０１００００−−　ＴＬＢ　Ｒ全リセ
ットワードストア ５Ｔ（０，１，０，Ｘ、Ｘ、Ｄ、Ｒ）−専有、コピーパ
ックＡ、　　ＬＶは１、及びＨＩ　Ｔ　ニライン内書込
ワード及びセットライン及びページダーティビット・ Ｂ、　ミス−交換されるべきラインは非ダーティ：メモ
リからカッド語を読取りライン内にストア。新ライン内
にワードを書込み且つライン及びページダーティをセッ
ト。 Ｃ２ミス−交換されるべきラインはダーティ：ダーティ
ラインをメモリへ書き戻し。新カッド語をライン内に読
取。新ライン内にワードを書込且つライン及びページダ
ーティをセット・ ５Ｔ（０，０，０，Ｘ、Ｘ、Ｄ、Ｒ）−専有、ライトス
ルーＡ、　　ＬＶは１、及びＨＩＴニライン内に及びメ
モリへデータワードの書込。ページダーティビットのセ
ット。 Ｂ、　ミス：メモリ内にワードの書込及びページダーテ
ィピッ１−のセット・ ５Ｔ（０，０，１，Ｘ、Ｘ、Ｄ、Ｒ）−共通、ライ１−
スルーＡ、　　ＬＶは１及びＨＩＴニライン内及びメモ
リへのデータワードの書込。ページダーティビットをセ
ット。 Ｂ、　ミス：メモリ内にワードの書込及びページダーテ
ィビットをセット。 ５Ｔ（０，１，１，Ｘ、Ｘ、Ｓ、Ｒ）−キャッシュ不能
Ａ、　メインメモリ内にワードの書込。ヒラｈの場合は
パージ。 ５Ｔ（０，１，０，Ｘ、Ｘ、Ｄ、Ｒ）−専有、コピーパ
ックＡ、　　ＬＶは１、及びＨＩＴニライン内にバイト
又は半ワードを書込且つライン及びページダーティビッ
トをセット。 Ｂ、　ミス−交換されるべきラインは非ダーティ：メモ
リからカッド語を読取且つライン内にストア。新ライン
内にバイト又は半ワードの書込且つライン及びページダ
ーティをセット・ Ｃ９ミス及び交換されるべきラインはダーティ：ライン
をメモリへ書き戻し。新カッド語をライン内に読取。バ
イト又は半ワードを新ライン内に書込且つライン及びペ
ージダーティをセット・ ５Ｔ（０，０，Ｘ、Ｘ、Ｄ、Ｒ）−専有、ライトスルー
Ａ　、　　ＨＩ　Ｔ　：バイト又は半ワードをライン内
に書込。キャッシュラインからメモリへ修正したワード
をコピー。 Ｂ、　ミス：ワード読取。バイト又は半ワードの修正、
キャッシュラインからメモリへ修正したワードの書込。 （読取／修正／＠込サイクル）（書込割り当て無） ＳＴ（０，０，１，Ｘ、Ｘ、Ｄ、Ｒ）−共通、ライトス
ルーＡ、　　ＬＶは１、及びＩ−（Ｉ　Ｔ　ニライン内
にバイト又は半ワードの書込。キャッシュラインからメ
モリへ修正したワードの書込。 Ｂ、　ミス：ワード読取。ライン内にバイト又は半ワー
ド書込。キャッシュラインからメモリへ修正したワー：
・ｌ、＆込。（読取／修正／書込すイクス；書込割り当
て無） ５Ｔ（０，１，１，ｘ、Ｘ、Ｄ、Ｒ）　−キャッシュ不
能Ａ、　キャッシュチップ内にワーＩ・の読取。適宜の
バイト／半ワードをアップデート且つ修正したワードを
メインメモリへ書き戻し。 メインメモリ位置を読取、ワードのテストと修正、及び
同じ位置へストア。元のワードをＣＰＵへ返送。 こ動作が完了する迄メモリバスはキャッシュに専用。 この命令を実行中に以下のシステムタグが発生すると、
エラー条件が発生。 １　Ｘ　Ｘ　Ｘ　Ｘ　Ｘ　Ｘ　　（ｍ／ｍ　Ｉ１０空間
又はブート空間）Ａ、　　ＬＶは１、及びＨＩＴ：キャ
ッシュからＣＰＵヘワードの読取。 Ｂ、　　ミス−交換されるべきラインは非ダーティ：メ
モリからキャッシュへ新カッド語の読取。 ワードをＣＰＵへ読取。 Ｃ０ミス−交換されるべきラインはダーティ：ラインを
メモリへ書き戻し。メモリからキャッシュへ新カッド語
の読取。ワードをＣＰＵへ読取。 ５Ｔ（０，０，Ｘ、Ｘ、Ｄ、Ｒ）　又は５Ｔ（０，０，
１，Ｘ、Ｘ、Ｄ、Ｒ）−ライトスルー Ａ、　　ＬＶは１、及びＨＩＴ：キャッシュからＣｐｕ
へワードの読取。 Ｂ、　　ミス：新カッド語をライン内に読取。ワードを
ｃｐｕ内に読取。 ５Ｔ（０，１，１，Ｘ、Ｘ、Ｄ、Ｒ）−キャッシュ不能
Ａ、　メインメモリからＣＰＵヘワードの読取。 キャッシュからメモリへの句゛書゛− ３Ｔ（０，０，１，Ｘ、Ｘ、Ｄ、Ｒ）−共通、ライトス
ルー全てのキャッシュがバスを検査し、ヒツトがあると
、キャッシュ内のラインを無効化する。ヒツトが無い場
合には、バスを無視。 工／○システムがキャッシュ又はメインメモリからデー
タを読み取っている時に、実アドレスがキャッシュによ
って検査され且つ以下の動作が行われる。ＴＬＢはアク
セスされない。 Ａ、　　ＬＶは１及びＨＩＴ、且つＬＤは１キーｙツシ
ユからＩｌｏへワード又はラインの読取。 Ｂ、　ミス：メモリからＩｌｏへワード、カッド語、又
は１６ワードの読取。 メインメモリへの工／○が行われている時に、実アドレ
スはキャッシュによって検査され且つ以下の動作が行わ
れる。ＴＬＢはアクセスされない、従ってダーティビッ
トはページテーブル又はＴＬＢ内において変化されない
。 Ａ、　　ＬＶは１及びＨＴＴ：Ｉｌｏからメモリへのワ
ード、カッド語、又は１６ワードの書込。キャッシュ内
の１本又は複数本のラインを無効化。 Ｂ、　　ミス：工／○からメモリへのワード、カット語
、又は１６ワードの書込。 仮想アドレスから実アドレスへのマツピングシステム情
報は、キャッシュメモリサブシステムのＷ及びＸ半分の
各々に対して各ライン内に一義的にストアされる。これ
は仮想から実へのアドレスの極めて高速の変換を与えて
仮想から実へのアドレス空間のマツピングを加速し、第
１図の工／○プロセサ１５０を介しての如く、二次的記
憶システムと共に必要な入出力スワツピング手順を簡単
化させている。ＴＬＢメモリサブシステム３５０内の各
記憶ラインにおけるシステム情報は、全ての必要な保護
及び再書込情報を与える。各サブシステムラインの使用
済みビットは、メモリサブシステムの最も最近ではなく
使用された半分内への再書込の表示を与える。その他の
交換作戦を実施することも可能である。 モノリシック集積化キャッシュＭＭＵにおける如く高速
通信構成が与えられる場合、このキャッシュＭＭＵシス
テムアーキテクチャ−は非常に高速のキャッシュシステ
ム動作を向上させ且つ偉人な適用多様性を与える。 第１４図に示した如く、カッド語境界はラインレジスタ
アーキテクチャ−において効果的に使用することが可能
である。第９図のキャッシュメモリ３２０のメモリアレ
イはライン境界内４００へ接続されており、そのレジス
タはライン境界内に４ワードのワード記憶を有している
。キャッシュメモリ３２０はキャツシュヒツト当りライ
ンレジスタ４００へ一度に４つのワードを出力し、該レ
ジスタは選択的にストアすると共に該ワード出力をキャ
ッシュメモリサブシステム３２０から、第８図のＣＯＲ
２３０の如きキャッシュ出力レジスタへ転送する。この
転送は、″カッド境界ゼロに等しい″比較器出力が発生
すると、クリアする。 キャッシュＭＭＵシステムのシステムインターフェース
のキャッシュ出力レジスタの出力は、その後プロセサ／
キャッシュバス（即ち、バス１２］又は１３１、及び第
１図のバス１１５）のアドレスデータ機能コード（即ち
、ＡＤＦ）バスへ供給される。 アキュムレータレジスタ（即ち、第９図の３１０）も又
プロセサ／キャッシュインターフェースバスへ接続され
てそこからアドレス情報を受け取る。キャッシュメモリ
管理ユニットがデータキャッシュとして構成される場合
、アキュムレータレジスタはキャッシュメモリサブシス
テムによって使用する為にプロセサ／キャッシュバスか
らのアドレスをストアする。命令キャッシュとして構成
される場合には、アキュムレータレジスタ３１０はプロ
グラムカウンタとして構成されて、プロセサ／キャッシ
ュインターフェースバスからアドレス情報を受け取ると
共に、新たに権利が与えられたアドレスがプロセサ／キ
ャッシュバスから受けとられる迄それ自身インクリメン
トする。 アキュムレータレジスタ３１０からの出力は、カッドラ
イン境界レジスタ４１０、カッド境界比較器４２０、及
び状態制御論理４３０へ供給される。カッド語ライン境
界レジスタ４１０は、ラインレジスタ４００内にストア
されたワードに対してのカッド語ライン境界の開始アド
レスをストアする。 カッド語ライン境界レジスタ４１０の出力はカッド語ラ
イン境界比較器４２０へ供給される。比較器４２０は、
レジスタ４１０出力をアドレスレジスタ（即ち、アキュ
ムレータレジスタ３１ｏ）の仮想アドレス出力と比較し
、要求されたワードがラインレジスタ４００用の現在の
カッド語境界内であるか否かを決定する。次いで、状態
制御論理４３０は、ラインレジスタ４００出力又はキャ
ッシュメモリサブシステム３２０へのアクセスの何れか
の選択を決定する。次いで、制御論理４３０は選択的に
マルチプレクス動作して、ラインレジスタから適宜のワ
ードを選択する。 第１５図は、第１図のキャッシュＭＭＵシステム１２０
及び１３０用のロードタイミングを示している。好適実
施例において、これはカッド語又は１６ワード境界内の
データである。別法として。 これは任意の寸法のブロックのデータとすることが可能
である。第１５図は、ＣＰＵ４１０からローディングす
るデータキャッシュ１３０の動作、又はブランチ動作上
でローディングする命令キャッシュ１２０の動作を示し
ている。第１図のシステムクロック１．６０のマスタク
ロックＭＣＬＫ信号出力は第１５図の上部に示してあり
、タイムチャートはロードサイクルの開始から０．３０
，６０．９０及び１２０ナノ秒（即ち、ｎｓ）の点を示
している。 このサイクルの開始において、有効なアドレスがＣＰＵ
から夫々のキャッシュＭＭＵシステムのアキュムレータ
レジスタヘロードされ、且つ機能コードが与えられて、
本明細書の他の個所において詳細に説明した如く、転送
のタイプを表す。ＡＳＦ信号が有効でアドレスストロー
ブが進行中であることを表す時にＯｎｓ点が発生する。 要求されたデータが新たなアクセス用のカットライン境
界上であると、そのデータはＭＣＬＫの９０ｎｓ点と１
２０ｎｓ点との間の中間点において得られる。然し乍ら
、アクセスがカッド語境界内の要求に対してのものであ
る場合、データアクセスタイミングは、ＡＤＦ信号波形
上に想像線で示した如く、一層早く　（例えば、６０ｎ
ｓ点において）、カッドライン境界内のデータ転送を表
す。 第１６図を参照すると、第１図のキャッシュＭＭＵシス
テム１２０及び１３０用のストア動作は、コピーバック
モードでＣＰＵからキャッシュへの記憶、更に書き通し
即ちライトスルーモードの為にメインメモリ１４０への
記憶を行うものである。 マスタクロックＭＣＬＫは、基準ラインとして、第１５
図に図示した如く、システムクロック１６０から出力さ
れる。時間Ｔ１において、アドレスストローブ信号が活
性化され、有効アドレスが続くことを表す。時間Ｔ２に
おいて、ＭＣＬＫクロックの約４分の１後、有効アドレ
ス及び機能コード出力がプロセサ／キャッシュインター
フェースバス、ＰＤＦ及びＦＣｌの夫々の適宜のライン
上に受け取られる。時間Ｔ３において、アドレスライン
は３状態（フロート）であり且つデータはキャッシュメ
モリ及び／又はメインメモリへ適宜書き込まれる。複数
個のデータワードを転送することが可能である。単一の
カット又は１６ワードモードはＦＣライン上の機能コー
ドによって決定される。時間Ｔ４において、応答コード
が出力され、転送が完了したことを表し、サイクルを終
了する。 両方のコピーパック及びライトスル−メインメモリ１４
０アツプデート作戦はキャッシュＭＭＵ内で得られ、且
つページ毎に混合させることが可能である。ページテー
ブル内に位置されている制御ビットはＴＬＢ内にロード
されてどの作戦を使用すべきかを決定する。 コピーパックは通常一層高い性能を発生する。 データは、それがキャッシュＭＭＵから除去された時に
のみメインメモリへ書き戻される。これらの書込は、キ
ャッシュ内へのブロックのフェッチとかなりオーバーラ
ツプすることが可能である。 従って、コピーパックは通常パストラフィックを節減し
、連続する書込の順番待ちに起因する遅延を最小とする
。 ライトスルーは２つの利点を持っている。第１に、メイ
ンメモリは常にアップツーディトであり、システムの信
頼性は改善されている。何故ならば、キャッシュチップ
又はプロセサ故障はメインメモリ内容の喪失を発生させ
ることはないからである。 第２に、マルチプロセサシステムにおいて、ライトスル
ーはプロセサ同士で共用されているメインメモリ間の一
貫性を維持することを容易とする。 オペレーティングシステムは、ライトスル一対コピーパ
ックを決定するこれらのタグをユーザに使用可能とさせ
ることが可能であり、従ってユーザは適切な選択を行う
ことが可能である。 第１７Ａ図及び第１７Ｂ図は、ＣＰＵ４１０と、キャッ
シュＭＭＵ４１２と、メインメモリ４１４との間の動作
のデータの流れを示している。第１７Ａ図を参照すると
、コピーバック高速書込動作用のデータの流れを示しで
ある。ＣＰＵ４１０は、キャッシュメモリ管理ユニット
４１２内に格納する為のデータを出力する。これはその
位置でのキャッシュメモリの内容をよごし即ちダーティ
状態とする。パージと共に、キャッシュメモリ管理ユニ
ット４１２はダーティデータをメインメモリ４１・１内
の夫々の専有ページへＩ＋）書込を行う・プロセサ４１
−０は、パージされているキャッシュＭ　ＭＵ４１２記
憶位置内へ新たなデータを同時的に書き込むことが可能
である。これは全体的に高速の書込動作とする利点を与
えている。 第１７１３図を参照すると、ライトスルーモード動作を
示しである。このモードは、全体的な書込速度を多少犠
牲にして、データの一貫性を維持する。ＣＰ　Ｕ　４−
１０は、キャッシュメモリ管理ユニノｌ−，１１２のキ
ャッシュメモリに対して、又メインメモリ４」、４内の
共用ページに対して同時的に書込を行う。これは、他の
プログラムによってアップデータされる如く、共用ペー
ジ内の特定の位首にストアされたデー−夕は最も最近の
値であることを確保する。 第１８図を参照すると、ＣＰＵ５１．０と、キャッシュ
メモリサブシステム５１２と、ＴＬＢ／メモリサブシス
テム５１４のデータの流れ及び状態の流れの相互関係が
示されている。更に、キャッシュＭ　Ｍ　ＵとＣＰＵの
メインメモリ５１６との相互関係も示されており、コピ
ーバンク及びライトスルーモー１〜用のＤ　Ａ　ＴＩＪ
Ｊ作及び事象の時間的関係を示している。 ＣＰＵ５１０は、ステップ１におイテ、Ｔ　Ｌ　Ｂ／メ
モリサブシステム５１４へ仮想アドレスを出力し、該サ
ブシステムはステップ２において実アドレスをキャッシ
ュメモリサブシステム５１２へ出力する。ライトスルー
動作が行われているか又はキャッシュミスの場合に、実
アドレスもメインメモリ５１６へ送られる。ＤＡＴ！１
１）作においで、仮想アドレスの一部にセフメン１〜テ
ーブルオリジンアドレスはステップ２においてメインメ
モリへ送られる。 ステップ３において、ストローブモードの場合、データ
はコピーバック及びライトスルー両方のモードの為にキ
ャッシュメモリサブシステム５１２内に記憶し、且つ付
加的にライ１〜スルーモードの為にメインメモリ５１６
内の記憶する為にＣＰＵ５１０から書き出される。ロー
トモード動作の場合、ステップ３においては、データが
キャッシュメモリサブシステム５１２からＣＰＵ５１０
へロードされる。キャッシュミスの場合、ステップ３に
おいて、データはメインメモリ５１６からキャッシュメ
モリサブシステム５１２へ且つＣＰＵ５１０ヘロードさ
れる。コピーバックモードにおいてキャッシュミスの場
合、ダーティデータがキャッシュ内に存在すると（即ち
、ダーティビットがセット）、メモリサブシステム５１
２はダーティデータをメインメモリ５１６へ出力する。 第１９図を参照すると、ＤＡＴ及びＴＬＢアドレス変換
プロセスのデータの流れ及び動作が示されている。仮想
アドレスが実アドレスへの変換を必要とし、且つ要求さ
れた変換に対応する変換値がキャンシュメモリ管理ユニ
ットシステム内にストアされて存在しない場合、第１９
図に示した動作が発生する。仮想アドレスレジスターア
キュムレータ（即ち、第９図の３１０）内にス１へアさ
れて要求された仮想アドレスが、変換を必要とする仮想
アドレス”ＶＡ”（例えば、３２ビツト）を与える。第
７Ｃ図を参照して説明した如く、仮想アドレスは、１０
ビツトのセグメントデータ仮想アトＬ／スＶＡ　＜３１
　：　２２＞、１０ビットノヘ−ジアドＬ、スＶＡ　＜
２１　：　１２＞、　及び１２ビツトの変位アドレスＶ
Ａ　＜１１　：　Ｏ＞を有している。 ＤＡＴ論理は、ＴＬＢにミスがある場合に、ダイナミッ
クアドレス変換を実行する。ＤＡＴ論理は、書込レジス
タが空になるのを待ち１次いでメインメモリへの２つの
読取アクセスを実行する。 第１読取はセグメント番号をセグメントテーブルオリジ
ン（ＳＴ○）へ加算し、且つページテーブルのアドレス
を得る。第２読取はページ番号をページテーブルオリジ
ンへ加算し、且つ、保護ビット、コピーバック／ライト
スルーステータス、ダーティビット等の他の有用な情報
のみならず、ページの実アドレスを得る。各新たなユー
ザ又はプロセスの場合、新たなセグメントテーブルオリ
ジンを使用することが可能である。ＤＡＴにおけるＳＴ
ＯレジスタはＣＰＵ制御の下でロードされる。 ２つのＳＴＯレジスタ、即ちユーザモード用に１つと、
スーパーバイザモード用に１つとがある。 ハードウェアは、プロセサステータスワード（ＰＳＷ）
におけるモートに従って、適切なレジスタを自動的に選
択する。 ページテーブルにおけるアクセス保護ビットは、保護侵
害に対するＤＡＴ論理によってチェックされる。それら
が発生すると、ＣＰＵトラップが発生される。メインメ
モリを読取している間のＤＡＴ動作期間中に、データは
訂正されずに従って疑わしい場合、パリティエラーが発
生すると、ＣＰＵトラップが発生される。 ページテーブル又はセグメントテーブル内のＰＦビット
はページ障害表示である。そのビットはソフトウェアに
よってセット又はリセツトされる。 本システムは、仮想アドレス動作無しの場合、非マツブ
トモードとなることが可能である。このモードの場合、
ＤＡＴｆｉ能は不活性であり且つ保護ビットは使用され
ない。然し乍ら、このモードは９本システムがバッグや
悪性のダメージに弱いので、はんとにたまに使用すべき
である。 ＤＡＴ論理が変換を完了した後、仮想アドレス、実アド
レス、及びシステムタグはＴＬＢへ送られ、そこでそれ
らは繰り返される迄将来使用する為にス１〜アされる。 ＤＡＴは以下のメモリマツブト丁／○コマンドに応答す
る。 申ロードスーパーバイザＳＴＯレジスタ（特権）本読数
スーパーバイザＳＴＯレジスタ 傘ロードユーザＳＴ○レジスタ（特権）拳読取ユーザＳ
Ｔ○レジスタ 串ページ又は保護障害を発生した読取仮想アドレス これは第２２図を参照してより詳細に説明する。 第２１図を参照して後に説明する如く、キャッシュメモ
リ管理ユニントシステムはレジスタスタックを有してい
る。このレジスタスタックは、その中に、夫々のキャッ
シュメモリ管理ユニッ１〜に対してその時に現在のスー
パーバイザ及びユーザに対してスーパーバイザ及びユー
ザセグメントテーブルオリジンの各々に対してセグメン
トテーブルオリジン（即ち、ＳＴ○）を内蔵している。 セグメントテーブルオリジンレジスタは３２ピツ１〜値
を有しており、その最高位２０ビツトはセグメントオリ
ジン値を表している。第１９図に示した如く、このＳＴ
Ｏ値はＳＴ○エントリアドレスアキュムレータ内のワー
ドの最高位部分として連結されており、仮想アドレスレ
ジスタ３１０からの１０ビツトセグメントアドレスはＳ
ＴＯエントリアドレスアキュムレータ内のワードの次の
最高位部分として連結されている。その結果得られる３
０ビツトアドレスは、メインメモリ内のセグメントテー
ブルに対するポインタを形成する。 キャッシュメモリ管理ユニット内のセグメントテーブル
エントリアドレス（即ち、５ＴＯＥＡ）アキュムレータ
は、メインメモリ内のセグメントテーブルをアドレスす
べくメインメモリへ出力されるべきアドレスを蓄積し且
つ連結する。セグメントテーブルオリジン２０ビツトを
アドレスビット５ＴＯＥＡ　＜３１　：　１２）として
使用し、仮想アドレスセグメントビット［ＶＡ３１　：
　２２］をセグメントテーブルアドレスの次の１０ビツ
ト５ＴＯＥＡ　（１１：　２＞として使用し、且つＳＴ
○ＥＡアキュムレータからメインメモリへ出力されるセ
グメントテーブルアドレスのビット位［５ＴＯＥＡ　＜
１　：　Ｏ＞に対してゼロを連結即ち連接することによ
って３２ビツトのアドレスが構成される。キャッシュＭ
ＭＵのセグメントテーブルエントリアドレスアキュムレ
ータから出力されるセグメントテーブルエントリアドレ
スは、システムバスを介してメインメモリへ出力される
。これは、キャッシュＭＭＵシステムから出力されるセ
グメントテーブルエントリアドレスに対応するメインメ
モリ内のセグメントテーブル内の夫々のページテーブル
エントリ（即ち、ＰＴＥ）へアクセスを与える。アドレ
スされたメインメモリ位置の最高位２０データビツト、
３１：１２、は、キャッシュＭＭＵシステムのＤＡＴ内
のページテーブルエントリアドレス（即ち、ＰＴＥＡ）
アキュムレ−９内に記憶する為にメインメモリからキャ
ッシュＭＭＵへ出力される。ページテーブルエントリア
トレスのこれらの２．０ビツトは３２ビツトワードの最
高位２０ビツトとしてＰ、Ｔ、Ｅ、Ａ、アキュムレータ
内に連接される。次に最高位のＪ−Ｏピッ１〜は、ペー
ジ選択ビットを表している仮想アドレスレジスタ３１０
ビツトＶＡ　＜２１　：１２）からの出力と連接される
。ページテーブルエントリアドレスアキュムレータ出力
の最小２桁ピッＩ〜はゼロである。キャッシュＭ　Ｍ　
ｔ、Ｊのページテーブルエン１−リアドレスアキュムレ
ータは、システムバスを介して、メインメモリへ３２ビ
ツトアドレスを出力する。 ページテーブルエン１へリア１〜レスは、メインメモリ
内のページテーブル内のラインへのエンｌ−９点を選択
する。ページテーブル内の各ラインは、複数のフィール
Ｉくを有しており、対応する仮想７１−レスに対して、
変換された実アドレス、システムタグ、保護、ダーティ
、参照、及びページ障害値を有している。図示した如く
、ページテーブルからの選択されたラインは、２０ビツ
トの実アドレスｌｌ　ＲＡ　Ｉ＋、５ビツトのシステム
タグ情報Ｓ′Ｆ、４ビツトの保護レベル情報Ｐ　Ｌ、、
１ビツトのダーティ情報Ｄ、１ピノ１−の参照情報Ｒ２
及びページ障害情報ＰＦを有している。これらのフィー
ル１〜は第１１Ａ図及び第１１Ｂ図を参照して詳細に説
明しである。 Ｔ　Ｌ　Ｂのメモリアレイ内に格納する為に、ページテ
ーブルからの選択されたラインはメインメモリからキャ
ッシュＭ　ＭＵ内のＴ　Ｅ、　Ｂへ転送される。 次に、ページテーブル内の丁度参照したラインに対して
、ＴＬＢからの２０ピントの実アドレスは出力され且つ
キャッシュＭＭＵ内の実アドレスアキュムレータの最高
位２ｏピノ１−へ供給される。 これらの２０ビツトは、最高位２０ビツトとして実アド
レスアキュムレータ内に連接され、仮想アドレスレジス
タ３１０の最小１２桁ビットＶＡ＜１１　：　Ｏ＞と共
に、実アドレスアキュムレータからの３２ビツト実アド
レス出力を与える。この実アドレスアキュムレータから
の出力は１次いで、システムバスを介して、メインメモ
リへ出力されて、所望の実アドレス位置を選択する。こ
の実アドレス出力に応答して、ブロックのワードが格納
される為にキャッシュメモリサブシステムへ転送される
。次いで、キャッシュＭＭＵは、初期的に要求された１
つ又はそれ以上のワードの情報をＣＰＵへ転送する。第
１９図に示した手順は、レジスタアキュムレータ３１０
内に収納されている仮想アドレスがキャッシュＭＭＵの
ＴＬＢ内にストアされている対応する変換値を持ってい
ない場合にのみ必要とされる。従って、キャッシュＭＭ
Ｕ内に現在ストアされている何れのアドレス可能な位置
に対しても、変換データは既に存在している。 これは、キャッシュからメインメモリへの書き戻しの全
ての場合を包含する。 第２ｏ図を参照すると、キャッシュＭＭＵのブロック線
図が示されている。第１図のキャッシュバス１２１又は
１３１へのプロセサはＣＰＵインターフェース６００へ
接続する。キャッシュメモリサブシステム６１０、ＴＬ
Ｂサブシステム６２０、レジスタスタック６３０、シス
テムインターフェース６４０、及びマイクロプログラム
化された制御及びＤＡＴ論理６５０は全てＣＰＵインタ
ーフェース６００へ接続されている。仮想アドレスバス
（すなわち、ＶＡ）はＣＰＵインターフエーツス６００
からキャッシュサブシステム６１０、ＴＬＢサブシステ
ム６２０．及びレジスタスタックサブシステム６３０の
各々へ接続されている。 キャッシュサブシステム６１０からＣＰＵインターフェ
ース６００へのデータ出力バス（即ち、ＤＯ）　は、Ｄ
Ｏ［３１：　００１として示されている。 キャッシュメモリサブシステム６１０のメモリサブシス
テムからのデータ出力を接続する。 ｎＤＴ［３１：００］として示されている双方向性デー
タバスは、キャッシュＭＭＵによって行われている動作
に従って、データ、仮想アドレス、実アドレス、又は機
能コードの選択的結合を与える。ｎＤＴバスは、キャッ
シュＭＭＵシステム要素６００．６１０．６２０．６３
０．６４０、及び６５０と接続する。システムインター
フェース６４０は一方の側でシステムバスと接続し、且
つ内部キャッシュＭＭＵ側でｎＤＴバス及び５ＹＲＡバ
スへ接続する。５ＹＲＡバスは、システムインターフェ
ース６４０を介して、システムバスからの実アドレスを
、ＴＬＢ　６２０及びキャッシュサブシステム６１０へ
供給する。図示した如く、該アドレスの変位部分を表し
ている最小１２桁ピッ１〜は、キャッシュメモリサブシ
ステム６１０へ接続される。最高位２０ビツトの５ＹＲ
Ａ　［３１：１２］は、５ＹＲＡバスからＴＬＢサブシ
ステム６２０へ接続される。制御及びＤＡＴ論理６５０
は、ＴＬＢ６２０ミス又はキャッシュサブシステム６１
０ミスの後にシステムバスインターフェースと共同し、
且つＤＡＴ動作を制御する。 第２１図を参照すると、第２０図のより詳細なブロック
図が示されている。ＣＰＵインターフェース６００の、
キャッシュ出力レジス６０１、キャッシュ入力レジスタ
６０３、及びアドレス入力レジスタ６０５は第８図に一
層詳細に示しである。 第２１図は、読取／修正／書込動作、機能コードレジス
タ６０６、及びトラップエンコーダ６０７を実行する為
のマルチプレクサ６０２、読取−書込論理６０４を更に
示しである。 読取／修正／書込論理６０４は、キャッシュメモリサブ
システム６１０のキャッシュメモリ６１１からのマルチ
プレクサ６１４を介して、及びキャッシュ出力レジスタ
６０１へ及びそこからプロセサ／キャッシュバスへの選
択的相互接続の為のＣＰＵインターフェース６００のマ
ルチプレクサ６０２を介して、キャッシュメモリサブシ
ステム出力のマルチプレクス動作を調整する。別法とし
て、マルチプレクサ６ｏ２は、キャッシュＭＭＵシステ
ム内部のｎＤＴバスを介してシステムバスインターフェ
ース６４０がら、又は読取／修正／書込論理６０４から
のデータを受け取ることが可能である。ＲＭＷ論理６０
４は、それへの入力として、キャッシュ出力レジスタ６
０１出カ、及びキャッシュ入力レジスタ６０３出力を持
っている。 機能コードレジスタ６０６及びトラップコードエンコー
ダ６０７はプロセサへ接続される。機能コードレジスタ
６０６は、キャッシュＭＭＵシステムの他の部分へ信号
を供給する為にプロセサから受けとられる機能コードに
応答する。トラップ論理６０７は、キャッシュＭＭＵシ
ステム内からのエラー障害に応答し且つ与えられたエラ
ー障害に対してトラップ論理に応答してプロセサへ出力
を供給する。 第９図を参照して説明した如く、キャッシュメモリサブ
システム６１０は、２つの６４ラインキヤツシユストア
を持ったキャッシュメモリアレイ６１１を有している。 キャッシュメモリアレイ６１１のＷおよびＸ半分の各々
からのカッド語出力は、夫々のカッド語ラインレジスタ
６１２及び６１６へ供給される。カッド語レジスタ６１
２及び６１６は各々、ＣＰＵインターフェース６００を
介してプロセサ／キャッシュバスへ又はシステムインタ
ーフェース６４０を介してシステムバスへ接続する為に
、ｎＤＴバスへ独立的に接続されている。 キャッシュメモリアレイ６１１のＷ及びＸ半分からの実
アドレス出力は、比較器６１５及び６１７の夫々の各々
１人力へ接続されており、その各々はヒツト／ミス信号
出力を与える。比較器６１５及び６１７の各々の他方の
入力はマルチプレクサ６１８の出力へ接続される。マル
チプレクサ６１８は実アドレスを出力する。実アドレス
入力は、５ＹＲＡ／＜スを介してシステムバスインター
フェース６４０から、且つＣＰＵインターフェース６０
０を介してプロセサ／キャッシュバスから受け取られる
物理的アドレスに応答してＴＬＢメモリアレイ６２１か
ら変換された実アドレスを与えるＴＬＢサブシステム６
２０のマルチプレクサ６２２からマルチプレクサ６１８
へ供給される。 カッド語レジスタ６１２及び６１６の各々はマ　。 ルチプレクサ６１４に接続する独立した出力を持ってい
る。マルチプレクサ６１４は、キャッシュ出力レジスタ
６０１への選択的接続をする為にマルチプレクサ６０２
へ選択情報のワードを選択的に出力する。 第９図を参照して説明した如く、マルチプレク叶６１３
は、ＣＰ　１．、Ｊインターフェース６００かＬ″）又
はＴ　Ｌ　Ｂ　６２０からの何れかから、実ア１−レス
のト位部分を選択的にマルチプレクサ６−１３　□＼接
続して、キャッシュメモリアレイ６１１への選択的出力
及び接続を１−５．その中のラインを選択する、Ｔ　Ｌ
　Ｂメモリアレイ６２１は、アドレス入力レジスタ６０
５を介して出力として、ｎＤＴバスからのアドレス又は
ＣＰ　Ｕインターフェース６００から供給されるアドレ
スの何れかに応答してその中の選択されたラインから出
力を選択的にＬｊえる。 アドレス入力レジスタ６０５の仮想アドレス出力の一部
（即ち、下位部分ピッ１−１２乃至Ｏ）は、ゴ■、Ｂメ
モリサブシステム６２１−へ接続され、月−″）より高
位の部分（即ち、ピッ１−３１乃至２２）は１゛丁、ト
３６２０の比較器６２：３及び６２４の各々の】、入力
へ接続されている。第９図を参照し、て説明［、また如
く、Ｗ及びＸ半分の各々に対して、Ｔ　ｒ。 １３メモリアレイサブシステム６２１からの変換された
仮想アドレス出力は比較器６２３及びト３２４の他方の
入力へ接続されている、比較器６２３及び６２４の各々
は独立的なヒツト／ミス信号出力を与える。マルチプレ
クサ６２２はＴ　Ｌ　Ｂメモリサブシステム６２１のＷ
及びＸ半分からの出力としてそれに接続される実アＩ−
レス入力を持っている。マルチプレクサ６２２は、比較
器６２３及び６２４のヒツト／ミス出力に応答して、キ
ャッシュメモリサブシステム６１０のマルチプレクサ６
１８の入力端への変換した実アドレスの出力を選択的に
与える。 アドレス保護論理６２５は、第１９図を参照して説明し
た如く、ページテーブルエントリから初期的にロードさ
れる情報に応答して、成るＴＬＢラインに対しての読取
及び書込アクセスの選択的保護を与える。 レジスタスタック６３０は、２つの七ηメン１−テーブ
ルオリジナルレジスタ内のセグメントテーブルオ１１ジ
ン値の格納を与える。レジスタスタック６３０は、セグ
メントテーブルオリジンスーパーバイザ及びユーザレジ
スタ、障害アドレスレジスタＦ、及びエラーアドレスレ
ジスタの如きその他のレジスタを有している。 制御及びＤＡＴ論理６５０は、直接アドレス変換論理、
フェッチ論理、書込論理、読取論理、及びＩ１０コマン
ド動作論理を与える。 第２２図を参照すると、第２１図の制御論理マイクロエ
ンジンの詳細なブロック線図が示されている。該マイク
ロエンジンは、リードオンリメモリ７００を有すると共
に、プログラムカウンタ７１０とスタックポインタ７１
５と命令レジスタ７２０とベクトル発生器７３０と条件
コード信号セレクタ７４．０と信号コントローラ命令デ
コーダ７５０と出力レジスタ７６０とを具備するマイク
ロエンジン動作サブシステムを有している。 プログラムカウンタ７１０は、プログラムカウンターア
キュムレータレジスタ７１２と、マルチプレクサ７１３
と、インクリメント論理７１１とを有している。マルチ
プレクサ７１３は、信号コン１−ローラ／命令デコーダ
７５０からの出力としてのマルチプレクス選択信号ＭＵ
ＸＳＬＴＩＣ応答して、プログラムカウンターアキュム
レータレジスタ７１２へ信号出力を与える。これは、ベ
クトル発生器７３０からの８ビツトベクトルアドレス出
力、信号コントローラ／命令デコーダシステム７５０か
らの出力としてのＰＣインクリメント信号ＰＣＩＮＣに
応答してインクリメント論理７１１からの次の逐次的プ
ログラムカウンタアドレスの出力、又は命令レジスタ７
２０のブランチアドレスレジスタからの出力としてのブ
ランチアドレス、の１つを選択する。マルチプレクサ７
１３の出力は、プログラムカウンタアキュムレータレジ
スタ７１２へ供給され、ＰＣ出力アドレスＰＣＯＵＴと
してそこから選択的出力を与える。ＰＣＯＵＴはインク
リメント論理７１１へ、スタックポインタ７１５へ、及
びリードオンリメモリサブシステム７００のアドレス選
択入力端へ接続される。 第２２図に示した如く、メモリ７００は、各々が５２ビ
ツトの２５６ラインを有しており、各ラインは命令レジ
スタ７２０及び／又は出力レジスタ７６．０へ出力され
るべき命令及び／又はデータ値を持っている。最大桁ビ
ット部分（即ち、出力ビット５１乃至４８）は、リート
オンリメモリサブシステム７００から命令レジスタ７２
０の命令レジスタ７２３のタイプへ供給される。これら
のビットは、該ラインの残りのビットが命令又は制御信
号出力を有しているか否かを表す。該ラインの残りのビ
ット（即ち、ビット４７乃至０）は出力レジスタ７６０
へ供給され、且つ命令レジスタ７２０へ供給される。こ
れらのビットはブランチアドレスレジスタ７２１　（即
ち、リードオンリメモリ７００出力のビット４０乃至４
７）及び条件コードレジスタ７２２（即ち、ビット２６
乃至Ｏ）へ供給される。 命令レジスタ７２３からの出力は、命令レジスタ７２３
から信号コントローラ７５０へ供給される。命令レジス
タ７２３は、信号コントローラ７５ｏから出力されるＣ
Ｒｈ　ｏ　ｌ　ｄ信号に応答して、命令タイプ情報を出
力する。例えば、リードオンリメモリ７００出力のビッ
ト４８乃至５１を使用して、ｏＯＯは出力命令を表すこ
とが出来、００１はブランチ命令、０１０はコール命令
、０１１は待ち命令、１００はリターン命令、１０１及
び１１０はベクトル動作、１１１はｎｏ−ｏｐ動作を夫
々表すものとすることが可能である。 条件コードレジスタ７２２の出力は、条件信号選択論理
７４０へ供給される。条件コートデコーダ７４０は又条
件コード及びそれと結合されたステータス入力を持って
いる。これらの信号は、キャッシュ又はＴＬＢミス、読
取又は書込等の動作のステータスを告げる機能コード、
ステータス及び条件コード情報等を表す。条件コードデ
コーダ７４０は、信号コントロー　ラフ５０へ“１−−
クン″出力を与えてステータスを表し、且つ更にベクト
ル番号をベクトル発生器７３０へ出力する。ミス及び／
又は機能コード情報の組み合わせはバク１〜ルプロセス
用のデスティネーションアドレスを定義する。 信号コントローラ７５０は、ベクトル発生器７３０へ供
給されるベクトル信号タイミング出力（即ち、ＶＣＴｓ
、ＶＣＴｃ）を与える。ベクトル動作が表される場合、
ベクトルアドレスは、マルチプレクサ７１３を介してプ
ログラムカウンタアキュムレータ７１２内にベクトル発
生器７３０からロードされ、且つＰＣカウンタ７１０は
ベクトルルーチンが完了する迄ｔｐクシ−ンス命令イン
クリメントされる。 ブランチアドレスレジスタ７２１は、プログラムカウン
タ７１０へ選択的にブランチアドレス信号を出力し、そ
の際に信号コントローラ命令デコーダ７５０から出力さ
れる制御信号に従って使用する。出力レジスタ７６０か
らの信号出力は、信号コントローラ７５０から出力レジ
スタ７６０への出力レジスタ保持゛′ＯＲ保持″信号の
選択的出力に応答する。出力レジスタ７６０から出力さ
れる信号はキャッシュＭＭＵシステムの他のエリアへ供
給され（即ち、制御信号及び／又はデータ）、キャッシ
ュＭＭＵシステムの該他のエリアによって使用される。 以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明に基づくマイクロプロセサをベースとし
た二重キャッシュ／二重バスシステムアーキテクチャ−
のブロック線図、第２図は第１図の命令インターフェー
スのブロック線図、第３図は第２図の命令インターフェ
ース１００の命令デコーダ１２０のより詳細なブロック
線図、第４図は第１図の命令キャッシュ／プロセサバス
とデータキャッシュ／プロセサバスとシステムバス二重
バス／二重キャッシュシステムを示した電気概略図、第
５図は第４図のキャッシュインターフェースへのシステ
ムバスを示したより詳細な概略図、第６図は命令キャッ
シュＭＭＵとシステムバスとの間のドライバ／レシーバ
を示した電気的概略図、第７Ａ図乃至第７Ｃ図は本発明
で使用される仮想メモリと実メモリと仮想アドレス概念
とを夫々示した各概略図、第８図はキャッシュメモリ管
理ユニットの電気的ブロック線図、第９図は第８図のキ
ャッシュメモリ管理ユニツ１への電気的ブロック線図、
第１０Ａ図及び第１０Ｂ図はキャッシュメモリサブシス
テム３２０内の記憶構造を示した各概略図、第１１．Ａ
図及び第１１Ｂ図はＴ　１．、　Ｂメモリサブシステム
３５０記憶構造をより詳細に示した各概略図、第１２図
はキャッシュメモリカット語境界組織を示した概略図、
第１３図はＴ　Ｌ　Ｂサブシステムによって与えられる
ハードワイヤード化した仮想から実への変換を示した説
明図、第１４図はラインレジスタ及びライン境界レジス
タを使用するカッ１−語境界を支持するキャッシュメモ
リサブシステム及び関連したキャッシュＭＭＵアーキテ
クチャ−を示した概酩図、第１５図は第１図キャッシュ
Ｍ　Ｍ　Ｕシステム１２０及び１３０用のロー１−タイ
ミングを示した説明図、第１６図はコピーバックモード
においてキャッシュＭＭＵへＣＩ）　Ｕからの記憶及び
ライトスルー動作モードの為のＣＰＵからキャッシュＭ
ＭＵ及びメインメモリへの記憶の為に第１図のキャッシ
ュＭＭＵシステム１２０及び１３０用のストア動作を示
した説明図、第１７Ａ図及び第１７Ｂ図はＣＰ　Ｕとキ
ャッシュＭＭＵ及びメインメモリとの間の動作のデータ
の流れを示した各説明図、第１８図はＣＰ　ＬＪとキャ
ッシュメモリサブシステムとＴＬＢメモリサブシステム
のデータの流れ及び状態の流れ相互関係を示した説明図
、第１９図はアドレス変換とデータ格納とロード動作を
実行する上でＤＡＴ及びＴＬＢサブシステムのデータの
流れ及び動作を示した説明図、第２０図はキャッシュＭ
　Ｍ　Ｕ内部のバスインターフェース構成を具備するキ
ャッシュＭＭＵシステムのブロック線図、第２１図は第
２０図のより詳細な電気的ブロック線図、第２２図は第
２１図の制御論理マイクロエンジン６５０の詳細な電気
的ブロック線図、である。 （符号の説明） １１０：中央処理装首（ＣＰＵ） １１５ニジステムステータスバス １２０：命令キャッシュメモリ管理ユニット１２１：命
令バス １３０：データキャッシュメモリ管理ユニット１３１：
データバス １４０：メインメモリ １４１ニジステムバス １５０：Ｉ／○処理ユニット（工○Ｐ）、ＬＳＩ、：Ｉ
１０バス １６０ニジステムクロツク １７０：インタラプトコントローラ １８０：バス調整ユニット 特許出願人　　　フェアチャイルド　セミコンダクタ　
コーポレーション 図面の１争書（内容に父更なし） Ｔ−１Ｃ７−σ− 〜　ｔ 尺＝ＩＣ−１？ −二−臼？−１４− −Ｔ二二二１７Ａ− ／Ｔ＝【浩翼Ｉ己 ＬＩＡＩ丁つ１に ニ；コテ’−１９−

Claims (1)

1. 【特許請求の範囲】 １、処理システムにおいて、 （ａ）アドレス可能な高速読取−書込メモリへデジタル
   情報を選択的に格納すると共に出力するメインメモリ、 （ｂ）前記メインメモリに接続されており、アドレス可
   能な非常に高速の命令キャッシュ読取−書込メモリから
   非常に高速でデジタル情報データを選択的に格納すると
   共に出力する為に該メインメモリへの選択的アクセスを
   管理する命令キャッシュ手段、 （ｃ）前記メインメモリに接続されており、アドレス可
   能な非常に高速の読取−書込メモリから非常に高速でデ
   ジタル情報データを選択的に格納すると共に出力する為
   に該メインメモリへの選択的アクセスを管理するデータ
   キャッシュ手段。 （ｄ）前記命令キャッシュ手段及びデータキャッシュ手
   段の各々に独立的に接続されており、前記命令キャッシ
   ュ手段から受け取られた前記命令の夫々の１つをデコー
   ドし且つ実行することに応答して前記データキャッシュ
   手段受け取られたデータを処理するマイクロプロセサ処
   理手段、 を有することを特徴とするシステム。 ２、特許請求の範囲第１項において、前記処理手段がキ
   ャッシュ前進信号を出力する手段を有しており、前記命
   令キャッシュ手段は前記命令キャッシュメモリをアドレ
   ス動作する為に前記キャッシュ前進信号に応答して選択
   的にインクリメント可能なプログラムカウンタを有して
   おり、前記データキャッシュ手段は前記データキャッシ
   ュメモリをアドレス動作するアドレスレジスタを有して
   おり、前記命令キャッシュプログラムカウンタは前記処
   理手段からのアドレス出力でロードされ、前記命令キャ
   ッシュ手段は関連したアドレスされた位置から命令出力
   を与え、且つその後に、前記命令キャッシュプログラム
   カウンタが前記キャッシュ前進信号に応答してインクリ
   メントされ、前記処理手段から出力される何れのその後
   のアドレスとは独立的に繰り返し命令が出力されること
   を特徴とするシステム。 ３、特許請求の範囲第２項において、前記繰り返し命令
   出力は、コンテクストスイッチ又はブランチが発生する
   迄その後処理手段の介入無しに継続することを特徴とす
   るシステム。 ４、特許請求の範囲第２項において、前記データキャッ
   シュ手段と前記プロセサ手段との間の各データ転送にお
   いて、前記プロセサ手段は転送されるべきデータと関連
   するアドレスを出力し、次いで前記データキャッシュア
   ドレスレジスタは前記出力アドレスをローディングし、
   次いで前記データキャッシュ手段と前記プロセサ手段と
   の間で前記データの転送が行われることを特徴とするシ
   ステム。 ５、特許請求の範囲第４項において、前記各データ転送
   は複数個のデータワードを有していることを特徴とする
   システム。 ６、特許請求の範囲第２項において、前記命令キャッシ
   ュプログラムカウンタはコンテクストスイッチ及びブラ
   ンチの間のみアドレスでロードされることを特徴とした
   システム。 ７、特許請求の範囲第１項において、前記処理手段は、
   外部命令キャッシュとの通信を制御し且つ前記命令キャ
   ッシュからの命令を該処理手段へ接続する命令インター
   フェース手段、外部データキャッシュとの通信を制御し
   且つ前記データキャッシュと該マイクロプロセサとの間
   でデータを双方向的に通信するデータインターフェース
   手段、を有していることを特徴とするシステム。 ８、特許請求の範囲第１項において、前記処理手段は物
   理的メインメモリアドレスへ連合してマップされている
   仮想アドレス出力を与え、前記命令及びデータキャッシ
   ュ手段の各々は該関連したマップされたデジタル情報の
   夫々の出力を選択的に与える為に前記仮想アドレス出力
   の別々の夫々の１つに応答する夫々のメモリ管理手段を
   有していることを特徴とするシステム。 ９、特許請求の範囲第８項において、前記データキャッ
   シュメモリ管理手段は、その中に存在する場合には該デ
   ータキャッシュメモリから関連したマップしたデジタル
   情報の前記出力を与え、且つそうでない場合には、前記
   メインメモリからの該関連したマップしたデジタル情報
   の前記出力を与えることを特徴とするシステム。 １０、マイクロプロセサをベースにしたコンピュータシ
   ステムにおいて、アドレス可能な高速メモリからデジタ
   ル情報を選択的に格納すると共に出力する為の一次メモ
   リ手段、該一次メモリ手段に接続されており前記システ
   ムバスに接続された手段の間でデジタル情報を通信する
   為の高速シシテムバス、前記システムバスに接続されて
   おり前記一次メモリから命令の選択的検索を管理すると
   共に前記高速メモリから前記命令の選択的非常に高速の
   出力を与える為にマップしたアドレス可能な非常に高速
   のメモリ内に前記命令を選択的に格納する命令キャッシ
   ュ手段、前記システムバスに接続されており前記一次メ
   モリへの及びそれからのデータの選択的格納及び検索を
   管理し且つマップしたアドレス可能な非常に高速のメモ
   リへ及びそれから非常に高速で前記データを選択的に格
   納すると共に出力するデータキャッシュ手段、前記命令
   キャッシュ手段に接続されており前記命令バスに沿って
   前記命令キャッシュから前記非常に高速の命令出力を通
   信する為の非常に高速の命令バス、前記データキャッシ
   ュ手段に接続されており前記データバスに沿って前記デ
   ータキャッシュ手段へ及びそこから前記非常に高速でデ
   ータを通信する非常に高速のデータバス、前記命令バス
   と前記データバスの各々に独立的に接続されており前記
   命令キャッシュ手段から受け取られる命令に応答して前
   記データキャッシュ手段から受け取られたデータを選択
   的に処理する為のマイクロプロセサ処理手段、を有する
   ことを特徴とするシステム。 １１、特許請求の範囲第１０項において、前記マイクロ
   プロセサ処理手段が非常に高速で処理済みデータを前記
   データバスへ出力することを特徴とするシステム。 １２、特許請求の範囲第１０項において、前記システム
   バスに接続されておりシステムインターフェースを外部
   周辺装置へ供給する周辺アダプタ手段を有していること
   を特徴とするシステム。 １３、特許請求の範囲第１０項において、前記システム
   バスに接続されており該システムバス及びバスアービタ
   手段に接続されている選択された他の手段の間でのチャ
   ンネルアクセス競合を選択的に解決するバスアービタ手
   段が設けられており、衝突を防止すると共に前記システ
   ムバス上の通信の一体性を維持することを特徴とするシ
   ステム。 １４、特許請求の範囲第１０項において、前記システム
   バスに接続されており外部バスへ接続し前記システムバ
   スに接続されている前記他の手段の何れかと前記外部バ
   スとの間でのデジタル情報のインターフェースアクセス
   及びプロトコル変換を管理するプロトコル変換手段を有
   することを特徴とするシステム。 １５、特許請求の範囲第１０項において、前記マイクロ
   プロセサ処理手段に接続されており且つ該システムバス
   に接続されている前記手段の選択したものに独立的に且
   つ別々に接続されているインタラプトコントローラ手段
   を有しており、前記インタラプトコントローラ手段はモ
   ニタと優先付けとを与え且つ前記システムバスに接続さ
   れている前記手段の前記選択したものからの前記処理手
   段に対するインタラプト要求を解決することを特徴とす
   るシステム。