JPH08263424A - コンピュータ装置 - Google Patents

コンピュータ装置

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Publication number
JPH08263424A
JPH08263424A JP7060333A JP6033395A JPH08263424A JP H08263424 A JPH08263424 A JP H08263424A JP 7060333 A JP7060333 A JP 7060333A JP 6033395 A JP6033395 A JP 6033395A JP H08263424 A JPH08263424 A JP H08263424A
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JP
Japan
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address
prefetch
hit
cache
dma
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Application number
JP7060333A
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English (en)
Inventor
Junji Hirooka
順二 廣岡
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Priority to US08/618,137 priority patent/US5822616A/en
Publication of JPH08263424A publication Critical patent/JPH08263424A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0862—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with prefetch

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  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
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  • Bus Control (AREA)

Abstract

(57)【要約】 【目的】 ＤＭＡデータ転送を行うコンピュータ装置に
関し，入出力アダプタ側のバスが高速であって，メイン
メモリ側のバスが低速であっても，能率的にＤＭＡ転送
を行えるようにすることを目的とする。 【構成】 ＤＭＡコントローラはメインメモリからキャ
ッシュにデータをプリフェッチする機能を備え，プリフ
ェッチアドレスを保持するプリフェッチアドレステーブ
ルと，プリフェッチアドレスと入力アドレスを比較する
アドレス比較部と，キャッシュに対して再度ヒット判定
をする再ヒットチェック制御部と，該入力アドレスがキ
ャッシュミスヒットであって入力アドレスとプリフェッ
チアドレスとの比較が一致であれば再ヒットチェック制
御部に再ヒットチェックを指示し，一致しなければメイ
ンメモリシステムにリード要求をするメモリフェッチ判
定部とを備えた構成を持つ。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は，キャッシュメモリを備
えて入出力装置へＤＭＡデータ転送を行うコンピュータ
装置に関する。
【０００２】Ｉ／Ｏアダプタ側からＣＰＵ内のメモリへ
ＤＭＡライト動作によりデータを書き込む場合にはライ
ト要求にデータが付けられているので，ＤＭＡコントロ
ーラはライト要求の処理を終了してからメモリライトの
終了を待たずに次の動作を開始できる（つきはなし処
理）。しかし，ＤＭＡリード要求により，メモリからデ
ータを読み出してＩ／Ｏアダプタ側に転送する場合に
は，メモリにリード要求をしてデータをメモリから受け
取りＩ／Ｏアダプタに転送する必要があるので，リード
要求をした後に，次の処理をすることはできない。その
ため，キャッシュを取り付けて次にリード要求が発生す
ると予想されるアドレスの内容をあらかじめプリフェッ
チしてキャッシュに取り込むようにしてＤＭＡコントロ
ーラの処理が能率的にできるようにしている。
【０００３】
【従来の技術】図９は従来のコンピュータ装置である。
図９において，１００はコンピュータ装置である。
【０００４】１０５はメインメモリシステムである。１
０６はメモリバスであり，パケットバスであって，パケ
ットの転送が終了すると解放するものである。例えば，
メインメモリシステム１０５がパケットを受け取ると解
放され，ＤＭＡコントローラはそのパケットのリプライ
（応答）を受け取ることなく，次のパケットを転送でき
るバスである。
【０００５】１０７はＩ／Ｏバスであり，インタロック
バスであって，コマンドを受け入れると，そのコマンド
に対するリプライ（応答）が返されるまではコマンドを
発行した装置に専有されるバスである。
【０００６】１１０はバスコントローラであって，メモ
リバス１０６の制御を行うものである。１１１はメイン
メモリである。
【０００７】１１２はＤＭＡコントローラである。１１
３はキャッシュである。１１４，１１５，１１６はＩ／
Ｏアダプタである。
【０００８】１２０，１２１，１２２は入出力装置であ
って，それぞれ，Ｉ／Ｏアダプタ１１４，Ｉ／Ｏアダプ
タ１１５，Ｉ／Ｏアダプタ１１６に接続されているもの
である。
【０００９】図９の構成において，１回のＤＭＡ転送サ
イズを６４バイトとするものとして，図１０ (a)，図１
０ (b)により図９の構成の動作を説明する。図１０ (a)
はメインメモリの動作が高速な場合である。
【００１０】メモリ時間はメインメモリ１１１における
処理時間である。メモリバス転送時間はメモリバス１０
６の転送時間である。キャッシュフィル時間はキャッシ
ュ１１３にデータを格納する時間である。
【００１１】ＤＭＡ転送時間は，キャッシュからＩ／Ｏ
アダプタへＩ／Ｏバス１０７を介してＤＭＡ転送により
データを転送する時間である。図示の番号に従って，動
作を説明する。
【００１２】(1) ＤＭＡによるデータのリード要求
がＩ／Ｏアダプタより要求される。（ＤＭＡリード要
求）。 (2) ，(4) ＤＭＡリード要求がキャッシュヒットし
たとすると，キャッシュ１１３のヒットアドレスのデー
タがＩ／Ｏバス１０７を介してＩ／ＯアダプタにＤＭＡ
データ転送される。また，ＤＭＡコントローラ１１２は
メモリバス１０６に対してプリフェッチコマンドを出力
する。プリフェッチコマンドはリード要求アドレス＋６
４バイトのアドレス（プリフェッチアドレス）に対して
実行される。
【００１３】(3) メインメモリ１１１はプリフェッチ
コマンドの処理(3) を行う。 (5) メインメモリ１１１よりプリフェッチデータがメ
モリバス１０６に出力される。
【００１４】(6) キャッシュにプリフェッチデータが
格納される。 (7) ＤＭＡ転送が終了した後に，Ｉ／Ｏバスが解放さ
れ，次のＤＭＡリード要求がＩ／ＯアダプタからＤＭ
Ａコントローラ１１２になされる。
【００１５】(8) ，(10) ＤＭＡリード要求がプリフ
ェッチアドレスに対するものであればキャッシュヒット
するので，ヒットアドレスのデータ（プリフェッチデー
タ）がキャッシュ１１３からＩ／ＯアダプタへＩ／Ｏバ
ス１０７を介してＤＭＡ転送される。そして，ＤＭＡコ
ントローラ１１２は次のプリフェッチアドレスのデータ
を要求するプリフェッチコマンドがメモリバス１０６に
出力される。
【００１６】(9) メインメモリ１１１においてプリフ
ェッチコマンドの処理(3) を行う。 (11) メインメモリ１１１よりプリフェッチデータがパ
ケットバス１０６に出力される。
【００１７】(12) キャッシュにプリフェッチデータが
格納される。 (13) ＤＭＡ転送が終了した後に，Ｉ／Ｏバス１０７が
解放され，次のＤＭＡリード要求がＩ／Ｏアダプタか
らＤＭＡコントローラ１１２になされる。
【００１８】以後，同様の処理がなされ，ＤＭＡ転送に
よりデータが出力されるとともに，その都度プリフェッ
チされたデータがキャッシュ１１３に格納される。な
お，(1) のＤＭＡリード要求がミスヒットのときは，
ＤＭＡコントローラ１１２はメインメモリにデータを要
求する（デマンドフェッチを出力する）。そして，メイ
ンメモリでその処理がなされ，メモリバスにデータが出
力され，キャッシュに格納される。そして，そのデータ
がＩ／ＯアダプタにＤＭＡ転送される（そのタイムチャ
ートは図１０ (a)の(1) ，(2) ，(3) ，(5) ，(6) と同
様である）。
【００１９】また図１０において，ＤＭＡリード要求
がプリフェッチアドレス以外のアドレスでヒットした場
合でも図１０ (a)と同様である。ＤＭＡリード要求が
ミスヒットの場合には，ＤＭＡコントローラはメモリバ
スにデマンドフェッチを出力する。その場合のタイムチ
ャートは図１０ (a)の(8) ，(9) ，(11)，(12)と同様で
ある。
【００２０】図１０ (b)はメインメモリが低速の場合の
動作である。 (1) ＤＭＡリード要求がＩ／ＯアダプタよりＤＭＡ
コントローラ１１２になされる。
【００２１】(2) ，(4) ＤＭＡリード要求がキャッ
シュヒットしたとすると，キャッシュ１１３からＤＭＡ
転送によりＩ／Ｏバス１０７を介してＩ／Ｏアダプタ１
１４にデータが転送される。また，ＤＭＡコントローラ
１１２はプリフェッチコマンドをメモリバス１０６に出
力する。
【００２２】(5) ＤＭＡ転送が終了するとＩ／Ｏバス
１０７が解放されるので，Ｉ／Ｏアダプタは次のＤＭＡ
リード要求をＤＭＡコントローラ１１２に要求する。
しかし，メインメモリからキャッシュ１１３へのプリフ
ェッチデータの転送が終了していないので，ＤＭＡリ
ード要求は受け付けられず，キャッシュフィルが終了す
るまで待たされる。
【００２３】(6) メインメモリ１１１からメモリバス
１０６へのプリフェッチデータが出力される。 (7) プリフェッチデータがキャッシュ１１３に格納さ
れる。
【００２４】(8) ，(9) キャッシュ１１３へのプリフ
ェッチデータの格納が終了したので，ＤＭＡコントロー
ラ１１２はキャッシュ１１３からＤＭＡ転送でＩ／Ｏバ
ス１０７を介してＩ／Ｏアダプタへプリフェッチしたデ
ータをＤＭＡ転送する。そして，ＤＭＡコントローラ１
１２は，メモリバス１０６へ次のプリフェッチコマンド
を出力する。
【００２５】(11) キャッシュ１１３からＩ／Ｏアダプ
タへのＤＭＡ転送が終了すると，Ｉ／Ｏバス１０７が解
放されるので，Ｉ／Ｏアダプタは次のＤＭＡリード要
求を出力する。しかし，この時，メインメモリ１１１か
らキャッシュ１１３へのプリフェッチデータの転送処理
中なので，ＤＭＡリード要求はキャッシュフィルが終
了するまで待たされる。
【００２６】以後，(12)以降の経過で，上記の同様の処
理が繰り返される。
【００２７】
【発明が解決しようとする課題】上記のように，従来の
キャッシュを備えてプリフェッチ動作するＤＭＡコント
ローラは，メインメモリが高速動作する場合には，キャ
ッシュメモリへのプリフェッチデータの格納終了のタイ
ミングで，Ｉ／ＯアダプタからＤＭＡコントローラへの
次のＤＭＡリード要求がなされるので，効率的にＤＭＡ
データ転送とリード要求をすることができる。しかし，
Ｉ／Ｏアダプタ側のＩ／Ｏバスが高速でも，メインメモ
リが低速な場合にはリード要求が待たされるので能率的
にＤＭＡ転送を行うことができなかった。
【００２８】図１０の処理 (b)において，ＤＭＡリー
ド要求が発生した時，メモリバスは解放されているの
で，ＤＭＡリード要求がミスヒットであるなら，メモ
リバスにパケットを出すことはできる。即ち， ＤＭ
Ａリード要求がプリフェッチ中のアドレスであれば当
然ミスヒットになるので，デマンドフェッチを出力す
る。 他のアドレスでミスヒットであればデマンドフ
ェッチを出力する。 他のアドレスでヒットであれ
ば，キャッシュフィル終了後にプリフェッチコマンドを
出力する。しかし，そのようにすると，ＤＭＡリード
要求がプリフェッチ中のアドレスであると，次のような
問題を生じるので，図１０ (b)のような動作をするよう
にしていた。
【００２９】図１１により，従来のＤＭＡ転送における
問題点について説明する。図１１において， (1) ＤＭＡリード要求がＩ／ＯアダプタよりＤＭＡ
コントローラ１１２になされる。
【００３０】(2) ，(4) ＤＭＡリード要求がキャッ
シュヒットしたとすると，キャッシュ１１３からＤＭＡ
転送によりＩ／Ｏバス１０７を介してＩ／Ｏアダプタ１
１４にデータが転送される。また，ＤＭＡコントローラ
１１２はプリフェッチコマンドをメモリバス１０６に出
力する。
【００３１】(5) ＤＭＡ転送によりＩ／Ｏバス１０７
が解放されたので，Ｉ／Ｏアダプタは次のＤＭＡリー
ド要求をＤＭＡコントローラ１１２に要求する。ＤＭＡ
リード要求がプリフェッチアドレスと同じアドレスで
あるとすると，ミスヒットとなる。
【００３２】(6) ＤＭＡリード要求に対して，ＤＭ
Ａコントローラからデマンドフェッチをメインメモリに
出力する。 (7) メインメモリにおいてＤＭＡリード要求のデマ
ンドフェッチの処理がなされる。
【００３３】(8) ，(9) メインメモリから出力された
プリフェッチデータのキャッシュメモリへの転送が終了
する。 (10)，(11) デマンドフェッチの処理(7) によりメイン
メモリから出力されたデータ（ＤＭＡリード要求で出
力されたプリフェッチデータと同じデータ）がキャッシ
ュに転送される。
【００３４】(12)，(13) そこで，ＤＭＡリード要求
のデータがキャッシュに格納されると，そのデータがＤ
ＭＡ転送によりＩ／Ｏアダプタに転送され，次のプリフ
ェッチ要求がＤＭＡコントローラからメインメモリに出
力される。
【００３５】(14)，(15)，(16) プリフェッチデータが
メインメモリからキャッシュに出力される。図１１に示
されるように，ＤＭＡリード要求のアドレスがＤＭＡ
リード要求におけるプリフェッチアドレスと同じアド
レスである場合には，同じアドレスのフェッチが２回な
されることになり，無駄な処理をすることになる。
【００３６】しかし，ＤＭＡリード要求のアドレス
が，プリフェッチ中のアドレスと違うアドレスであっ
て，キャッシュミスヒットなら，ＤＭＡコントローラか
らメインメモリにそのリード要求に対するデマンドフェ
ッチをすることにより効率的に処理をすることができ
る。なお，ＤＭＡリード要求がヒットの時は，キャッ
シュがフィル動作中であるので，その要求はキャッシュ
フィルが終了するまで待たされる。
【００３７】本発明は，入出力アダプタ側のバスが高速
であって，メインメモリ側のバスが低速であっても，能
率的にＤＭＡ転送を行えるようにすることを目的とす
る。
【００３８】
【課題を解決するための手段】本発明は，ＤＭＡコント
ローラはプリフェッチアドレスを保持するプリフェッチ
アドレステーブルと，プリフェッチアドレスと，入出力
アダプタからのリード要求に対する入力アドレスを比較
するアドレス比較部と，キャッシュメモリに対して再度
ヒット判定をする再ヒットチェック制御部と，該入力ア
ドレスがキャッシュミスヒットであって入力アドレスと
プリフェッチアドレスとの比較が一致であれば再ヒット
チェック制御部に再ヒットチェックを指示し，一致しな
ければメインメモリシステムにリード要求をするメモリ
フェッチ判定部とを備え，入力アドレスがキャッシュミ
スヒットであって入力アドレスとプリフェッチアドレス
との比較が一致であればＤＭＡリード要求に対するリプ
ライが受信された時点で再度ヒットチェックを行い，一
致しなければメインメモリシステムにリード要求をする
ようにした。
【００３９】図１は本発明の基本構成を示す。図１にお
いて，１はコンピュータ装置である。
【００４０】２はメインメモリシステムである。３はメ
インメモリである。５はＤＭＡコントローラである。
【００４１】１０はメモリフェッチ判定部であって，Ｄ
ＭＡリード要求がミスヒットであって，かつそのアドレ
ス（入力アドレス）がプリフェッチアドレスが同じな
ら，再ヒットチェックをすることを再ヒットチェック制
御部１５に指示し，同じアドレスでなければ，メインメ
モリシステム２にリード要求（デマンドフェッチ）のパ
ケットを出力するものである。
【００４２】１１はプリフェッチアドレス生成部であっ
て，プリフェッチアドレスを生成するものである。１２
はプリフェッチアドレステーブルであって，プリフェッ
チアドレスを保持するものてある。
【００４３】１３はアドレス比較部であって，プリフェ
ッチアドレスと入力アドレス（ＤＭＡリード要求のアド
レス）を比較するものである。１４はＤＭＡコントロー
ラの入力部である。
【００４４】１５は再ヒットチェック制御部であって，
メモリフェッチ判定部１０からの再ヒットチェックの指
示があり，メインメモリシステム２からキャッシュ６へ
のデータ転送が終了した旨の通知があった時，キャッシ
ュ６に再度ヒットチェックを行うものである。
【００４５】１６はＤＭＡリードリプライ制御部であっ
て，ＤＭＡリード要求に対するリプライ（応答）をメイ
ンメモリシステム２から受け取るものである。２１はＩ
／Ｏバスであって，ＤＭＡコントローラ５，キャッシュ
６とＩ／Ｏアダプタの間のバスである（Ｉ／Ｏバスは，
コマンドが出力されるとそのリプライが返されるまでは
そのコマンドを出力した装置に専有されるものであ
る）。
【００４６】２２はメモリバスであって，メインメモリ
システム２とＤＭＡコントローラ５の間を結ぶバスであ
る（メモリバスは，パケットが出力されるとそのパケッ
トに対するリプライが返されなくても次のパケットに対
して解放されるものである）。
【００４７】
【作用】図１の本発明の基本構成の動作を説明する。 (1) 入出力アダプタ７からＤＭＡコントローラ５に対
してＤＭＡリード要求がある。キャッシュヒットであ
るとする。
【００４８】(2) キャッシュ６からデータがＩ／Ｏ
バス２１を介して入出力アダプタ７に転送される。 (2') (3) (4) アドレス比較部１３は入力アドレスがキ
ャッシュヒットであるので比較しない。
【００４９】(5) ，(6) メモリフェッチ判定部１０は
プリフェッチアドレス生成部１１にプリフェッチアドレ
スの生成を指示し，プリフェッチアドレス生成部１１は
プリフェッチアドレスを生成し，メモリ判定部１０はメ
モリシステム２にＤＭＡリード要求によるプリフェッ
チコマンドを出力し，プリフェッチアドレスをプリフェ
ッチアドレステーブル１２に書き込む。
【００５０】(7) ，(8) メインメモリシステム２から
ＤＭＡコントローラ５へプリフェッチデータの転送があ
り，キャッシュ６に書き込む。 (9) (7) ，(8) の処理中に，入出力アダプタ７から，
ＤＭＡリード要求があるとする。そして，キャッシュ
ミスヒットであるとする。
【００５１】(10) アドレス比較部１３はプリフェッチ
アドレステーブル１２を参照し，入力アドレスとプリフ
ェッチアドレスを比較する。 (11) 入力アドレスとプリフェッチアドレスが同じであ
れば，再ヒットチェック制御部１５に再ヒットチェック
を指示する。入力アドレスとプリフェッチアドレスが同
じでなければ，メモリフェッチ判定部１０はメインメモ
リシステム２にデマンドフェッチをする。
【００５２】(13)，(13') ，(14) ＤＭＡリード要求
でプリフェッチされたデータのキャッシュへの格納が終
了するとＤＭＡリードリプライ制御部１６にリプライが
応答される。そこで，ＤＭＡリードリプライ制御部１６
は再ヒットチェックの指示をする。再ヒットチェック制
御部１５はキャッシュ６に対して再度のヒットチェック
（再ヒットチェック）をする。キャッシュ６にプリフェ
ッチされたデータがあるのでヒットする。
【００５３】(15) キャッシュ６はそのデータをＩ／Ｏ
バス２１を介して入出力アダプタに転送する。なお，
(9) でＤＭＡリード要求がヒットであれば，(13)のリ
プライ応答を受け取ってから，キャッシュ６のヒットア
ドレスのデータがＩ／Ｏアダプタに転送される。
【００５４】本発明によれば，Ｉ／Ｏバスが高速である
が，メインメモリ側が低速なコンピュータ装置でもＩ／
Ｏアダプタからのリード要求に対して効率を良く処理す
ることができる。
【００５５】
【実施例】図２は本発明の実施例である。図２におい
て，３１はコンピュータ装置である。
【００５６】３２はメインメモリシステムである。３３
はバスコントローラである。３４はメインメモリであ
る。
【００５７】４１はＤＭＡコントローラである。４２は
メモリフェッチ判定部である。４３はプリフェッチアド
レス生成部である。
【００５８】４４はプリフェッチテーブルである。４５
はアドレス比較部である。４６は入力部である。
【００５９】４７はＤＭＡリードリプライ制御部であ
る。４８は再ヒットチェック制御部である。４９，５
０，５１はＩ／Ｏアダプタである。
【００６０】１６２，１６３，１６４は入出力装置であ
って，それぞれＩ／Ｏアダプタ４９，Ｉ／Ｏアダプタ５
０，Ｉ／Ｏアダプタ５１に接続されているものである。
図３は本発明のＤＭＡコントローラの実施例であり，プ
リフェッチテーブルを２つもつ場合の実施例である。
【００６１】図３において，４１はＤＭＡコントローラ
である。４２はメモリフェッチ判定部である。
【００６２】４３はプリフェッチアドレス生成部であっ
て，入力アドレスに６４を加算するプラス６４アダー
（加算機）である（メモリの１回のリード，ライトが６
４バイト単位でなされる場合）。
【００６３】４４１はプリフェッチテーブル１であっ
て，バリッドビッド保持部とアドレステーブルにより
構成されるものである。バリッドビットはアドレステー
ブルが有効であるかないかを表すものである。
【００６４】４４２はプリフェッチテーブル２であっ
て，バリッドビッド保持部とアドレステーブルにより
構成されるものである。バリッドビットはアドレステー
ブルが有効であるかないかを表すものである。
【００６５】４５１はアドレス比較部１であって，入力
アドレスとアドレステーブルのプリフェッチアドレス
を比較するものである。４５２はアドレス比較部２であ
って，入力アドレスとアドレステーブルのプリフェッ
チアドレスを比較するものである。
【００６６】４７はＤＭＡリードリプライ制御部であ
る。４８は再ヒットチェック制御部である。４８１は再
ヒットチェック制御テーブル１用の再ヒットチェック制
御部であって，再ヒット指示のフラグを保持するもので
ある。
【００６７】４８２は再ヒットチェック制御テーブル２
用の再ヒットチェック制御部であって，再ヒット指示の
フラグを保持するものである。４８３はオア回路であっ
て，再ヒットチェック制御テーブル１用の再ヒットチェ
ック制御部（４８１）と再ヒットチェック制御テーブル
２用の再ヒットチェック制御部（４８２）のＯＲ出力を
するものである。
【００６８】なお，上記において，アドレステーブルを
２つ持つ場合について説明したが，さらに多くを持つよ
うにすることもできる。そのようにすれば，さらに多く
のプリフェッチを同時に出力できるようになる。
【００６９】図２，図３の構成の動作は後述する。図４
は本発明のデータフォーマットの実施例である。図４
(a)はプリフェッチアドレステーブルの構造である。
【００７０】６１はプリフェッチアドレステーブルであ
って，ＤＭＡアドレス空間が１２８ＭＢ，キャッシュラ
インサイズ（１回にリード，ライトする大きさ）が６４
バイトの場合である。下位からの６ビットと２６ビット
までのビット数が２１ビットのアドレステーブル（ＡＤ
ＤＲ）と１ビットのバリッドビット（Ｖ）により構成す
る。
【００７１】図４ (b)はパケットバスのアドレスフォー
マットである。６２はアドレスバスのアドレスフォーマ
ットであって，２ビットのアドレステーブルの識別ビッ
ト（ＸＸ）とアドレス（ＡＤＤＲ）を持つものである。
【００７２】パケット識別ビットの詳細は「００」の時
デマンドフェッチ（ミスヒットの時に発行するフェッチ
コマンド）である。「１０」はプリフェッチでアドレス
テーブルを使用することを表す。
【００７３】「１１」はプリフェッチでアドレステーブ
ルを使用することを表す。図４ (c)はＤＭＡリート要
求パケットの構造である。６３はパケット識別ビットと
アドレスである（パケットバスのアドレスフォーマット
６２と同じ）。
【００７４】図４ (d)はＤＭＡリードリプライパケット
の構造である。６４はＤＭＡリードリプライパケットの
構造であって，パケット識別ビットとアドレス（図４
(c)に同じ）と６４バイトのデータにより構成される。
【００７５】図２，図３において，プリフェッチアドレ
ス生成部４３は入力アドレスに６４を加えたプリフェッ
チアドレスを生成し，メモリフェッチ判定部４２はプリ
フェッチパケットとメインメモリシステム３２に出力す
る。そして，使用していない，プリフェッチアドレステ
ーブルのアドレステーブルもしくはアドレステーブル
にプリフェッチアドレスを書き込む。そして，そのバ
リッドビットをオンにする。メモリフェッチ判定部４２
の出力するパケットのアドレスフォーマットは図４ (b)
のとおりである。パケット識別部は「００」でミスヒッ
トの時のデマンドフェッチであることを示す。「０１」
はアドレステーブルを使用する時である。「１１」は
アドレステーブルを使用する時である。
【００７６】メモリシステムから受信するＤＭＡリード
リプライパケットビット（図４ (c)）にはパケットにプ
リフェッチデータを要求した時と同じ値が入っているの
で（図４ (d)の「Ａ」は図４ (b)の「ＸＸ」に同じであ
る），どのＤＭＡリード要求に対するリプライパケット
であるのかを識別できる。そこで，ＤＭＡリードリプラ
イ制御部はリプライが戻ってくるとパケット識別ビット
「Ａ」を判別し，「１０」であればアドレスのバリッ
ドビットをクリアし，「１１」であればアドレステーブ
ルのバリッドビットをクリアする。「００」では行わ
ない。
【００７７】図５により、図２，図３の本発明のＤＭＡ
コントローラの実施例の動作を説明する。図５は，プリ
フェッチ中に出されたＤＭＡリード要求のアドレスとプ
リフェッチアドレスが一致した場合である。
【００７８】(1) ＤＭＡリード要求があり，ヒット
したとする。 (2) ，(4) キャッシュ６はヒットチェックを行い，ヒ
ットであればヒット信号を返し，ヒットアドレスのデー
タをＩ／Ｏバス２１を介してＩ／Ｏアダプタに転送す
る。一方，メモリフェッチ判定部４２はヒットアドレス
（入力アドレス）に６４バイトを加算したアドレスでプ
リフェッチ要求をメモリバス２２に出力する。また，プ
リフェッチアドレス生成部４３に「１」を出力して，プ
リフェッチアドレスの生成を指示する。プリフェッチア
ドレス生成部は入力アドレスに６４を加算してプリフェ
ッチアドレスを生成する。
【００７９】このとき，アドレステーブルにプリフェ
ッチアドレスを書き込み，バリッドビット保持部にアド
レステーブル使用中を示すバリッドビットをセットす
る。なお，テーブルのバリッドビットがオンの時はア
ドレステーブルにプリフェッチアドレスを書き込み，
そのバリッドビットをオンにする。
【００８０】(3) ，(6) ，(7) メインメモリシステム
３２はプリフェッチ要求の処理を行い，メインメモリ３
４からプリフェッチデータをメモリバス２２に出力し，
キャッシュ６に転送する。
【００８１】(5) キャッシュ６にプリフェッチデータ
を書き込んでいる時あるいは書き込む前に，次のＤＭＡ
リード要求が入力される。このアドレスがプリフェッ
チアドレスに等しいとする。キャッシュ６のヒットチェ
ックは当然ミスヒットとなる。
【００８２】メモリフェッチ判定部４２は，ＤＭＡリー
ド要求であり，ヒット信号オフ（ミスヒット），バリッ
ドビットオンであることを条件にアドレス比較部（アド
レス比較部１，アドレス比較部２）のアドレスと入力ア
ドレスを比較する。ＤＭＡリード要求アドレスはプリ
フェッチアドレスに一致しているのでメモリフェッチ判
定部４２はメインメモリシステム３２にコマンドパケッ
トは出力しない。また，この時はプリフェッチアドレス
生成部４３にはアドレス生成を指示しない。
【００８３】そして，再ヒットチェック制御部４８の再
ヒットチェック要求ビットをオンにする。このとき，ア
ドレステーブルとの比較結果で一致したのであれば再
ヒットチェック制御テーブル１用を使用し，アドレステ
ーブルとの比較結果で一致したのであれば再ヒットチ
ェック制御テーブル２用を使用する。
【００８４】(8) ，(10) キャッシュ６へのプリフェッ
チデータの格納が終了する。メインメモリシステム３２
からＤＭＡリードに対するリプライ信号が出されるの
で，ＤＭＡリードリプライ制御部４７はその信号受信す
ると，再ヒットチェック制御部４８に対して再ヒットチ
ェックの起動をかける。この時，リードリプライパケッ
トの識別部のビットにより，再ヒットチェック制御テー
ブル１用を使用するか再ヒットチェックテーブル２用を
使用するか判定する。そして，選択された再ヒットチェ
ック制御テーブル用の再ヒットチェック制御部はキャッ
シュ６に再ヒットチェックをする。今度は当然ヒットと
なる。そして，再ヒットチェックビットをクリアし，キ
ャッシュ６からプリフェッチされたデータＩ／Ｏバス２
１を介してＩ／Ｏアダプタに転送される。
【００８５】(9) ，(11)，(12) ＤＭＡリード要求が
ヒットしたことで，次のプリフェッチパケットをメモリ
バス２２に出力する。そして，メインメモリ３４でその
プリフェッチ処理がなされ，メモリバス２２を介してキ
ャッシュ６に次のプリフェッチデータが転送される。
【００８６】図５において，８４はアドレステーブル
使用中の信号であり，ＤＭＡリード要求によりプリフ
ェッチ要求が出された時にオンとされたものある。
【００８７】（Ａ）の８０はＤＭＡリード要求に対し
てキャッシュミスヒットでかつ入力アドレスとプリフェ
ッチアドレスが一致したことによりメモリフェッチ判定
部４２から再ヒットチェック制御部４８に出される信号
である。
【００８８】８２は信号８０の出力により再ヒットチェ
ック制御部４８にセットされた再ヒットチェック要求ビ
ットのオンの状態を表す。（Ｂ）の８１はリードリプラ
イを受け取ってＤＭＡリードリプライ制御部４７から再
ヒットチェック制御部４８に出される信号である。
【００８９】８３はＤＭＡリードリプライ制御部４７か
ら出された信号８１に従って再ヒットチェック制御部４
８が出力する信号である。８５は再ヒットチェック要求
の信号８３が出力されたことにより出力されるアドレス
テーブル１のバリッドビットを消去する信号である。
【００９０】ＨＩＴはキャッシュヒットにより出される
信号であり，ミスヒットの時は出力されない。ＨＩＴ
ＳＴＲＯＢＥとＨＩＴ信号とでキャッシュヒットとキャ
ッシュミスヒットを判定する。
【００９１】図６は本発明のＤＭＡコントローラの実施
例の動作説明図であって，図６は，プリフェッチ中に出
されたＤＭＡリード要求のアドレスがキャッシュミスヒ
ットであって，かつプリフェッチアドレスに一致しない
場合である。図２，図３を参照する。
【００９２】(1) ＤＭＡリード要求があり，ヒット
したとする。 (2) ，(4) キャッシュ６はヒットチェックを行い，ヒ
ットであればヒット信号を返し，ヒットアドレスのデー
タをＩ／Ｏバス２１を介してＩ／Ｏアダプタに転送す
る。一方，メモリフェッチ判定部４２はヒットアドレス
（入力アドレス）に６４バイトを加算したプリフェッチ
アドレスでプリフェッチ要求をメモリバス２２に出力す
る。また，プリフェッチアドレス生成部４３に「１」を
出力して，プリフェッチアドレスの生成を指示する。プ
リフェッチアドレス生成部４３は入力アドレスに６４を
加算してプリフェッチアドレスを生成する。
【００９３】このとき，アドレステーブルにプリフェ
ッチアドレスを書き込み，バリッドビット保持部にアド
レステーブル使用中を示すバリッドビットをセットす
る。なお，テーブルのバリッドビットがオンの時はア
ドレステーブルにプリフェッチアドレスを書き込み，
そのバリッドビット保持部のバリッドビットをオンにす
る。
【００９４】(3) ，(6) ，(7) メインメモリシステム
３２はプリフェッチ要求の処理をし，メインメモリ３４
からデータをメモリバス２２に出力し，キャッシュ６に
プリフェッチデータを転送する。
【００９５】(5) キャッシュ６にプリフェッチデータ
を書き込んでいる時あるいは書き込む前に，次のＤＭＡ
リード要求が入力される。この入力アドレスがキャッ
シュ６のヒットチェックでミスヒットであったとする。
アドレス比較部は入力アドレスとプリフェッチアドレス
を比較し，等しくないこと判定する。
【００９６】(6) メモリフェッチ判定部４２は，メモ
リバス２２にデマンドフェッチのパケットを出力する。
(7) メインメモリ３４でデマンドフェッチの処理をす
る。
【００９７】(8) ，(9) メモリバス２２にはＤＭＡ
リードのプリフェッチデータが出力され，キャッシュ６
に格納される。 (10)，(11) メモリバス２２にＤＭＡリード要求のデ
ータが出力され，キャッシュ６に格納される。
【００９８】(12) キャッシュ６からＩ／Ｏバス２１を
介してＩ／ＯアダプタにＤＭＡリード要求のデータが
出力される。なお，(5) でキャッシュ６でヒットであっ
たとすると，(9) でＤＭＡリードのプリフェッチデー
タの格納処理が終了後に，ヒットアドレスのデータがＩ
／Ｏアダプタに転送され，メモリフェッチ判定部４２か
ら次のプリフェッチがメインメモリに要求される。
【００９９】図７は本発明の実施例２であって，仮想メ
モリに本発明を適用した場合の実施例である。図７にお
いて，３１はコンピュータ装置である。
【０１００】３２はメインメモリシステムである。３３
はバスコントローラである。３４はメインメモリであっ
て，４ＫＢ単位のページに区切った仮想メモリである。
【０１０１】４１はＤＭＡコントローラである。４９，
５０，５１はＩ／Ｏアダプタである。６１はキャッシュ
である。
【０１０２】６５はメモリバス（パケットバス）であ
る。６６はＩ／Ｏバス（インタロックバス）である。本
実施例は，プリフェッチしているアドレスに対して要求
が入力された時だけ要求を待たせるのでなく，同じペー
ジのアドレスに対する要求が入力された時にもプリフェ
ッチが終了するまで待たせるようにしたものである。本
実施例のＤＭＡコントローラの構成はアドレス比較部の
動作がこの点で異なるのみで，図２，図３の実施例１の
場合と同じである。
【０１０３】このようにすると，アドレスＡに対するア
クセス要求に対して，その次にＡもしくはＡ＋６４以外
のアドレス（例えばＡ＋１２８等）がきた時にも，再ヒ
ットチェックにおいてミスヒットとなり効率は低下す
る。しかし，一般的には，ＤＭＡ転送はＡ，Ａ＋６４，
Ａ＋１２８，Ａ＋１９２というように順番にアクセスさ
れるものてあり，他のアダプタが同一ページをアクセス
することもないので，本実施例のタイムチャートは図５
と同様になり，実際上は差支えない。
【０１０４】本実施例の場合，ＤＭＡ空間を１２８Ｍ
Ｂ，ページサイズを４ＫＢとすると，アドレステーブル
は２26から２12まで持てば良く，実施例１の場合よりア
ドレステーブルのビット数を６ビット削減できる。
【０１０５】図８は本発明の実施例２の動作説明図で
る。図８ (a)はアドレステーブルの構成である。本実施
例２のアドレステーブルは，ＤＭＡアドレス空間を１２
８ＭＢ，メモリのページサイズを４ＫＢとした場合，ア
ドレスを１５ビット，バリッドビットを１ビットで構成
すれば良い。従って，実施例１のアドレステーブル（図
４ (a)参照）より，６ビット少なく構成することができ
る。
【０１０６】図８ (b)はＤＭＡコントローラとメモリシ
ステムの動作を示す（なお，図８ (b)の説明で図２，図
３を参照する）。ＤＭＡリード要求のアドレスがＤＭ
Ａリード要求のアドレスと同じページにあるものであ
るとする。
【０１０７】(1) ＤＭＡリード要求があり，ヒット
したとする。 (2) ，(4) キャッシュ６はヒットしたデータをＩ／Ｏ
アダプタに転送する。一方，ＤＭＡコントローラ４１に
おいて，メモリフェッチ判定部４２はヒットアドレス
（入力アドレス）に６４バイトを加算したアドレスでプ
リフェッチ要求をメモリバス６５に出力する。また，プ
リフェッチアドレス生成部４３にプリフェッチアドレス
の生成を指示する。プリフェッチアドレス生成部４３は
入力アドレスに６４を加算してプリフェッチアドレスを
生成する。
【０１０８】このとき，アドレステーブルもしくはア
ドレステーブルにプリフェッチアドレスを書き込み，
バリッドビットをセットする。 (3) ，(6) ，(7) メインメモリシステム３２はプリフ
ェッチ要求の処理を行い，メインメモリ３４からメモリ
バス６５に出力し，キャッシュ６１にプリフェッチデー
タを転送する。
【０１０９】(5) キャッシュ６１にプリフェッチデー
タを書き込んでいる時にあるいは書き込む前に，次のＤ
ＭＡリード要求が入力される。このアドレスはプリフ
ェッチアドレスに等しいかもしくは同じページ内の他の
アドレスであるとする。そして，キャッシュ６１でミス
ヒットしたとする。
【０１１０】ＤＭＡコントローラ４１のメモリフェッチ
判定部４２は，ＤＭＡリード要求であり，ヒット信号オ
フ，バリッドビットオンであることを条件にアドレス比
較部（アドレス比較部１，アドレス比較部２）のアドレ
スと入力アドレスを比較する。ＤＭＡリード要求アド
レスはプリフェッチアドレスに一致しているか，違って
いても同一ページ内であるので，メモリフェッチ判定部
４２はメインメモリシステム３２にコマンドパケットを
出力しない。また，この時はプリフェッチアドレス生成
部４３にはアドレス生成を指示しない。そして，再ヒッ
トチェック制御部４８の再ヒットチェック要求ビットを
オンにする。
【０１１１】(8) ，(10) キャッシュ６１へのプリフェ
ッチデータの格納が終了する。メインメモリシステム３
２からＤＭＡリードに対するリプライ信号が出されるの
で，ＤＭＡリードリプライ制御部４７はその信号受信す
ると，再ヒットチェック制御部４８に対して再ヒットチ
ェックの起動をかける。再ヒットチェック制御部４８は
キャッシュ６１に再ヒットチェックをする。今度は当然
ヒットとなる。そして，再ヒットチェックビットをクリ
アし，キャッシュ６１からプリフェッチされたデータが
Ｉ／Ｏバス２１を介してＩ／Ｏアダプタに転送される。
【０１１２】(9) ，(11)，(12) ＤＭＡリード要求が
ヒットしたことで，次のプリフェッチパケットをメモリ
バス６５に出力する。そして，メインメモリ３４でその
プリフェッチ処理がなされ，メモリバス２２を介してキ
ャッシュ６１に次のプリフェッチデータが転送される。
【０１１３】なお，(5) において，ＤＭＡリード要求
の入力アドレスが他のページの場合であってキャッシュ
ミスヒットであれば，メモリフェッチ判定部４２はデマ
ンドフェッチをメインメモリシステム３２に発行する。
【０１１４】
【発明の効果】本発明によれば，Ｉ／Ｏバスが高速であ
るが，メインメモリ側が低速なコンピュータ装置でもＩ
／Ｏアダプタからのリード要求に対して効率良く処理す
ることができる。そのため，コンピュータ装置の動作が
高速化される。
【図面の簡単な説明】
【図１】本発明の基本構成を示す図である。
【図２】本発明の実施例１を示す図てある。
【図３】ＤＭＡコントローラの実施例１を示す図であ
る。
【図４】本発明のデータフォーマットの実施例を示す図
である。
【図５】本発明のＤＭＡコントローラの実施例１の動作
説明図である。
【図６】本発明のＤＭＡコントローラの実施例１の動作
説明図である。
【図７】本発明の実施例２を示す図である。
【図８】本発明の実施例２の動作説明図である。
【図９】従来のコンピュータ装置を示す図である。
【図１０】従来のＤＭＡ転送方法を示す図である。
【図１１】発明が解決しようとする課題の説明図であ
る。
【符号の説明】
１：コンピュータ装置 ２：メインメモリシステム ３：メインメモリ ５：ＤＭＡコントローラ ６：キャッシュ ７：入出力アダプタ １０：メモリフェッチ判定部 １１：プリフェッチアドレス生成部 １２：プリフェッチアドレステーブル １３：アドレス比較部 １４：入力部 １５：再ヒットチェック制御部 １６：ＤＭＡリードリプライ制御部

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 メインメモリシステムとキャッシュメモ
    リとＤＭＡコントローラを備えたコンピュータ装置にお
    いて，ＤＭＡコントローラはキャッシュヒットの場合に
    ヒットした入力アドレスに関連するアドレスのデータを
    メインメモリからキャッシュに予め取り出しておくプリ
    フェッチ機能を備え，ＤＭＡコントローラはプリフェッ
    チアドレスを保持するプリフェッチアドレステーブル
    と，プリフェッチアドレスと入力アドレスを比較するア
    ドレス比較部と，キャッシュに対して再度ヒット判定を
    する再ヒットチェック制御部と，該入力アドレスがキャ
    ッシュミスヒットであって入力アドレスとプリフェッチ
    アドレスとの比較が一致であれば再ヒットチェック制御
    部に再ヒットチェックを指示し，一致しなければメイン
    メモリシステムにリード要求をするメモリフェッチ判定
    部とを備えたことを特徴とするコンピュータ装置。
  2. 【請求項２】 再ヒットチェック制御部は，メインメモ
    リシステムからプリフェッチ終了の応答を受け取ったこ
    とにより再ヒットチェックを行うことを特徴とする請求
    項１に記載のコンピュータ装置。
  3. 【請求項３】 メインメモリシステムとＤＭＡコントロ
    ーラを接続するメモリバスはコマンド転送が終了すると
    解放されるものであり，入出力アダプタとＤＭＡコント
    ローラを接続するＩ／Ｏバスはコマンドが発生するとそ
    のコマンドに対するリプライが返されるまではコマンド
    を発行した装置に専有されるものであることを特徴とす
    る請求項１または２に記載のコンピュータ装置。
  4. 【請求項４】 メモリシステムがページ単位で管理され
    るものであり，複数の入出力装置が同一ページにアクセ
    スすることはないものであって，該アドレステープルの
    管理をページ単位に行うことを特徴とする請求項１，２
    または３に記載のコンピュータ装置。
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