JP2001014212A - メモリ制御装置及び方法とそれを用いた描画装置及び印刷装置 - Google Patents

Abstract

(57)【要約】 【課題】描画時のＤＲＡＭへのアクセス時間を改善す
る。 【解決手段】描画プロセッサ１０９は、ソース，パター
ン，デスティネーションプリフェッチ／ライトと、各々
ＤＭＡＣを有している。各ＤＭＡＣは、メモリリード／
ライト等のトランザクションをトランザクションキュー
１１０にキューイングする。メモリコントローラ１０２
はキューないのトランザクションを先入先出順に処理す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばプリンタや
マルチファンクションシステムなどの画像出力装置等に
おいて、画像を形成する描画装置及びそれに用いられる
メモリ制御装置及び方法に関するものである。

【０００２】

【従来の技術】描画装置は、大量の画像データを扱うた
めに、メモリアクセス性能が描画性能に及ぼす影響は大
きい。そこで、描画性能を改善するために、先読み（プ
リフェッチ）回路を設けた構成が提案されている。プリ
フェッチ回路により処理対象のデータを予め読み出して
おくことで、メモリアクセス混雑時の描画性能低下を最
小限に抑えることができる。またプリフェッチ回路を設
けた構成では、メモリアクセス混雑時でない場合にも、
プリフェッチを行わない場合よりも高い描画性能を得る
ことができる。

【０００３】

【発明が解決しようとする課題】しかしながら、描画装
置がメモリより取得するソース、パターン、デスティネ
ーションといったデータは、それぞれメモリアクセスの
シーケンスが異なっており、これらを一つのプリフェッ
チ回路でプリフェッチを行うことはメモリアクセスが最
適化できず、描画性能の向上を妨げていた。

【０００４】さらに、プリフェッチにおいても、バース
トモード転送を行わず、シングルアクセスを繰返し行う
と、メモリアクセスのオーバーヘッドが大きくなり、描
画装置の描画性能の向上を妨げることになってしまう。

【０００５】例えば、描画装置で画像を形成する際に、
６００ｄｐｉ／１ｂｐｐ／Ａ４で１０ポイント程度の文
字やそれに相当するサイズの描画オブジェクト等を描画
すると、ビットマップメモリへの描画幅は６０ｄｏｔか
ら１００ｄｏｔ程度となる。この描画幅では、ビットマ
ップメモリへのメモリアクセスがバーストバウンダリに
合致しない場合が多い。バーストバウンダリに合致しな
いアドレスは、ＤＲＡＭのページ内の連続したアドレス
であっても、バーストモードではなく複数のシングルア
クセスに分割してアクセスされる。このために、メモリ
アクセスのオーバーヘッドが大きくなり、描画装置の描
画性能の向上を妨げていた。

【０００６】また、メモリデバイスにＥＤＯＤＲＡＭを
使用している場合には、毎アクセスごとにプリチャージ
を行うように構成されるため、ページミス時もページヒ
ット時もアクセス時間が変わらない。例えば解像度６０
０ｄｐｉでＡ４用紙横を出力するプリンタコントローラ
では、バンドメモリにあるラインの描画中はページヒッ
トし、改ライン時にページミスする可能性が非常に高い
が、バンドメモリにＥＤＯＤＲＡＭを用いるとページミ
ス時もページヒット時もアクセス時間が変わらない。そ
のため、改ライン時にも次ラインの先頭データをプリフ
ェッチしておくことが有効であった。

【０００７】これに対して、メモリデバイスにＳＤＲＡ
Ｍ等を用いた場合には、リードコマンドとプリチャージ
コマンドが分離されており、毎アクセスごとにページの
ヒット／ミスを判断し、プリチャージコマンドを発行す
るかしないかを切り替えるメモリコントローラが一般的
である。これによりページヒット時のメモリアクセスレ
イテンシが短くなり、メモリアクセス性能が向上してい
る。従来のプリフェッチ回路をＳＤＲＡＭを用いる描画
回路に適用した場合、あるライン（これをカレントライ
ンとする）の最後の部分においては、(１)次ラインにお
ける先頭データのプリフェッチ、(２)カレントライン最
後のデータのライトバック、(３)次ラインにおける次デ
ータのプリフェッチのアクセスシーケンスが発生する。
この３つのメモリアクセスは、すべて互いに異なるライ
ンにアクセスするためにページミスとなるため、プリチ
ャージが各トランザクションに合わせて３回発生し、描
画時間が長いという問題があった。

【０００８】本発明は上記従来例に鑑みてなされたもの
で、メモリアクセスを最適化してその速度を向上させ、
シングルアクセスのオーバーヘッドを小さくし、描画の
改ライン時のプリチャージ回数を低減でき、描画回路の
性能を向上することができるメモリ制御装置及び方法
と、それを用いて描画性能を向上させた描画装置を提供
することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明は次のような構成からなる。

【００１０】メモリ操作のトランザクションを、指定す
るメモリアドレスとともに発行する処理手段と、前記処
理手段から発行されたトランザクションを格納するキュ
ーと、前記キューに格納されたトランザクションを読み
出してメモリに対してコマンドを発行し、指定したアド
レスへのアクセスを制御する制御手段とを備える。

【００１１】あるいは、それぞれが対応するメモリ領域
へとアクセスする複数のＤＭＡコントローラを有する処
理手段と、前記処理手段の各ＤＭＡコントローラから発
行されたトランザクションを調停する調停手段と、前記
調停手段に調停されたトランザクションに基づいてメモ
リに対するコマンドを発行し、指定したアドレスへのア
クセスを制御する制御手段とを備える。

【００１２】あるいは、ページモードでアクセス可能な
メモリと、メモリからデータをプリフェッチするプリフ
ェッチ手段と、メモリへデータを書き戻すライトバック
手段とを備え、プリフェッチによるページミス発生の可
能性があると判定された場合には、前記ライトバック手
段により直前のデータを書き戻すまでプリフェッチを延
期する。

【００１３】あるいは、メモリと、前記メモリの複数の
領域それぞれへとアクセスするための複数のＤＭＡコン
トローラと、前記複数の領域から読み取った画像データ
を処理する画像処理手段とを有する処理手段と、前記処
理手段の各ＤＭＡコントローラから発行されたトランザ
クションに基づいてメモリに対するコマンドを発行し、
指定したアドレスへのアクセスを制御する制御手段とを
備える。

【００１４】また好ましくは、前記処理手段から発行さ
れたトランザクションを格納するキューを更に備え、前
記制御手段は、前記キューに格納されたトランザクショ
ンを読み出してメモリに対してコマンドを発行し、指定
したアドレスへのアクセスを制御する。

【００１５】また好ましくは、前記処理手段は、複数の
ＤＭＡコントローラとして、生成したデータを書き込む
ための領域からデータを読み出すための第１のコントロ
ーラと、その領域へデータを書き戻すための第２のコン
トローラとを有し、前記第１のコントローラのプリフェ
ッチによるページミス発生の可能性があると判定された
場合には、前記第２のコントローラにより直前のデータ
を書き戻すまで前記第１のコントローラによるプリフェ
ッチを延期する。

【００１６】また好ましくは、前記処理手段は、複数の
ＤＭＡコントローラとして、更に、描画する元データを
読み出すための第３のコントローラを有し、前記第３の
コントローラは連続したアドレスをプリフェッチする。

【００１７】また好ましくは、前記処理手段は、複数の
ＤＭＡコントローラとして、更に、描かれるパターンを
読み出すための第４のコントローラを有し、前記第４の
コントローラは、パターンの幅が前記第４のコントロー
ラの有するバッファに収まる場合には、それ以上データ
をプリフェッチしない。

【００１８】また好ましくは、前記第２のコントローラ
によりメモリに書き戻されたデータを出力する手段を更
に備える。

【００１９】また好ましくは、前記第１のコントローラ
は、１ラインのプリフェッチが終了したことを判定し、
終了した場合には、ページミスの可能性がある。

【００２０】

【発明の実施の形態】［第１の実施の形態］図１は本実
施形態の描画装置の構成を示したブロック図である。ホ
ストコンピュータ１０６は印刷情報を生成し、ホストイ
ンターフェース１０７を通じてプリンタへ印刷情報を転
送する。印刷情報は、ホストインターフェース１０７か
らＩ／Ｏバス、Ｉ／Ｏバスブリッジ１０４、トランザク
ションキュー１１０、ライトバッファ１１１、メモリコ
ントローラ１０２を経由してＳＤＲＡＭ１０３の受信バ
ッファ領域１０３ａに格納される。格納された印刷情報
はＣＰＵ１０１によって処理され、ＳＤＲＡＭ１０３の
ディスプレイリスト格納領域１０３ｂにディスプレイリ
ストが生成される。

【００２１】次にＣＰＵ１０１が描画プロセッサ１０９
を起動すると、描画プロセッサ１０９内のＤＭＡＣであ
るソースプリフェッチＤＭＡＣ１０９ａ、パターンプリ
フェッチＤＭＡＣ１０９ｃ、デスティネーションプリフ
ェッチＤＭＡＣ１０９ｅがデータリードトランザクショ
ンを発行する。データリードトランザクションはトラン
ザクションキュー１１０にキューイングされ、順序化さ
れてメモリコントローラ１０２のアドレス比較器１０２
ａ、コマンド発行１０２ｂ、データコントローラ１０２
ｃでパイプライン処理され、ＳＤＲＡＭ１０３のディス
プレイリスト格納領域１０３ｂよりソース、パターン、
デスティネーションの各データが取得される。キューイ
ングされるトランザクションは、そのトランザクション
の内容と共に、例えばリードトランザクションであれば
アドレスを、ライトトランザクションであればアドレス
とデータを更に伴う。トランザクションキュー１１０が
存在するため、各プリフェッチＤＭＡＣ１０９ａ，１０
９ｃ，１０９ｅがデータを待たずに連続するシングルア
クセスのプリフェッチリードトランザクションを発行で
き、連続するトランザクションがトランザクションキュ
ー１１０に格納されていることによりメモリコントロー
ラのパイプライン処理が止まらない。その結果、連続す
るシングルアクセスがバーストアクセスに相当するスル
ープットを得ることができる。

【００２２】ソースデータコントローラ１０９ｂは、常
に連続したアドレスをプリフェッチする。ＳＤＲＡＭ１
０３から取得されたソースデータはソースプリフェッチ
ＤＭＡＣ１０９ａからソースデータコントローラ１０９
ｂに送られ、ソースプリフェッチＤＭＡＣ１０９ａは次
のデータを取得するためのデータリードトランザクショ
ンを発行する。

【００２３】パターンデータコントローラ１０９ｄは、
パターン幅とバッファサイズを比較する機能を有し、パ
ターン幅がバッファに収まる場合には改ラインまで続く
それ以上のデータをフェッチしない機能を有している。
ＳＤＲＡＭ１０３から取得されたパターンデータはパタ
ーンプリフェッチＤＭＡＣ１０９ｃからパターンデータ
コントローラ１０９ｄに送られ、パターンプリフェッチ
ＤＭＡＣ１０９ｃは、パターン幅がバッファに収まって
いなければ次のデータを取得するためのデータリードト
ランザクションを発行する。

【００２４】デスティネーションデータコントローラ１
０９ｆは、カレントラインの描画中では連続するアドレ
スのデータをプリフェッチし、改ライン時には次のライ
ンのプリフェッチをカレントラインの書き戻しが完了す
るまで延期する機能を有している。ＳＤＲＡＭ１０３の
ビットマップメモリ領域１０３ｃから取得されたデステ
ィネーションデータはデスティネーションプリフェッチ
ＤＭＡＣ１０９ｅからデスティネーションデータコント
ローラ１０９ｆに送られ、デスティネーションプリフェ
ッチＤＭＡＣ１０９ｅは次のデータを取得するためのデ
ータリードトランザクションを発行する。この時描画ラ
インの最後であったならば、デスティネーションプリフ
ェッチＤＭＡＣ１０９ｅはライン最後のライトバックト
ランザクションが発行されるまで次のデータのリードト
ランザクションは発行しない。これにより、ページミス
の発生の可能性が高い改ライン時には、連続して同じラ
インにアクセスできるようにして、ページミスの発生を
最小限に抑える。

【００２５】このように、各データコントローラがそれ
ぞれＤＭＡＣを有していることで、それぞれが取得する
データに応じて、プリフェッチシーケンスを取得するデ
ータに適するように変えることが可能となる。

【００２６】ソースデータコントローラ１０９ｂ、パタ
ーンデータコントローラ１０９ｄ、デスティネーション
データコントローラ１０９ｆにデータがそろったなら
ば、ピクセルプロセッシングユニット１０９ｇが論理演
算を行い、演算結果のデスティネーションデータをデス
ティネーションライトバックＤＭＡＣ１０９ｈに転送
し、デスティネーションライトバックＤＭＡＣ１０９ｈ
はライトバックトランザクションを発行して演算結果を
ＳＤＲＡＭ１０３のビットマップメモリ領域１０３ｃに
書き戻す。この時、トランザクションキュー１０１にト
ランザクションがキューイングされると共に、ライトデ
ータがライトバッファ１１１に格納され、ライトトラン
ザクションがメモリコントローラ１０２によって実行さ
れるまでライトデータを保持する。こうしてビットマッ
プデータがＳＤＲＡＭ１０３のビットマップメモリ領域
に生成されると、ＣＰＵ１０１はエンジンインターフェ
ース１０８を起動し、ＳＤＲＡＭ１０３に格納されたビ
ットマップデータをプリントエンジン１０７に転送し、
記録媒体に画像を形成する。

【００２７】図２は、描画の動作を示した模式図であ
る。描画処理は、ディスプレイリスト領域１０３ｂもし
くはバッファ領域１０３ｄに格納されたソースデータ２
０１とパターンデータ２０３とにより、ビットマップ領
域１０３ｃに格納されたデスティネーションデータ２０
２を更新してデータ２０４とすることにより行われる。
ソースプリフェッチＤＭＡＣ１０９ａは、ＳＤＲＡＭ１
０３よりソースデータＳ０，Ｓ１，Ｓ２，Ｓ３を取得
し、ソースデータＳ０，Ｓ１，Ｓ２，Ｓ３をソースデー
タコントローラ１０３ｂへ転送すると共に、続くデータ
Ｓ４，Ｓ５，Ｓ６，Ｓ７をプリフェッチするためのリー
ドトランザクションを発行する。パターンプリフェッチ
ＤＭＡＣ１０９ｃは、ＳＤＲＡＭ１０３よりパターンデ
ータＰ０，Ｐ１，Ｐ２，Ｐ３を取得し、パターンデータ
Ｐ０，Ｐ１，Ｐ２，Ｐ３をパターンデータコントローラ
１０３ｄへ転送し、パターン幅がパターンデータコント
ローラ１０３ｄのバッファ以下であるため、続くデータ
Ｐ４，Ｐ５，Ｐ６，Ｐ７のプリフェッチを停止する。デ
スティネーションプリフェッチＤＭＡＣ１０９ｅは、Ｓ
ＤＲＡＭ１０３よりデスティネーションデータＤ２，Ｄ
３を取得し、デスティネーションデータＤ２，Ｄ３をデ
スティネーションデータコントローラ１０３ｆへ転送す
ると共に、続くデータＤ４，Ｄ５，Ｄ６，Ｄ７をプリフ
ェッチするためのリードトランザクションを発行する。
なお、ソースデータの先頭Ｓ０及びパターンデータの先
頭Ｐ０はバーストバウンダリに合致しており、デスティ
ネーションデータの描画範囲の先頭Ｄ２はバーストバウ
ンダリに合致していないものとする。

【００２８】ピクセルオペレーションユニット１０９ｇ
はソースデータＳ０，Ｓ１、パターンデータＰ０，Ｐ
１、デスティネーションデータＤ２，Ｄ３からデスティ
ネーションデータＤ２’，Ｄ３’を生成し、ライトバッ
クＤＭＡＣ１０９ｈへ転送する。ライトバックＤＭＡＣ
１０９ｈはデスティネーションデータＤ２’，Ｄ３’を
ＳＤＲＡＭ１０３のビットマップ領域１０３ｃへ書くラ
イトトランザクションを発行する。

【００２９】ピクセルオペレーションと並行して、デス
ティネーションプリフェッチＤＭＡＣ１０９ｅはＳＤＲ
ＡＭ１０３よりデスティネーションデータＤ４，Ｄ５，
Ｄ６，Ｄ７を取得し、デスティネーションデータＤ４，
Ｄ５，Ｄ６，Ｄ７をデスティネーションデータコントロ
ーラ１０３ｆへ転送すると共に、続くデータＤ８，Ｄ
９，Ｄａ，Ｄｂをプリフェッチするためのリードトラン
ザクションを発行する。同様に並行してソースプリフェ
ッチＤＭＡＣ１０９ａはＳＤＲＡＭ１０３よりソースデ
ータＳ４，Ｓ５，Ｓ６，Ｓ７を取得し、ソースデータＳ
４，Ｓ５，Ｓ６，Ｓ７をソースデータコントローラ１０
９ｂへ転送すると共に、続くデータＳ８，Ｓ９，Ｓａ，
Ｓｂをプリフェッチするためのリードトランザクション
を発行する。

【００３０】ピクセルオペレーションユニット１０９ｇ
が、ソースデータＳ２，Ｓ３，Ｓ４，Ｓ５、パターンデ
ータＰ２，Ｐ３，Ｐ０，Ｐ１、デスティネーションデー
タＤ４，Ｄ５，Ｄ６，Ｄ７からデスティネーションデー
タＤ４’，Ｄ５’，Ｄ６’，Ｄ７’を生成し、ライトバ
ックＤＭＡＣ１０９ｈへ転送すると、デスティネーショ
ンコントローラ１０９ｆのＦＩＦＯに空きができる。そ
のため、プリフェッチＤＭＡＣ１０９ｅは次のデータの
リードトランザクションを発行可能であるが、デスティ
ネーションデータの描画範囲はＤ９までなので、ライン
エンドを検出するためデスティネーションデータＤ
８’，Ｄ９’のライトトランザクションをライトバック
ＤＭＡＣ１０９ｈが発行するのを待ち、次ラインの先頭
データのリードトランザクションを発行する。

【００３１】ソースデータ２０１はビットマップとして
だけではなく、圧縮データとして、またエッジデータと
して保存されている場合もあり、これらのデータから図
２に示すビットマップへの変換はソースデータコントロ
ーラ１０９ｂにより行われる。

【００３２】図３Ａ及び図３Ｂは、本実施例の描画プロ
セッサ１０９が発生するメモリアクセスのシーケンスを
示す、図３Ａ，図３Ｂの順でつながるタイミングチャー
トである。上から順に、（ａ）ソースプリフェッチＤＭ
ＡＣ、（ｂ）パターンプリフェッチＤＭＡＣ、（ｃ）デ
スティネーションプリフェッチＤＭＡＣ、（ｄ）デステ
ィネーションライトバックＤＭＡＣによる、トランザク
ションキュー１１０及びライトバッファ１１１に対する
トランザクション発行のタイミングである。それぞれ、
アドレス信号ＡｄｄｒＸ［３１：２］、アドレスが有効
であることを示す信号ＴｘＸ、トランザクションのキュ
ーイングを示す信号ＡｃｔＸ、データが有効であること
を示す信号ＤａｔａＲｄｙＸ、データ信号ＤａｔａＸ
［３１：０］が示されている。また、それらの下段に
は、（ｅ）として、メモリコントローラ１０２からＳＤ
ＲＡＭ１０３へ発行されるコマンド及びＳＤＲＡＭへ
の、あるいはＳＤＲＡＭからのデータを示す。さらにそ
の下段には、（ｆ）として、描画プロセッサ１０９によ
るデータの読み出し、データの処理、データの書き戻し
のシーケンスを示す。なお、図中の丸囲み数字は、キュ
ーイングされるトランザクションの順序を示している。
番号は、トランザクションキューからの応答信号Ａｃｋ
Ｘをトランザクションを代表する信号として振られてい
る。また、各トランザクションと対応してメモリコント
ローラ１０２から発行されるコマンド及びコマンドによ
りＳＤＲＡＭから読み書きされるデータにも同じ番号を
振ってある。この丸付き番号は、以下の説明では()で括
ったトランザクションの番号として参照される。

【００３３】まず、デスティネーションプリフェッチＤ
ＭＡＣ１０９ｅが、描画範囲内の先頭のデータＤ２を取
得するために、アドレスバスＡｄｄｒＤｓｔ［３１：
２］にデータＤ２が格納されたアドレスＡ（Ｄ２）をド
ライブし、トランザクションのアドレスが有効であるこ
とを示す信号ＴｘＤｓｔ＿Ｌをアサートし、シングルリ
ードのトランザクション(１)を発行する。するとトラン
ザクションキュー１１０がトランザクションをキューイ
ングしたことを示す信号ＡｃｋＤｓｔ＿Ｌをアサート
し、トランザクション(１)のアドレスフェーズが終了す
る。続いてデスティネーションプリフェッチＤＭＡＣ１
０９ｅは続くデータＤ３を取得するため、アドレスバス
ＡｄｄｒＤｓｔ［３１：２］にデータＤ３が格納された
アドレスＡ（Ｄ３）をドライブし、トランザクションの
アドレスが有効であることを示す信号ＴｘＤｓｔ＿Ｌを
アサートし、シングルリードのトランザクション(２)を
発行する。

【００３４】この時同時にメモリコントローラ１０２は
トランザクションキュー１１０に格納されているアドレ
スＡ（Ｄ２）へのメモリリードトランザクション(１)を
取得し、ＳＤＲＡＭへアドレスＡ（Ｄ２）へのメモリリ
ードコマンドを発行する。続いてメモリコントローラ１
０２はトランザクションキュー１１０に格納されている
アドレスＡ（Ｄ３）へのメモリリードのトランザクショ
ン(２)を受け取り、ＳＤＲＡＭへアドレスＡ（Ｄ３）へ
のメモリリードコマンドを発行する。

【００３５】その後、ＳＤＲＡＭがデータＤ２をＳＤＲ
ＡＭデータバスにドライブするため、メモリコントロー
ラ１０２はこれを取得し、デスティネーションプリフェ
ッチＤＭＡＣ１０９ｅへ渡すためにデータバスＤａｔａ
Ｄｓｔ［３１：０］にＤ２をドライブし、データが有効
であることを示す信号ＤａｔａＲｄｙＤｓｔをアサート
して、データＤ２をデスティネーションプリフェッチＤ
ＭＡＣ１０９ｅへ渡す。さらにＳＤＲＡＭがデータＤ３
をＳＤＲＡＭデータバスにドライブするため、メモリコ
ントローラ１０２はこれを取得し、デスティネーション
プリフェッチＤＭＡＣ１０９ｅへ渡すためにデータバス
ＤａｔａＤｓｔ［３１：０］にＤ３をドライブし、デー
タが有効であることを示す信号ＤａｔａＲｄｙＤｓｔを
アサートして、データＤ３をデスティネーションプリフ
ェッチＤＭＡＣ１０９ｅへ渡す。

【００３６】このシングルリードあるいはシングルライ
トは、図３におけるトランザクション(７)，(８)，
(９)，(１０)など、バーストバウンダリに合致しないア
ドレスに対してデータを読み書きする場合についても同
様に行われる。

【００３７】このように、プリフェッチＤＭＡＣから発
行されたトランザクションはトランザクションキューに
キューイングされ、メモリコントローラはトランザクシ
ョンキューにつけられたトランザクションを次々に処理
していく。このためトランザクションキューを挟んでト
ランザクションの発行とその処理とを非同期に実行する
ことができる。従って上記説明のように、シングルリー
ドであっても、プリフェッチＤＭＡＣは、コマンドに対
して読み出されたデータを受け取る前に、続けて他のメ
モリリードトランザクションを発行することができる。
発行されたトランザクションの処理も、発行された順序
で次々と進められてリードトランザクションであれば読
み出されたデータがトランザクションの発行元に対して
渡される。このために本実施例のシステムでは、シング
ル転送であってもバースト転送に相当するスループット
が実現できる。

【００３８】図３Ａ，３Ｂの最下段は、本実施例の描画
プロセッサ１０９によるメモリアクセスのシーケンスを
示す模式図である。この描画プロセッサとメモリコント
ローラ間のインターフェースは、図３Ａ，３Ｂから明ら
かなとおりアドレスフェーズとデータフェーズとに時間
的に分離されている。

【００３９】１ライン目の１バースト目では、ソースプ
リフェッチＤＭＡＣ１０９ａ、パターンプリフェッチＤ
ＭＡＣ１０９ｃ、デスティネーションプリフェッチＤＭ
ＡＣ１０９ｅから同時期にデータリードトランザクショ
ンが発行されるため、デスティネーションリード（３０
１）、ソースリード（３０２）、パターンリード（３０
３）が連続して発生する。デスティネーションライト
（３０４）まではビットプロセシングユニット１０９ｇ
による論理演算の遅延が入るが、その間に２バースト目
のソース及びデスティネーションのプリフェッチ（３０
５，３０６）が入り、１バースト目のデスティネーショ
ンライト（３０４）と平行してその演算処理が行われ
る。なおパターンデータはパターンコントローラ１０９
ｄのバッファに収まる幅であるため、改ラインまでデー
タのフェッチを行わない。その後、１バースト目のライ
トバック（３０４）と２バースト目のライトバック（３
０７）のメモリアクセス間のギャップに、３バースト目
のデスティネーションリード（３０８）が発生し、２バ
ースト目のデスティネーションライト（３０７）が続
く。

【００４０】次にソースフェッチ（３１０）が続くが、
１ライン目のソースデータは既にすべてフェッチされて
いるため、これは２ライン目のソースデータに相当す
る。その後、１ライン目の最後のライトバック（３０
９）が発生する。

【００４１】この時、改ラインであるため、デスティネ
ーションプリフェッチＤＭＡＣ１０９ｅは、デスティネ
ーションデータのプリフェッチを停止し、１ライン目の
最後のライトバック（３０９）が発生後、２ライン目１
バースト目のデスティネーションリード（３１１）を発
生する。これは、ページミスが３回連続して発生し、プ
リチャージをその都度行ってしまうという事態を避ける
ためである。

【００４２】図８は、デスティネーションプリフェッチ
ＤＭＡＣが、改ライン時にカレントラインのライトバッ
クを待たない場合と待つ場合とのシーケンスの違いを示
したタイミングチャートである。上段（Ａ）が前者であ
り、下段（Ｂ）が後者である。

【００４３】カレントラインのライトバックを待たずに
次ラインプリフェッチを行った場合は、デスティネーシ
ョンデータＤ４’，Ｄ５’，Ｄ６’，Ｄ７’のライト
（８０２）の次に次ライン先頭データＤ１２，Ｄ１３の
リード（８０６）が行われる。アクセスするラインが変
わったことによりページミスが起こったためにプリチャ
ージが発行される。次にデスティネーションデータＤ
８’，Ｄ９’のライト（８０４）が行われるため、さら
にプリチャージが発行される。さらに次に次ラインの続
くデスティネーションデータＤ１４，Ｄ１５のリード
（８０５）が行われるためもう一度プリチャージが発生
する。

【００４４】これに対し、改ライン時に、カレントライ
ンのライトバック以前の次ラインのプリフェッチを禁止
した場合には、デスティネーションデータに限れば、デ
スティネーションデータＤ４’，Ｄ５’，Ｄ６’，Ｄ
７’のライト（８０２）の次に次ライン先頭データＤ１
２，Ｄ１３のリードが行われず、デスティネーションデ
ータＤ８’，Ｄ９’のライトが行われる。このためペー
ジヒットであるからプリチャージが発生せず、次に次ラ
イン先頭データＤ１２，Ｄ１３のリードが発生し、ペー
ジミスであるためプリチャージが発行されるが、次のデ
スティネーションデータＤ１４，Ｄ１５のリードはペー
ジヒットであるためプリチャージが発行されない。この
ように、改ライン時のプリフェッチを禁止することでプ
リチャージの回数を３回から１回に減少できる。

【００４５】図４は、デスティネーションプリフェッチ
ＤＭＡＣ１０９ｅの処理手順を示すフローチャートであ
る。デスティネーションプリフェッチＤＭＡＣ１０９ｅ
は、はじめに描画開始かを判断し（４０１）、描画開始
でなければ描画開始を待ち、描画開始であれば、次に描
画開始アドレスを計算する（４０２）。次に計算したア
ドレスに対してデータリードトランザクションを発行し
（４０３）、描画終了かを判断する（４０４）。描画終
了であれば次の描画開始を待ち（４０１）、描画終了で
なければラインエンドかを判断する（４０５）。ライン
エンドでなければ次のデータフェッチのためのアドレス
を計算し（４０６）、次のリードトランザクションを発
行してもデスティネーションデータコントローラ１０９
ｆのＦＩＦＯがあふれないかを判断し（４０８）、あふ
れるようであればＦＩＦＯに十分な空きができるまで待
つ（４０８）。あふれなければ次のデータリードトラン
ザクションの発行をステップ４０３から繰り返す。

【００４６】一方ステップ４０５においてラインエンド
であれば、カレントラインのライトバックが終了するま
で待ち（４０９）、終了後に次ラインのアドレスを計算
し（４０７）、次のリードトランザクションを発行して
もデスティネーションデータコントローラ１０９ｆのＦ
ＩＦＯがあふれないかを判断し（４０８）、あふれるよ
うであればＦＩＦＯに十分な空きができるまで待つ（４
０８）。あふれなければ次のデータリードトランザクシ
ョンの発行をステップ４０３から繰り返す。

【００４７】図５は、デスティネーションライトバック
ＤＭＡＣ１０９ｂの処理手順を示すフローチャートであ
る。デスティネーションライトバックＤＭＡＣ１０９ｈ
は、はじめに描画開始かを判断する（５０１）。描画開
始でなければ描画開始を待ち、描画開始であれば、次に
描画開始アドレスを計算する（５０２）。次にライトバ
ックすべきデータがバッファにあるかを判断し（５０
３）、ライトバックするデータがなければデータが生成
されバッファに溜まるまで待つ（５０３）。ライトバッ
クするデータがあれば計算したアドレスに対してデータ
ライトトランザクションを発行し（５０４）、描画終了
かを判断する（５０５）。描画終了であれば次の描画開
始を待ち（５０１）、描画終了でなければラインエンド
かを判断し（５０６）、ラインエンドでなければ次のデ
ータフェッチのためのアドレスを計算し（５０７）、次
にライトバックすべきデータを待つ（５０３）。もし、
ラインエンドであれば（５０６）、次ラインのアドレス
を計算し（５０８）、次にライトバックすべきデータを
待つ（５０３）。

【００４８】図６は、ソースプリフェッチＤＭＡＣ１０
９ａの処理手順を示すフローチャートである。ソースプ
リフェッチＤＭＡＣ１０９ａは、はじめに描画開始かを
判断する（６０１）。描画開始でなければ描画開始を待
ち、描画開始であれば、次にデータリードトランザクシ
ョンを発行し（６０２）、次のアドレスを計算して（６
０３）、描画終了かを判断する（６０４）。描画終了で
あれば次の描画開始を待ち（６０１）、描画終了でなけ
れば次のリードトランザクションを発行してもソースデ
ータコントローラ１０９ｂのＦＩＦＯがあふれないかを
判断し（６０５）、あふれなければ次のデータリードト
ランザクションを発行し（６０２）、あふれるようであ
ればＦＩＦＯに十分な空きができるまで待つ（６０
５）。

【００４９】図７は、パターンプリフェッチＤＭＡＣ１
０９ｃの処理手順を示すフローチャートである。パター
ンプリフェッチＤＭＡＣ１０９ｃは、はじめに描画開始
かを判断する（７０１）。描画開始でなければ描画開始
を待ち、描画開始であれば、次に描画開始アドレスを計
算する（７０２）。次に計算したアドレスに対してデー
タリードトランザクションを発行し（７０３）、パター
ン幅はパターンデータコントローラ１０９ｄのバッファ
サイズよりも大きいかを判断する（７０４）。パターン
幅がパターンデータコントローラ１０９ｄのバッファサ
イズよりも大きければ、次にラインエンドかを判断する
（７０６）。ラインエンドでなければ次にカレントライ
ンの最終データかを判断し（７０７）、最終ラインでな
ければアドレスをインクリメントする（７０８）。カレ
ントラインの最終データであれば（７０７）、次にカレ
ントラインの先頭アドレスを計算する（７０９）。パタ
ーン幅がパターンデータコントローラ１０９ｄのバッフ
ァサイズよりも小さければ（７０４）、次にラインエン
ドかを判断し（７０５）、ラインエンドでなければライ
ンエンドを待ち、ラインエンドであれば次に最終ライン
を超えたかを判断する（７１０）。最終ラインを超えて
いればパターンの先頭アドレスを計算し（７１１）、最
終ラインを超えていなければ次ラインのアドレスを計算
する（７１２）。次に描画終了かを判断し（７１３）、
描画終了であれば次の描画開始を待ち（７０１）、描画
終了でなければ次のリードトランザクションを発行して
もパターンデータコントローラ１０９ｄのＦＩＦＯがあ
ふれないかを判断し（７１４）、あふれなければ次のデ
ータリードトランザクションを発行し（７０３）、あふ
れるようであればＦＩＦＯに十分な空きができるまで待
つ（７１４）。

【００５０】以上のようにして、プリフェッチＤＭＡＣ
をデータ毎に独立で設け、それぞれのデータに最適化し
た手順でデータの読み出しあるいは書き込みを行わせる
ことにより、描画プロセッサのメモリアクセスシーケン
スが最適化でき、描画性能の向上が実現できる。

【００５１】また、各プリフェッチＤＭＡＣはトランザ
クションキューにデータリードあるいはデータライトト
ランザクションをトランザクションキューに対して発行
し、トランザクションをキューイングさせる。キューイ
ングされたトランザクションは、メモリコントローラ１
０２によって先入先出順に取り出され、トランザクショ
ンに応じたコマンド及びアドレスがＳＤＲＡＭに対して
発行される。

【００５２】このようにして、トランザクションキュー
を描画プロセッサとメモリコントローラとの間に設けた
ことにより、描画プロセッサからのデータリード及びデ
ータライトトランザクションの発行と、メモリコントロ
ーラによるトランザクションの処理とを非同期に行え
る。これによって、シングルリード及びシングルライト
トランザクションを描画プロセッサ中のひとつのプリフ
ェッチＤＭＡＣから連続的に発行することが可能にな
り、バースト転送なみの処理速度を実現することができ
る。

【００５３】また、ラインエンドを検出した場合には、
そのラインへのアクセスが終了するまでは次のラインの
プリフェッチを行わないようにメモリアクセスの順序を
調整することで、そのラインのページミスの発生を減少
させる。これによりプリチャージの回数を減少させ、Ｄ
ＲＡＭアクセスの高速化を図ることができる。

【００５４】［第２の実施の形態］第１の実施形態は、
描画プロセッサ１０９に、各データコントローラ及びビ
ットプロセシングユニットごとにＤＭＡＣを設け、それ
らのＤＭＡＣから発行されるトランザクションをトラン
ザクションキュー１１０に納めているが、トランザクシ
ョンキューを省いても、各プロセシングユニット毎にＤ
ＭＡＣを備えることによってメモリトランザクションを
迅速化できる。図９は、図１の構成からトランザクショ
ンキュー１１０を省いたもので、描画プロセッサ１０９
の各コントローラ及びビットプロセシングユニットごと
にＤＭＡＣを備えている。

【００５５】図９において、ＣＰＵ１０１が描画プロセ
ッサ１０９を起動すると、描画プロセッサ１０９内のＤ
ＭＡＣであるソースプリフェッチＤＭＡＣ１０９ａ、パ
ターンプリフェッチＤＭＡＣ１０９ｃ、デスティネーシ
ョンプリフェッチＤＭＡＣ１０９ｅがデータリードトラ
ンザクションを発行する。データリードトランザクショ
ンはアービタ１１０によって順序化され、メモリコント
ローラ１０２のアドレス比較器１０２ａ、コマンド発行
１０２ｂ、データコントローラ１０２ｃでパイプライン
処理され、ＳＤＲＡＭ１０３のディスプレイリスト格納
領域１０３ｂよりソース、パターン、デスティネーショ
ンの各データが取得される。

【００５６】ＳＤＲＡＭ１０３から取得されたソースデ
ータはソースプリフェッチＤＭＡＣ１０９ａからソース
データコントローラ１０９ｂに送られ、ソースプリフェ
ッチＤＭＡＣ１０９ａは次のデータを取得するためのデ
ータリードトランザクションを発行する。ＳＤＲＡＭ１
０３から取得されたパターンデータはパターンプリフェ
ッチＤＭＡＣ１０９ｃからパターンデータコントローラ
１０９ｄに送られ、パターンプリフェッチＤＭＡＣ１０
９ｃは次のデータを取得するためのデータリードトラン
ザクションを発行する。ＳＤＲＡＭ１０３のビットマッ
プメモリ領域１０３ｃから取得されたデスティネーショ
ンデータはデスティネーションプリフェッチＤＭＡＣ１
０９ｅからデスティネーションデータコントローラ１０
９ｆに送られ、デスティネーションプリフェッチＤＭＡ
Ｃ１０９ｅは次のデータを取得するためのデータリード
トランザクションを発行する。この時描画ラインの最後
であったならば、デスティネーションプリフェッチＤＭ
ＡＣ１０９ｅはライン最後のライトバックトランザクシ
ョンが発行されるまで次のデータのリードトランザクシ
ョンは発行しない。これは、図８で説明したとおりであ
る。

【００５７】ソースデータコントローラ１０９ｂ、パタ
ーンデータコントローラ１０９ｄ、デスティネーション
データコントローラ１０９ｆにデータがそろったなら
ば、ピクセルプロセッシングユニット１０９ｇが論理演
算を行い、演算結果のデスティネーションデータをデス
ティネーションライトバックＤＭＡＣ１０９ｈに転送
し、デスティネーションライトバックＤＭＡＣ１０９ｈ
はライトバックトランザクションを発行して演算結果を
ＳＤＲＡＭ１０３のビットマップメモリ領域１０３ｃに
書き戻す。こうしてビットマップデータがＳＤＲＡＭ１
０３のビットマップメモリ領域に生成されると、ＣＰＵ
１０１はエンジンインターフェース１０８を起動し、Ｓ
ＤＲＡＭ１０３に格納されたビットマップデータをプリ
ントエンジン１０７に転送し、記録媒体に画像を形成す
る。

【００５８】このように、プリフェッチＤＭＡＣ回路を
別々に用意することで、トランザクションキューがなく
ともそれぞれのデータに適したデータフェッチが行え、
描画回路のメモリアクセスが最適化される。

【００５９】

【他の実施形態】なお、デスティネーションデータのフ
ェッチにおいて、ライン描画中では続くアドレスのデー
タをプリフェッチし、改ライン時には次ラインの先頭デ
ータをフェッチするようにしてもよい。

【００６０】また、本発明は、複数の機器（例えばホス
トコンピュータ、インタフェイス機器、リーダ、プリン
タなど）から構成されるシステムに適用しても、一つの
機器からなる装置（例えば、複写機、ファクシミリ装置
など）に適用してもよい。

【００６１】また、本発明の目的は、前述した実施形態
の機能を実現するソフトウェアのプログラムコード（図
４乃至図７）を記録した記憶媒体（または記録媒体）
を、システムあるいは装置に供給し、そのシステムある
いは装置のコンピュータ（またはCPUやMPU）が記憶媒体
に格納されたプログラムコードを読み出し実行すること
によっても達成される。この場合、記憶媒体から読み出
されたプログラムコード自体が前述した実施形態の機能
を実現することになり、そのプログラムコードを記憶し
た記憶媒体は本発明を構成することになる。また、コン
ピュータが読み出したプログラムコードを実行すること
により、前述した実施形態の機能が実現されるだけでな
く、そのプログラムコードの指示に基づき、コンピュー
タ上で稼働しているオペレーティングシステム(OS)など
が実際の処理の一部または全部を行い、その処理によっ
て前述した実施形態の機能が実現される場合も含まれ
る。

【００６２】さらに、記憶媒体から読み出されたプログ
ラムコードが、コンピュータに挿入された機能拡張カー
ドやコンピュータに接続された機能拡張ユニットに備わ
るメモリに書込まれた後、そのプログラムコードの指示
に基づき、その機能拡張カードや機能拡張ユニットに備
わるCPUなどが実際の処理の一部または全部を行い、そ
の処理によって前述した実施形態の機能が実現される場
合も含まれる。

【００６３】

【発明の効果】以上説明したように、本発明によれば、
トランザクションキューを設けたことで、描画装置のシ
ングルアクセスによるメモリアクセスのスループットが
向上し、比較的小さい描画オブジェクトであっても、高
速に描画することが可能となる。

【００６４】また、各プリフェッチユニット毎にＤＭＡ
Ｃを設けたことで、それぞれのデータに最適化した手順
でデータの読み出しあるいは書き込みを行わせることに
より、描画プロセッサのメモリアクセスが最適化でき、
描画性能の向上が実現できる。

【００６５】また、ラインエンドを検出した場合には、
そのラインへのアクセスが終了するまでは次のラインの
プリフェッチを行わないようにメモリアクセスの順序を
調整することで、プリチャージの回数を減少させ、メモ
リアクセスの高速化を図ることができる。

【図面の簡単な説明】

【図１】第１実施例の装置の構成を示したブロック図で
ある。

【図２】描画の動作を示した模式図である。

【図３Ａ】実施例の描画回路が発生するメモリアクセス
のシーケンスを示すタイミングチャートである。

【図３Ｂ】実施例の描画回路が発生するメモリアクセス
のシーケンスを示すタイミングチャートである。

【図４】デスティネーションプリフェッチＤＭＡＣ１０
９ｅの処理手順を示すフローチャートである。

【図５】デスティネーションライトバックＤＭＡＣ１０
９ｈの処理手順を示すフローチャートである。

【図６】ソースプリフェッチＤＭＡＣ１０９ａの処理手
順を示すフローチャートである。

【図７】パターンプリフェッチＤＭＡＣ１０９ｃの処理
手順を示すフローチャートである。

【図８】デスティネーションデータへのメモリアクセス
の改善例を示すタイミングチャートである。

【図９】第２実施例の装置の構成を示したブロック図で
ある。

【符号の説明】

１０１ ＣＰＵ １０２ メモリコントローラ １０２ａ ページヒット／ミス判断回路 １０２ｂ ＳＤＲＡＭコマンド発行回路 １０２ｃ ＳＤＲＡＭデータコントロール回路 １０３ ＳＤＲＡＭ １０４ Ｉ／Ｏバスブリッジ １０５ ホストインターフェース １０６ ホストコンピュータ １０７ プリントエンジン １０８ エンジンインターフェース １０９ 描画プロセッサ １０９ａ ソースプリフェッチＤＭＡＣ １０９ｂ ソースデータコントローラ １０９ｃ パターンプリフェッチＤＭＡＣ １０９ｄ パターンデータコントローラ １０９ｅ デスティネーションプリフェッチＤＭＡＣ １０９ｆ デスティネーションデータコントローラ １０９ｇ ピクセルプロセッシングユニット １０９ｂ デスティネーションライトバックＤＭＡＣ １１０ トランザクションキュー １１１ ライトバッファ

Claims (14)

【特許請求の範囲】
1. 【請求項１】 メモリ操作のトランザクションを、指定
   するメモリアドレスとともに発行する処理手段と、 前記処理手段から発行されたトランザクションを格納す
   るキューと、 前記キューに格納されたトランザクションを読み出して
   メモリに対してコマンドを発行し、指定したアドレスへ
   のアクセスを制御する制御手段とを備えることを特徴と
   するメモリアクセス制御装置。
2. 【請求項２】 それぞれが対応するメモリ領域へとアク
   セスする複数のＤＭＡコントローラを有する処理手段
   と、 前記処理手段の各ＤＭＡコントローラから発行されたト
   ランザクションを調停する調停手段と、 前記調停手段に調停されたトランザクションに基づいて
   メモリに対するコマンドを発行し、指定したアドレスへ
   のアクセスを制御する制御手段とを備えることを特徴と
   するメモリ制御装置。
3. 【請求項３】 ページモードでアクセス可能なメモリ
   と、 メモリからデータをプリフェッチするプリフェッチ手段
   と、 メモリへデータを書き戻すライトバック手段とを備え、 プリフェッチによるページミス発生の可能性があると判
   定された場合には、前記ライトバック手段により直前の
   データを書き戻すまでプリフェッチを延期することを特
   徴とするメモリ制御装置。
4. 【請求項４】 メモリと、 前記メモリの複数の領域それぞれへとアクセスするため
   の複数のＤＭＡコントローラと、前記複数の領域から読
   み取った画像データを処理する画像処理手段とを有する
   処理手段と、 前記処理手段の各ＤＭＡコントローラから発行されたト
   ランザクションに基づいてメモリに対するコマンドを発
   行し、指定したアドレスへのアクセスを制御する制御手
   段とを備えることを特徴とする描画装置。
5. 【請求項５】 前記処理手段から発行されたトランザク
   ションを格納するキューを更に備え、前記制御手段は、
   前記キューに格納されたトランザクションを読み出して
   メモリに対してコマンドを発行し、指定したアドレスへ
   のアクセスを制御することを特徴とする請求項４に記載
   の描画装置。
6. 【請求項６】 前記処理手段は、複数のＤＭＡコントロ
   ーラとして、生成したデータを書き込むための領域から
   データを読み出すための第１のコントローラと、その領
   域へデータを書き戻すための第２のコントローラとを有
   し、前記第１のコントローラのプリフェッチによるペー
   ジミス発生の可能性があると判定された場合には、前記
   第２のコントローラにより直前のデータを書き戻すまで
   前記第１のコントローラによるプリフェッチを延期する
   ことを特徴とする請求項４に記載の描画装置。
7. 【請求項７】 前記処理手段は、複数のＤＭＡコントロ
   ーラとして、更に、描画する元データを読み出すための
   第３のコントローラを有し、前記第３のコントローラは
   連続したアドレスをプリフェッチすることを特徴とする
   請求項６に記載の描画装置。
8. 【請求項８】 前記処理手段は、複数のＤＭＡコントロ
   ーラとして、更に、描かれるパターンを読み出すための
   第４のコントローラを有し、前記第４のコントローラ
   は、パターンの幅が前記第４のコントローラの有するバ
   ッファに収まる場合には、それ以上データをプリフェッ
   チしないことを特徴とする請求項６または７に記載の描
   画装置。
9. 【請求項９】 前記第２のコントローラによりメモリに
   書き戻されたデータを出力する手段を更に備えることを
   特徴とする請求項６に記載の描画装置。
10. 【請求項１０】 前記第１のコントローラは、１ライン
    のプリフェッチが終了したことを判定し、終了した場合
    には、ページミスの可能性があると判定することを特徴
    とする請求項６に記載の描画装置。
11. 【請求項１１】 ページモードでアクセス可能なメモリ
    と、メモリからデータをプリフェッチするプリフェッチ
    手段と、メモリへデータを書き戻すライトバック手段と
    を用いたメモリ制御方法であって、 プリフェッチによるページミス発生の可能性を判定し、
    可能性があると判定された場合には、前記ライトバック
    手段により直前のデータを書き戻すまでプリフェッチを
    延期することを特徴とするメモリ制御方法。
12. 【請求項１２】 ページモードでアクセス可能なメモリ
    と、メモリからデータをプリフェッチするプリフェッチ
    手段と、メモリへデータを書き戻すライトバック手段と
    を制御するためのコンピュータプログラムを格納する記
    憶媒体であって、前記プログラムにより、 プリフェッチによるページミス発生の可能性があると判
    定された場合には、前記ライトバック手段により直前の
    データを書き戻すまでプリフェッチを延期することを特
    徴とする記憶媒体。
13. 【請求項１３】 請求項１乃至３のいずれかに記載のメ
    モリ制御装置によりアクセス制御されるメモリに画像デ
    ータを生成する描画手段と、 生成した画像データを印刷する印刷手段とを備えること
    を特徴とする印刷装置。
14. 【請求項１４】 請求項４に記載の描画装置により処理
    された画像データを印刷することを特徴とする印刷装
    置。