JPH0844659A - データ転送制御装置 - Google Patents
データ転送制御装置Info
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- JPH0844659A JPH0844659A JP17497094A JP17497094A JPH0844659A JP H0844659 A JPH0844659 A JP H0844659A JP 17497094 A JP17497094 A JP 17497094A JP 17497094 A JP17497094 A JP 17497094A JP H0844659 A JPH0844659 A JP H0844659A
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Abstract
(57)【要約】
【目的】 先行読出しの際の無駄なメモリアクセスを削
減し、先行読出しの有効性を高める。 【構成】 データ転送制御装置１のＤＭＡコントロール
回路１０はＤＭＡ転送制御装置４からのＤＭＡ転送要求
を受付けてメモリ３との間のＤＭＡ転送の制御を行う。
先行リード生成回路１１はＤＭＡコントロール回路１０
の情報とキャッシュサイズレジスタ１５の情報とに基づ
いて先行リードを行うためのアドレスを生成する。先行
リード判定回路１２はページサイズレジスタ１３及びモ
ード指示レジスタ１４の内容から先行リードアドレスに
よる先行リードの実施の可否を判定し、判定結果に応じ
て先行リードを抑止する。
減し、先行読出しの有効性を高める。 【構成】 データ転送制御装置１のＤＭＡコントロール
回路１０はＤＭＡ転送制御装置４からのＤＭＡ転送要求
を受付けてメモリ３との間のＤＭＡ転送の制御を行う。
先行リード生成回路１１はＤＭＡコントロール回路１０
の情報とキャッシュサイズレジスタ１５の情報とに基づ
いて先行リードを行うためのアドレスを生成する。先行
リード判定回路１２はページサイズレジスタ１３及びモ
ード指示レジスタ１４の内容から先行リードアドレスに
よる先行リードの実施の可否を判定し、判定結果に応じ
て先行リードを抑止する。
Description
【０００１】
【産業上の利用分野】本発明はデータ転送制御装置に関
し、特にメモリとプロセッサとＤＭＡ（ダイレクトメモ
リアクセス）制御装置とを備えた情報処理装置において
メモリからデータを読出して転送するデータ転送方式に
関する。
し、特にメモリとプロセッサとＤＭＡ（ダイレクトメモ
リアクセス）制御装置とを備えた情報処理装置において
メモリからデータを読出して転送するデータ転送方式に
関する。
【０００２】
【従来の技術】従来、この種のデータ転送方式において
は、Ｉ／Ｏ（入出力）部からの転送要求前に先行リード
指示部の指示によってメモリから予め読出したデータを
バッファに一時格納しておき、Ｉ／Ｏ部からの転送要求
に対してバッファに一時格納したデータをＩ／Ｏ部に転
送する方法がある。
は、Ｉ／Ｏ（入出力）部からの転送要求前に先行リード
指示部の指示によってメモリから予め読出したデータを
バッファに一時格納しておき、Ｉ／Ｏ部からの転送要求
に対してバッファに一時格納したデータをＩ／Ｏ部に転
送する方法がある。
【０００３】この方法ではＩ／Ｏ部からの転送要求に対
して直ちに応答することができ、ＤＭＡ転送を高速化す
ることができるとともに、Ｉ／Ｏ部の高速化及びシステ
ム性能の向上を図ることができる。この方法について
は、特開平２−６１７４５号公報に詳述されている。
して直ちに応答することができ、ＤＭＡ転送を高速化す
ることができるとともに、Ｉ／Ｏ部の高速化及びシステ
ム性能の向上を図ることができる。この方法について
は、特開平２−６１７４５号公報に詳述されている。
【０００４】また、第１及び第２のメモリ間でＤＭＡ転
送を行う場合に、第１のメモリから第２のメモリへのＤ
ＭＡ転送時に第１のメモリ内のデータを先行読出しして
バッファに格納しておき、上記ＤＭＡ転送のアドレスと
先行読出しした時のアドレスとが一致すればバッファか
ら第２のメモリにデータを転送する方法もある。
送を行う場合に、第１のメモリから第２のメモリへのＤ
ＭＡ転送時に第１のメモリ内のデータを先行読出しして
バッファに格納しておき、上記ＤＭＡ転送のアドレスと
先行読出しした時のアドレスとが一致すればバッファか
ら第２のメモリにデータを転送する方法もある。
【０００５】この方法の場合、ＤＭＡ転送のアドレスと
先行読出しした時のアドレスとが不一致であれば、ＤＭ
Ａ転送のアドレスを用いて第１のメモリ内のデータを読
出しして第２のメモリに転送する。
先行読出しした時のアドレスとが不一致であれば、ＤＭ
Ａ転送のアドレスを用いて第１のメモリ内のデータを読
出しして第２のメモリに転送する。
【０００６】このとき、ＤＭＡ転送のアドレスに基づい
て先行読出しのためのアドレスを生成し、そのアドレス
によって第１のメモリからデータを読出してバッファに
格納する。
て先行読出しのためのアドレスを生成し、そのアドレス
によって第１のメモリからデータを読出してバッファに
格納する。
【０００７】これによって、ＤＭＡ転送速度を実質上向
上させることができるとともに、共有メモリを用いてデ
ータの不一致をフラグで表示することで、先行アドレス
のフェッチによる誤りの割合も減少させることができ
る。この方法については、特開平２−１１０６４６号公
報に詳述されている。
上させることができるとともに、共有メモリを用いてデ
ータの不一致をフラグで表示することで、先行アドレス
のフェッチによる誤りの割合も減少させることができ
る。この方法については、特開平２−１１０６４６号公
報に詳述されている。
【０００８】さらに、ＤＭＡ転送時に、ＤＭＡアドレス
に一番地加算したアドレスによって次のＤＭＡ転送要求
に先立ってＤＭＡリード動作を実行する方法もある。
に一番地加算したアドレスによって次のＤＭＡ転送要求
に先立ってＤＭＡリード動作を実行する方法もある。
【０００９】この方法では、ＤＭＡ制御装置のターンア
ラウンド時間を短くしてＤＭＡの転送効率を上げること
ができ、アンダフローを起きにくくすることができる。
この方法については、特開平４−６４１５９号公報に詳
述されている。
ラウンド時間を短くしてＤＭＡの転送効率を上げること
ができ、アンダフローを起きにくくすることができる。
この方法については、特開平４−６４１５９号公報に詳
述されている。
【００１０】
【発明が解決しようとする課題】上述した従来のデータ
転送方式では、メモリアクセスの軽減がなされておら
ず、ＤＭＡ制御装置に対する処理のみが優先されている
だけである。すなわち、メモリがページングされている
場合にページを越えて行われるアクセスや、あるいは先
行リードによるメモリへのアクセスで読出すデータがバ
ッファ内にすでに存在するようなアクセス等の無駄なメ
モリアクセスが生じてしまうことがある。
転送方式では、メモリアクセスの軽減がなされておら
ず、ＤＭＡ制御装置に対する処理のみが優先されている
だけである。すなわち、メモリがページングされている
場合にページを越えて行われるアクセスや、あるいは先
行リードによるメモリへのアクセスで読出すデータがバ
ッファ内にすでに存在するようなアクセス等の無駄なメ
モリアクセスが生じてしまうことがある。
【００１１】また、近年の情報処理システムではＩ／Ｏ
専用のキャッシュメモリを備えたものもあり、上記のよ
うなデータ転送方式による先行読出しの有効性が薄れて
きている。
専用のキャッシュメモリを備えたものもあり、上記のよ
うなデータ転送方式による先行読出しの有効性が薄れて
きている。
【００１２】そこで、本発明の目的は上記の問題点を解
消し、先行読出しの際の無駄なメモリアクセスを削減す
ることができ、先行読出しの有効性を高めることができ
るデータ転送制御装置を提供することにある。
消し、先行読出しの際の無駄なメモリアクセスを削減す
ることができ、先行読出しの有効性を高めることができ
るデータ転送制御装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明による第１のデー
タ転送制御装置は、ダイレクトメモリアクセス制御装置
からのダイレクトメモリアクセス要求に応じてメモリに
格納されたデータを前記ダイレクトメモリアクセス制御
装置に転送するデータ転送制御装置であって、前記メモ
リから前記ダイレクトメモリアクセス制御装置に転送す
るデータを保持するキャッシュメモリと、前記ダイレク
トメモリアクセス要求を基に前記メモリから先行してデ
ータを読出すための先行リードアドレスを生成する生成
手段と、前記生成手段で生成された先行リードアドレス
を基に先行リードの必要性及び先行リードアドレスの正
当性を判定する判定手段と、前記判定手段が前記先行リ
ードの必要性及び先行リードアドレスの正当性のうち少
なくとも一方を否と判定したときにその先行リードアド
レスによる先行読出し処理を抑止する手段とを備えてい
る。
タ転送制御装置は、ダイレクトメモリアクセス制御装置
からのダイレクトメモリアクセス要求に応じてメモリに
格納されたデータを前記ダイレクトメモリアクセス制御
装置に転送するデータ転送制御装置であって、前記メモ
リから前記ダイレクトメモリアクセス制御装置に転送す
るデータを保持するキャッシュメモリと、前記ダイレク
トメモリアクセス要求を基に前記メモリから先行してデ
ータを読出すための先行リードアドレスを生成する生成
手段と、前記生成手段で生成された先行リードアドレス
を基に先行リードの必要性及び先行リードアドレスの正
当性を判定する判定手段と、前記判定手段が前記先行リ
ードの必要性及び先行リードアドレスの正当性のうち少
なくとも一方を否と判定したときにその先行リードアド
レスによる先行読出し処理を抑止する手段とを備えてい
る。
【００１４】本発明による第２のデータ転送制御装置
は、ダイレクトメモリアクセス制御装置からのダイレク
トメモリアクセス要求に応じてメモリに格納されたデー
タを前記ダイレクトメモリアクセス制御装置に転送する
データ転送制御装置であって、前記メモリから前記ダイ
レクトメモリアクセス制御装置に転送するデータを保持
するキャッシュメモリと、前記ダイレクトメモリアクセ
ス要求を基に前記メモリから先行してデータを読出すた
めの先行リードアドレスを生成する生成手段と、前記生
成手段で生成された先行リードアドレスで前記メモリか
ら読出されるデータが前記ダイレクトメモリアクセス要
求で前記メモリから読出されたブロックデータに含まれ
るか否かを判定する判定手段と、前記判定手段が前記ブ
ロックデータ内に含むと判定したときにその先行リード
アドレスによる先行読出し処理を抑止する手段とを備え
ている。
は、ダイレクトメモリアクセス制御装置からのダイレク
トメモリアクセス要求に応じてメモリに格納されたデー
タを前記ダイレクトメモリアクセス制御装置に転送する
データ転送制御装置であって、前記メモリから前記ダイ
レクトメモリアクセス制御装置に転送するデータを保持
するキャッシュメモリと、前記ダイレクトメモリアクセ
ス要求を基に前記メモリから先行してデータを読出すた
めの先行リードアドレスを生成する生成手段と、前記生
成手段で生成された先行リードアドレスで前記メモリか
ら読出されるデータが前記ダイレクトメモリアクセス要
求で前記メモリから読出されたブロックデータに含まれ
るか否かを判定する判定手段と、前記判定手段が前記ブ
ロックデータ内に含むと判定したときにその先行リード
アドレスによる先行読出し処理を抑止する手段とを備え
ている。
【００１５】本発明による第３のデータ転送制御装置
は、上記の構成のほかに、前記生成手段で生成された先
行リードアドレスが予め定められた前記メモリの分割サ
イズの境界を越えたか否かを判定する判定手段と、前記
判定手段がその先行リードアドレスが前記分割サイズの
境界を越えたと判定したときにその先行リードアドレス
による先行読出し処理を抑止する手段とを具備してい
る。
は、上記の構成のほかに、前記生成手段で生成された先
行リードアドレスが予め定められた前記メモリの分割サ
イズの境界を越えたか否かを判定する判定手段と、前記
判定手段がその先行リードアドレスが前記分割サイズの
境界を越えたと判定したときにその先行リードアドレス
による先行読出し処理を抑止する手段とを具備してい
る。
【００１６】本発明による第４のデータ転送制御装置
は、上記の構成のほかに、前記メモリの分割サイズを保
持する手段を具備している。
は、上記の構成のほかに、前記メモリの分割サイズを保
持する手段を具備している。
【００１７】本発明による第５のデータ転送制御装置
は、上記の構成のほかに、前記ダイレクトメモリアクセ
ス要求のデータ転送長が前記キャッシュメモリのブロッ
クサイズと一致するか否かを判断する判断手段と、前記
判断手段が前記データ転送長と前記ブロックサイズとの
一致を検出したときに前記先行リードアドレスによる先
行読出し処理を抑止する手段とを具備している。
は、上記の構成のほかに、前記ダイレクトメモリアクセ
ス要求のデータ転送長が前記キャッシュメモリのブロッ
クサイズと一致するか否かを判断する判断手段と、前記
判断手段が前記データ転送長と前記ブロックサイズとの
一致を検出したときに前記先行リードアドレスによる先
行読出し処理を抑止する手段とを具備している。
【００１８】本発明による第６のデータ転送制御装置
は、上記の構成のほかに、前記キャッシュメモリのブロ
ックサイズを保持する手段を具備している。
は、上記の構成のほかに、前記キャッシュメモリのブロ
ックサイズを保持する手段を具備している。
【００１９】本発明による第７のデータ転送制御装置
は、上記の構成のほかに、前記先行読出し処理の実行を
指示する情報を保持する手段と、その情報を基に前記先
行読出し処理の実行が否と判定されたときに前記先行読
出し処理を抑止する手段とを具備している。
は、上記の構成のほかに、前記先行読出し処理の実行を
指示する情報を保持する手段と、その情報を基に前記先
行読出し処理の実行が否と判定されたときに前記先行読
出し処理を抑止する手段とを具備している。
【００２０】
【作用】現在のＤＭＡ転送のＤＭＡアドレス等を基に生
成された先行リードアドレスから先行リードの必要性及
び先行リードアドレスの正当性の有無を判断する。
成された先行リードアドレスから先行リードの必要性及
び先行リードアドレスの正当性の有無を判断する。
【００２１】すなわち、現在のＤＭＡ転送のデータ転送
長がキャッシュサイズと一致するか、または先行リード
生成回路で生成された先行リードアドレスがメモリの分
割サイズ（ページ）の境界を越えるか、あるいは先行リ
ードアドレスでメモリから読出されるデータが現在のＤ
ＭＡ転送でメモリから読出されたデータ内に含まれる
か、あるいはまたモード指示レジスタの内容から先行リ
ードの必要性があるかを夫々判断し、少なくともいずれ
か一つが否と判断されたときに先行読出し処理を抑止す
る。
長がキャッシュサイズと一致するか、または先行リード
生成回路で生成された先行リードアドレスがメモリの分
割サイズ（ページ）の境界を越えるか、あるいは先行リ
ードアドレスでメモリから読出されるデータが現在のＤ
ＭＡ転送でメモリから読出されたデータ内に含まれる
か、あるいはまたモード指示レジスタの内容から先行リ
ードの必要性があるかを夫々判断し、少なくともいずれ
か一つが否と判断されたときに先行読出し処理を抑止す
る。
【００２２】これによって、先行読出しの際の無駄なメ
モリアクセスを削減してメモリ側の性能を向上させ、先
行読出しの有効性を高めることが可能となる。
モリアクセスを削減してメモリ側の性能を向上させ、先
行読出しの有効性を高めることが可能となる。
【００２３】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００２４】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、データ転送制御装置１とプ
ロセッサ２とメモリ３とは夫々バス１００上に接続され
ており、ＤＭＡ（ダイレクトメモリアクセス）制御装置
４はデータ転送制御装置１を介してバス１００に接続さ
れている。
ック図である。図において、データ転送制御装置１とプ
ロセッサ２とメモリ３とは夫々バス１００上に接続され
ており、ＤＭＡ（ダイレクトメモリアクセス）制御装置
４はデータ転送制御装置１を介してバス１００に接続さ
れている。
【００２５】データ転送制御装置１はＤＭＡコントロー
ル回路１０と、先行リード生成回路１１と、先行リード
判定回路１２と、ページサイズレジスタ１３と、モード
指示レジスタ１４と、キャッシュブロックサイズレジス
タ１５と、キャッシュ１６と、リード管理回路１７とか
ら構成されている。
ル回路１０と、先行リード生成回路１１と、先行リード
判定回路１２と、ページサイズレジスタ１３と、モード
指示レジスタ１４と、キャッシュブロックサイズレジス
タ１５と、キャッシュ１６と、リード管理回路１７とか
ら構成されている。
【００２６】ＤＭＡコントロール回路１０はＤＭＡ転送
制御装置４からのＤＭＡ転送要求を受付けてメモリ３と
の間のＤＭＡ転送の制御を行う。先行リード生成回路１
１はＤＭＡコントロール回路１０からの情報とキャッシ
ュブロックサイズレジスタ１５からの情報とに基づいて
先行リードを行うためのアドレスを生成する。
制御装置４からのＤＭＡ転送要求を受付けてメモリ３と
の間のＤＭＡ転送の制御を行う。先行リード生成回路１
１はＤＭＡコントロール回路１０からの情報とキャッシ
ュブロックサイズレジスタ１５からの情報とに基づいて
先行リードを行うためのアドレスを生成する。
【００２７】先行リード判定回路１２はページサイズレ
ジスタ１３及びモード指示レジスタ１４の内容から先行
リード生成回路１１で生成された先行リードアドレスに
よる先行リードの実施の可否を判定する。
ジスタ１３及びモード指示レジスタ１４の内容から先行
リード生成回路１１で生成された先行リードアドレスに
よる先行リードの実施の可否を判定する。
【００２８】ページサイズレジスタ１３にはメモリ３の
分割単位であるページサイズが予め格納され、モード指
示レジスタ１４には先行リードを行うか否か等の各種モ
ードが予め格納されている。ここで、ページサイズレジ
スタ１３及びモード指示レジスタ１４の内容はプロセッ
サ２から設定自在となっている。
分割単位であるページサイズが予め格納され、モード指
示レジスタ１４には先行リードを行うか否か等の各種モ
ードが予め格納されている。ここで、ページサイズレジ
スタ１３及びモード指示レジスタ１４の内容はプロセッ
サ２から設定自在となっている。
【００２９】キャッシュブロックサイズレジスタ１５に
はキャッシュ１６のブロックサイズが格納されている。
はキャッシュ１６のブロックサイズが格納されている。
【００３０】キャッシュ１６はメモリ３から読出された
データを一時格納するデータアレイ（図示せず）と、そ
のデータアレイに格納されたデータのメモリ３でのアド
レスを格納するアドレスアレイ（図示せず）とから構成
されている。
データを一時格納するデータアレイ（図示せず）と、そ
のデータアレイに格納されたデータのメモリ３でのアド
レスを格納するアドレスアレイ（図示せず）とから構成
されている。
【００３１】リード管理回路１７はＤＭＡコントロール
回路１０及び先行リード判定回路１２からの要求に基づ
いてメモリ３からのデータ転送を行うか、あるいはキャ
ッシュ１６からのデータリプライを行うかを管理する。
回路１０及び先行リード判定回路１２からの要求に基づ
いてメモリ３からのデータ転送を行うか、あるいはキャ
ッシュ１６からのデータリプライを行うかを管理する。
【００３２】図２は図１のデータ転送制御装置１の処理
動作を示すフローチャートである。これら図１及び図２
を用いて本発明の一実施例によるデータ転送制御の動作
について説明する。
動作を示すフローチャートである。これら図１及び図２
を用いて本発明の一実施例によるデータ転送制御の動作
について説明する。
【００３３】ＤＭＡ転送制御装置４から転送要求が発生
すると、データ転送制御装置１内のＤＭＡコントロール
回路１０はその転送要求のアドレスやデータ転送長等を
受付ける（図２の処理１０１）。ＤＭＡコントロール回
路１０は受付けたアドレスをリード管理回路１７に転送
する。
すると、データ転送制御装置１内のＤＭＡコントロール
回路１０はその転送要求のアドレスやデータ転送長等を
受付ける（図２の処理１０１）。ＤＭＡコントロール回
路１０は受付けたアドレスをリード管理回路１７に転送
する。
【００３４】リード管理回路１７ではＤＭＡコントロー
ル回路１０からのアドレスに対応するデータがキャッシ
ュ１６上に存在するか否かを判定し（図２の処理１７
１）、キャッシュ１６上に存在すれば、ＤＭＡコントロ
ール回路１０に対してデータの存在を報告するととも
に、ＤＭＡコントロール回路１０に対して必要な情報を
伝達する。
ル回路１０からのアドレスに対応するデータがキャッシ
ュ１６上に存在するか否かを判定し（図２の処理１７
１）、キャッシュ１６上に存在すれば、ＤＭＡコントロ
ール回路１０に対してデータの存在を報告するととも
に、ＤＭＡコントロール回路１０に対して必要な情報を
伝達する。
【００３５】ＤＭＡコントロール回路１０はリード管理
回路１７からの報告に応答し、ＤＭＡ制御装置４に対し
てキャッシュ１６上のデータを返送する（図２の処理１
０２）。
回路１７からの報告に応答し、ＤＭＡ制御装置４に対し
てキャッシュ１６上のデータを返送する（図２の処理１
０２）。
【００３６】一方、ＤＭＡコントロール回路１０からの
アドレスに対応するデータがキャッシュ１６上に存在し
なければ、リード管理回路１７はメモリ３からのデータ
リードを実行するよう動作する（図２の処理１７２）。
アドレスに対応するデータがキャッシュ１６上に存在し
なければ、リード管理回路１７はメモリ３からのデータ
リードを実行するよう動作する（図２の処理１７２）。
【００３７】リード管理回路１７はメモリ３から読出し
たデータをキャッシュ１６の規定された部分に格納する
とともに（図２の処理１７３）、ＤＭＡコントロール回
路１０に対して必要な情報を伝達する。
たデータをキャッシュ１６の規定された部分に格納する
とともに（図２の処理１７３）、ＤＭＡコントロール回
路１０に対して必要な情報を伝達する。
【００３８】ＤＭＡコントロール回路１０はリード管理
回路１７からの必要な情報に基づいて、ＤＭＡ制御装置
４に対してキャッシュ１６上のデータを返送する（図２
の処理１０２）。
回路１７からの必要な情報に基づいて、ＤＭＡ制御装置
４に対してキャッシュ１６上のデータを返送する（図２
の処理１０２）。
【００３９】上記の処理動作が実行されている間、ＤＭ
Ａコントロール回路１０は現在実行しているＤＭＡ転送
のアドレスやデータ転送長等の情報を先行リード生成回
路１１に伝達する。
Ａコントロール回路１０は現在実行しているＤＭＡ転送
のアドレスやデータ転送長等の情報を先行リード生成回
路１１に伝達する。
【００４０】先行リード生成回路１１ではＤＭＡコント
ロール回路１０からのＤＭＡ転送のアドレスやデータ転
送長等の情報に基づいて先行リードアドレスを生成する
（図２の処理１１１）。
ロール回路１０からのＤＭＡ転送のアドレスやデータ転
送長等の情報に基づいて先行リードアドレスを生成する
（図２の処理１１１）。
【００４１】このとき、先行リード生成回路１１はキャ
ッシュブロックサイズレジスタ１５からの情報とＤＭＡ
コントロール回路１０からのＤＭＡ転送のデータ転送長
（現在のデータ転送長）とを基に、次回の転送が先行リ
ードに対して有効であるか否かを判断する（図２の処理
１１２）。
ッシュブロックサイズレジスタ１５からの情報とＤＭＡ
コントロール回路１０からのＤＭＡ転送のデータ転送長
（現在のデータ転送長）とを基に、次回の転送が先行リ
ードに対して有効であるか否かを判断する（図２の処理
１１２）。
【００４２】先行リード生成回路１１はキャッシュ１６
のブロックサイズと現在のデータ転送長との一致を検出
すると、先行リードの必要性がないと判断し、その先行
リードの処理を破棄する（図２の処理１１３）。
のブロックサイズと現在のデータ転送長との一致を検出
すると、先行リードの必要性がないと判断し、その先行
リードの処理を破棄する（図２の処理１１３）。
【００４３】また、先行リード生成回路１１はキャッシ
ュ１６のブロックサイズと現在のデータ転送長との不一
致を検出すると、次のデータ転送において先行リードの
必要性があると判断し、先行リード判定回路１２に対し
て先行リードの要求と先行リードのためのアドレス等の
必要な情報（ＤＭＡ転送のアドレスやデータ転送長等を
含む）を伝達する。
ュ１６のブロックサイズと現在のデータ転送長との不一
致を検出すると、次のデータ転送において先行リードの
必要性があると判断し、先行リード判定回路１２に対し
て先行リードの要求と先行リードのためのアドレス等の
必要な情報（ＤＭＡ転送のアドレスやデータ転送長等を
含む）を伝達する。
【００４４】先行リード判定回路１２は先行リード生成
回路１１から先行リードの要求を受付けると、先行リー
ド生成回路１１からの情報と、ページサイズレジスタ１
３に保持された分割サイズ情報と、モード指示レジスタ
１４に保持されたモード指示とによって先行リードの必
要性及び先行リードアドレスの正当性をチェックする
（図２の処理１２１）。
回路１１から先行リードの要求を受付けると、先行リー
ド生成回路１１からの情報と、ページサイズレジスタ１
３に保持された分割サイズ情報と、モード指示レジスタ
１４に保持されたモード指示とによって先行リードの必
要性及び先行リードアドレスの正当性をチェックする
（図２の処理１２１）。
【００４５】先行リード判定回路１２はモード指示レジ
スタ１４に保持されたモード指示が無効の場合に先行リ
ードの必要性なしと判断し、先行リードの処理を破棄す
る（図２の処理１２３）。
スタ１４に保持されたモード指示が無効の場合に先行リ
ードの必要性なしと判断し、先行リードの処理を破棄す
る（図２の処理１２３）。
【００４６】また、先行リード判定回路１２は先行リー
ドアドレスが現在のＤＭＡ転送で使用したキャッシュ１
６のブロックと同一のブロック内に含まれると判定する
と、データの新規取得は無駄な処理であると判断し、先
行リードの処理を破棄する（図２の処理１２３）。
ドアドレスが現在のＤＭＡ転送で使用したキャッシュ１
６のブロックと同一のブロック内に含まれると判定する
と、データの新規取得は無駄な処理であると判断し、先
行リードの処理を破棄する（図２の処理１２３）。
【００４７】さらに、先行リード判定回路１２はメモリ
３の分割サイズ情報を基に先行リードアドレスがメモリ
３の分割サイズを跨いだ転送、すなわち先行リードがメ
モリ３のページの境界を越えた読出しと判断すると、メ
モリ３のデータの正当性が保証されない場合を想定して
先行リードの処理を破棄する（図２の処理１２３）。
３の分割サイズ情報を基に先行リードアドレスがメモリ
３の分割サイズを跨いだ転送、すなわち先行リードがメ
モリ３のページの境界を越えた読出しと判断すると、メ
モリ３のデータの正当性が保証されない場合を想定して
先行リードの処理を破棄する（図２の処理１２３）。
【００４８】先行リード判定回路１２は先行リードの必
要性及び先行リードアドレスの正当性を確認すると、先
行リード生成回路１１からの先行リードのためのアドレ
ス等の必要な情報に基づいたリード要求をリード管理回
路１７に送出する（図２の処理１２２）。
要性及び先行リードアドレスの正当性を確認すると、先
行リード生成回路１１からの先行リードのためのアドレ
ス等の必要な情報に基づいたリード要求をリード管理回
路１７に送出する（図２の処理１２２）。
【００４９】リード管理回路１７では先行リード判定回
路１２からのリード要求が先行リードであることを認識
すると、メモリ３からのデータリードを行い（図２の処
理１７４）、メモリ３から読出したデータをキャッシュ
１６に格納する（図２の処理１７５）。
路１２からのリード要求が先行リードであることを認識
すると、メモリ３からのデータリードを行い（図２の処
理１７４）、メモリ３から読出したデータをキャッシュ
１６に格納する（図２の処理１７５）。
【００５０】これによって、次回発生するＤＭＡ制御装
置４からのＤＭＡ転送要求に対するデータ転送の高速化
を図ることができる。また、先行リードの必要性や先行
リードアドレスの正当性がないと判断したときにはメモ
リ３に対するアクセスを抑止するので、無駄なメモリア
クセスを削減することができ、先行読出しの有効性を高
めることができる。
置４からのＤＭＡ転送要求に対するデータ転送の高速化
を図ることができる。また、先行リードの必要性や先行
リードアドレスの正当性がないと判断したときにはメモ
リ３に対するアクセスを抑止するので、無駄なメモリア
クセスを削減することができ、先行読出しの有効性を高
めることができる。
【００５１】このように、現在のＤＭＡ転送のデータ転
送長がキャッシュ１６のブロックサイズと一致したと
き、または先行リード生成回路１１で生成された先行リ
ード要求がメモリ３の分割サイズ（ページ）の境界を越
えるものと判断したとき、あるいは先行リードアドレス
を現在のＤＭＡ転送で使用するキャッシュ１６のブロッ
クと同一ブロック内のアドレスと判定したとき、あるい
はまたモード指示レジスタ１４の内容から先行リードの
必要性なしと判断したとき、すなわち先行リードの必要
性または先行リードアドレスの正当性がないと判断した
ときに先行読出し処理を抑止することによって、先行読
出しの際の無駄なメモリアクセスを削減してメモリ３側
の性能を向上させることができるとともに、先行読出し
の有効性を高めることができる。
送長がキャッシュ１６のブロックサイズと一致したと
き、または先行リード生成回路１１で生成された先行リ
ード要求がメモリ３の分割サイズ（ページ）の境界を越
えるものと判断したとき、あるいは先行リードアドレス
を現在のＤＭＡ転送で使用するキャッシュ１６のブロッ
クと同一ブロック内のアドレスと判定したとき、あるい
はまたモード指示レジスタ１４の内容から先行リードの
必要性なしと判断したとき、すなわち先行リードの必要
性または先行リードアドレスの正当性がないと判断した
ときに先行読出し処理を抑止することによって、先行読
出しの際の無駄なメモリアクセスを削減してメモリ３側
の性能を向上させることができるとともに、先行読出し
の有効性を高めることができる。
【００５２】
【発明の効果】以上説明したように本発明によれば、ダ
イレクトメモリアクセス要求を基にメモリから先行して
データを読出すために生成された先行リードアドレスを
基に先行リードの必要性及び先行リードアドレスの正当
性のうちの少なくとも一方を否と判定したときにその先
行リードアドレスによる先行読出し処理を抑止すること
によって、先行読出しの際の無駄なメモリアクセスを削
減することができ、先行読出しの有効性を高めることが
できるという効果がある。
イレクトメモリアクセス要求を基にメモリから先行して
データを読出すために生成された先行リードアドレスを
基に先行リードの必要性及び先行リードアドレスの正当
性のうちの少なくとも一方を否と判定したときにその先
行リードアドレスによる先行読出し処理を抑止すること
によって、先行読出しの際の無駄なメモリアクセスを削
減することができ、先行読出しの有効性を高めることが
できるという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１のデータ転送制御装置の処理動作を示すフ
ローチャートである。
ローチャートである。
１ データ転送制御装置 ２ プロセッサ ３ メモリ ４ ＤＭＡ制御装置 １０ ＤＭＡコントロール回路 １１ 先行リード生成回路 １２ 先行リード判定回路 １３ ページサイズレジスタ １４ モード指示レジスタ １５ キャッシュブロックサイズレジスタ １６ キャッシュ １７ リード管理回路
Claims (7)
- 【請求項１】 ダイレクトメモリアクセス制御装置から
のダイレクトメモリアクセス要求に応じてメモリに格納
されたデータを前記ダイレクトメモリアクセス制御装置
に転送するデータ転送制御装置であって、前記メモリか
ら前記ダイレクトメモリアクセス制御装置に転送するデ
ータを保持するキャッシュメモリと、前記ダイレクトメ
モリアクセス要求を基に前記メモリから先行してデータ
を読出すための先行リードアドレスを生成する生成手段
と、前記生成手段で生成された先行リードアドレスを基
に先行リードの必要性及び先行リードアドレスの正当性
を判定する判定手段と、前記判定手段が前記先行リード
の必要性及び先行リードアドレスの正当性のうち少なく
とも一方を否と判定したときにその先行リードアドレス
による先行読出し処理を抑止する手段とを有することを
特徴とするデータ転送制御装置。 - 【請求項２】 ダイレクトメモリアクセス制御装置から
のダイレクトメモリアクセス要求に応じてメモリに格納
されたデータを前記ダイレクトメモリアクセス制御装置
に転送するデータ転送制御装置であって、前記メモリか
ら前記ダイレクトメモリアクセス制御装置に転送するデ
ータを保持するキャッシュメモリと、前記ダイレクトメ
モリアクセス要求を基に前記メモリから先行してデータ
を読出すための先行リードアドレスを生成する生成手段
と、前記生成手段で生成された先行リードアドレスで前
記メモリから読出されるデータが前記ダイレクトメモリ
アクセス要求で前記メモリから読出されたブロックデー
タに含まれるか否かを判定する判定手段と、前記判定手
段が前記ブロックデータ内に含むと判定したときにその
先行リードアドレスによる先行読出し処理を抑止する手
段とを有することを特徴とするデータ転送制御装置。 - 【請求項３】 前記生成手段で生成された先行リードア
ドレスが予め定められた前記メモリの分割サイズの境界
を越えたか否かを判定する判定手段と、前記判定手段が
その先行リードアドレスが前記分割サイズの境界を越え
たと判定したときにその先行リードアドレスによる先行
読出し処理を抑止する手段とを有することを特徴とする
請求項２記載のデータ転送制御装置。 - 【請求項４】 前記メモリの分割サイズを保持する手段
を含むことを特徴とする請求項３記載のデータ転送制御
装置。 - 【請求項５】 前記ダイレクトメモリアクセス要求のデ
ータ転送長が前記キャッシュメモリのブロックサイズと
一致するか否かを判断する判断手段と、前記判断手段が
前記データ転送長と前記ブロックサイズとの一致を検出
したときに前記先行リードアドレスによる先行読出し処
理を抑止する手段とを含むことを特徴とする請求項２か
ら請求項４のいずれか記載のデータ転送制御装置。 - 【請求項６】 前記キャッシュメモリのブロックサイズ
を保持する手段を含むことを特徴とする請求項２から請
求項５のいずれか記載のデータ転送制御装置。 - 【請求項７】 前記先行読出し処理の実行を指示する情
報を保持する手段と、その情報を基に前記先行読出し処
理の実行が否と判定されたときに前記先行読出し処理を
抑止する手段とを含むことを特徴とする請求項２から請
求項６のいずれか記載のデータ転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174970A JP2626568B2 (ja) | 1994-07-27 | 1994-07-27 | データ転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6174970A JP2626568B2 (ja) | 1994-07-27 | 1994-07-27 | データ転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0844659A true JPH0844659A (ja) | 1996-02-16 |
| JP2626568B2 JP2626568B2 (ja) | 1997-07-02 |
Family
ID=15987927
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6174970A Expired - Fee Related JP2626568B2 (ja) | 1994-07-27 | 1994-07-27 | データ転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2626568B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008257596A (ja) * | 2007-04-06 | 2008-10-23 | Nec Corp | データプリフェッチデバイス、データプリフェッチ方法およびデータプリフェッチプログラム |
| WO2009110168A1 (ja) * | 2008-03-03 | 2009-09-11 | パナソニック株式会社 | Dma転送装置 |
| JP2009217640A (ja) * | 2008-03-11 | 2009-09-24 | Ricoh Co Ltd | データ転送制御装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5423483B2 (ja) | 2010-03-04 | 2014-02-19 | 株式会社リコー | データ転送制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468868A (en) * | 1987-09-09 | 1989-03-14 | Nec Corp | Buffer control system for bus adapter |
-
1994
- 1994-07-27 JP JP6174970A patent/JP2626568B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468868A (en) * | 1987-09-09 | 1989-03-14 | Nec Corp | Buffer control system for bus adapter |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008257596A (ja) * | 2007-04-06 | 2008-10-23 | Nec Corp | データプリフェッチデバイス、データプリフェッチ方法およびデータプリフェッチプログラム |
| WO2009110168A1 (ja) * | 2008-03-03 | 2009-09-11 | パナソニック株式会社 | Dma転送装置 |
| JP2009217640A (ja) * | 2008-03-11 | 2009-09-24 | Ricoh Co Ltd | データ転送制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2626568B2 (ja) | 1997-07-02 |
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