JP2001306335A - コンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 割込み要求が多発するシステムに組み込まれ
ても、実質的な性能が低下しにくいコンピュータを提供
する。 【解決手段】 割込み制御装置３２が、割込み要求を受
け取った場合に、割込み処理ルーチンがキャッシュ記憶
装置１６に存在していないときは、割込み処理ルーチン
の少なくとも一部がキャッシュ記憶装置１６に読み込ま
れた後に、中央処理装置１２へ割込み信号を送出する。
割込み処理ルーチンが読み込まれている間は中央処理装
置１２はそれまで実行していた処理を続行することがで
き、中央処理装置１２は割込み信号を受け取ると割込み
処理を直ちに実行することができる。従って、割込み要
求が多発しても、中央処理装置１２において処理の待ち
時間が発生しにくく、中央処理装置１２の動作速度が外
部記憶装置のアクセス速度に制限される確率が低い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願の発明は、割込み要求を
受け取って割込み処理を実行するコンピュータに関する
ものである。

【０００２】

【従来の技術】近年のコンピュータでは、中央処理装置
の動作速度が向上するに連れて、この中央処理装置の必
要とする命令／データの転送速度が外部記憶装置のアク
セス速度を上回る様になってきている。このため、容量
は小さいが中央処理装置の必要とする命令／データの転
送速度を満たすキャッシュ記憶装置が外部記憶装置と中
央処理装置との間に介在している階層化された記憶装置
構造が採用されている。

【０００３】図３は、本願の発明の一従来例であり上述
の記憶装置構造を有するワンチップマイクロコンピュー
タを示している。このワンチップマイクロコンピュータ
１１には中央処理装置１２と割込み制御装置１３とキャ
ッシュブロック１４とが備えられており、キャッシュブ
ロック１４はキャッシュ制御装置１５とキャッシュ記憶
装置１６とで構成されている。

【０００４】中央処理装置１２と割込み制御装置１３と
は制御信号線２１で接続されており、チップの内部の周
辺回路（図示せず）やチップの外部からの割込み要求を
受け取る制御信号線２２が割込み制御装置１３に接続さ
れている。中央処理装置１２とキャッシュ制御装置１５
とは内部データバス２３及び内部アドレスバス２４で接
続されており、キャッシュ制御装置１５とＲＯＭやＲＡ
Ｍ等の外部記憶装置（図示せず）とは外部データバス２
５及び外部アドレスバス２６で接続されている。

【０００５】中央処理装置１２は、実行すべき命令のア
ドレスを内部アドレスバス２４で指定し、そのアドレス
の命令を内部データバス２３で読み込んで実行した後、
処理の対象であるデータのアドレスを内部アドレスバス
２４で指定し、そのアドレスのデータを内部データバス
２３で読み込んだり書き出したりする。このとき、中央
処理装置１２が指定したアドレスの命令またはデータが
キャッシュ記憶装置１６中に存在する場合つまりキャッ
シュヒット時は、キャッシュ制御装置１５は外部記憶装
置に対するアクセスを行わず、中央処理装置１２による
命令またはデータの読込みまたは書出しはキャッシュ記
憶装置１６中でのみ行われる。

【０００６】しかし、中央処理装置１２が指定したアド
レスの命令またはデータがキャッシュ記憶装置１６中に
存在しない場合つまりキャッシュミス時は、まずキャッ
シュ制御装置１５が外部記憶装置に対するアクセスを行
い、これらの命令またはデータがキャッシュ記憶装置１
６に読み込まれるのを待って、中央処理装置１２による
命令またはデータの読込みまたは書出しがキャッシュ記
憶装置１６中で行われる。ところが、既述の様に、中央
処理装置１２の必要とする命令やデータの転送速度が外
部記憶装置のアクセス速度を上回っている。

【０００７】図４中の枡目はこのことを模式的に表して
いる。即ち、図４（ａ）と図４（ｂ）の上段とに示され
ている周期の短い枡目は中央処理装置１２の必要とする
命令やデータの単位転送時間つまり単位動作時間を表し
ており、図４（ｂ）の下段に示されている周期の長い枡
目は外部記憶装置の単位アクセス時間を表している。従
って、図４（ａ）に示されている様に、キャッシュヒッ
ト時は中央処理装置１２が連続的に処理を実行するが、
図４（ｂ）に示されている様に、キャッシュミス時は中
央処理装置１２に＊印で示されている処理の待ち時間が
発生する。

【０００８】ところで、割込み制御装置１３は、制御信
号線２２を介して割込み要求を受け取ると、直ちに制御
信号線２１を介して中央処理装置１２へ割込み信号を送
出していた。割込み信号を受け取った中央処理装置１２
は、それまで実行していた処理を中断し、割込み要求に
対応する割込み処理ルーチン中の命令のアドレスを内部
アドレスバス２４で指定し、このアドレスの命令を内部
データバス２３で読み込んで、割込み処理を実行しよう
とする。

【０００９】しかし、割込み要求の種類及び発生時期は
予測できないので、中央処理装置１２が割込み処理を実
行しようとした時に、割込み要求に対応する割込み処理
ルーチンがキャッシュ記憶装置１６中に存在していない
場合が多く、図４（ｂ）と同様な状態が発生する。即
ち、図５に示されている様に、白矢印で示されている時
点で割込み制御装置１３が割込み要求を受け取って中央
処理装置１２が割込み制御装置１３から割込み信号を受
け取ると、中央処理装置１２はそれまで実行していた処
理を中断して割込み処理を実行するが、この割込み処理
の実行に際して待ち時間が発生する。中央処理装置１２
は、割込み処理を終了すると、割込み処理の前に行って
いた処理を再開する。

【００１０】

【発明が解決しようとする課題】ところが、カーナビゲ
ーション装置や洗濯機等に組み込まれているワンチップ
マイクロコンピュータ１１では、その用途から考えて割
込み要求が多発する。例えば、カーナビゲーション装置
は、遠隔制御装置の操作、ＧＰＳアンテナによる信号の
受信、自立系センサによる信号の受信等があるたびに割
込み要求を発生させる。また、入出力の完了について
も、チップの規模やコストの制約から、多量のデータの
入出力が完了してから割込み要求を発生させるのではな
く、少量のデータの入出力の完了毎に割込み要求を発生
させる。

【００１１】この結果、図５からも明らかな様に、中央
処理装置１２において処理の待ち時間が発生し易く、中
央処理装置１２の動作速度が外部記憶装置のアクセス速
度に制限される確率が高くて、ワンチップマイクロコン
ピュータ１１の実質的な性能が低下し易い。従って、本
願の発明は、割込み要求が多発するシステムに組み込ま
れても、実質的な性能が低下しにくいコンピュータを提
供することを目的としている。

【００１２】

【課題を解決するための手段】請求項１に係るコンピュ
ータでは、割込み制御装置が、割込み要求を受け取った
場合に、割込み処理ルーチンがキャッシュ記憶装置に存
在していないときは、割込み処理ルーチンの少なくとも
一部がキャッシュ記憶装置に読み込まれた後に、中央処
理装置へ割込み信号を送出する。

【００１３】このため、割込み制御装置が割込み要求を
受け取っても割込み処理ルーチンが外部記憶装置からキ
ャッシュ記憶装置に読み込まれている間は中央処理装置
はそれまで実行していた処理を続行することができ、し
かも、中央処理装置は割込み制御装置から割込み信号を
受け取ると割込み処理を直ちに実行することができる。
従って、割込み要求が多発しても、中央処理装置におい
て処理の待ち時間が発生しにくく、中央処理装置の動作
速度が外部記憶装置のアクセス速度に制限される確率が
低い。

【００１４】請求項２に係るコンピュータでは、キャッ
シュ記憶装置の一部の領域にしか割込み処理ルーチンが
読み込まれない。このため、キャッシュ記憶装置に割込
み処理ルーチンが読み込まれても、キャッシュ記憶装置
の残部の領域には割込み前の処理に必要な命令／データ
が破壊されずに残っており、中央処理装置が割込み処理
の実行から割込み前の処理の実行に復帰した時に、この
割込み前の処理に必要な命令／データのキャッシュミス
率が低い。また、割込み要求がない場合はキャッシュ記
憶装置の全体が割込み処理以外の処理に使用されるの
で、割込み要求の発生が少ない場合のキャッシュミス率
も低い。

【００１５】請求項３に係るコンピュータでは、割込み
処理ルーチン以外の命令／データしか読み込まれない第
一のキャッシュ記憶装置部と割込み処理ルーチンしか読
み込まれない第二のキャッシュ記憶装置部とをキャッシ
ュ記憶装置が含んでいる。このため、第二のキャッシュ
記憶装置部に割込み処理ルーチンが読み込まれても、第
一のキャッシュ記憶装置部には割込み前の処理に必要な
命令／データが破壊されずに残っており、中央処理装置
が割込み処理の実行から割込み前の処理の実行に復帰し
た時に、この割込み前の処理に必要な命令／データのキ
ャッシュミス率が低い。また、割込み要求が多発しても
第一のキャッシュ記憶装置部には割込み処理ルーチンが
読み込まれないので、割込み要求が多発する場合のキャ
ッシュミス率が特に低い。

【００１６】

【発明の実施の形態】以下、ワンチップマイクロコンピ
ュータに適用した本願の発明の一実施形態を、図１、２
を参照しながら説明する。このワンチップマイクロコン
ピュータ３１では、割込み制御装置３２とキャッシュブ
ロック３３中のキャッシュ制御装置３４とが制御信号線
３５で接続されている。割込み制御装置３２は、制御信
号線２２を介してチップの内部の周辺回路やチップの外
部からの割込み要求を受け取ると、この割込み要求に対
応する割込み処理ルーチンを外部記憶装置からキャッシ
ュ記憶装置１６へ読み込むことを、制御信号線３５を介
してキャッシュ制御装置３４に要求する。

【００１７】キャッシュ制御装置３４は、その割込み処
理ルーチンがキャッシュ記憶装置１６中に存在していれ
ば、直ちに制御信号線３５を介して割込み制御装置３２
へ読込み完了信号を送出する。また、その割込み処理ル
ーチンがキャッシュ記憶装置１６中に存在していなけれ
ば、その割込み処理ルーチンを外部記憶装置からキャッ
シュ記憶装置１６へ読み込んでから、制御信号線３５を
介して割込み制御装置３２へ読込み完了信号を送出す
る。

【００１８】割込み制御装置３２は、キャッシュ制御装
置３４から読込み完了信号を受け取ってから、制御信号
線２１を介して中央処理装置１２へ割込み信号を送出す
る。つまり、割込み制御装置３２は、制御信号線２２を
介して割込み要求を受け取っても、直ちには制御信号線
２１を介して中央処理装置１２へ割込み信号を送出しな
い。以上の点を除いて、本実施形態のワンチップマイク
ロコンピュータ３１も一従来例のワンチップマイクロコ
ンピュータ１１と実質的に同様の構成を有している。

【００１９】従って、中央処理装置１２による割込み処
理の実行に際しては、図２に示されている様に、白矢印
で示されている時点で割込み制御装置３２が割込み要求
を受け取っても、割込み処理ルーチンが外部記憶装置か
らキャッシュ記憶装置１６に読み込まれている間は中央
処理装置１２はそれまで実行していた処理を続行するこ
とができる。しかも、中央処理装置１２は割込み制御装
置３２から割込み信号を受け取ると割込み処理を直ちに
実行することができる。従って、割込み要求が多発して
も、中央処理装置１２において処理の待ち時間が発生し
にくく、中央処理装置１２の動作速度が外部記憶装置の
アクセス速度に制限される確率が低い。

【００２０】なお、例えばカーナビゲーション装置で
は、遠隔制御装置の操作によって割込み要求が発生する
が、遠隔制御装置の操作に対応する割込み処理は必ずし
も直ちには実行する必要がなく、中央処理装置１２はそ
れまで実行していた処理を続行することができる。この
ため、割込み処理ルーチンが外部記憶装置からキャッシ
ュ記憶装置１６に読み込まれてから中央処理装置１２が
割込み処理を開始しても支障はない。しかも、図２に示
されている処理方法でも図５に示されている処理方法で
も割込み処理の終了時期には大差がないので、この点か
らも、割込み処理ルーチンが外部記憶装置からキャッシ
ュ記憶装置１６に読み込まれてから中央処理装置１２が
割込み処理を開始しても支障はない。

【００２１】ところで、キャッシュ記憶装置１６の容量
には制限があり、必ずしも割込み処理ルーチンの全体が
キャッシュ記憶装置１６に読み込まれるとは限らない。
その場合は、割込み処理ルーチンのうちの読込み可能な
一部のみが外部記憶装置からキャッシュ記憶装置１６に
読み込まれた時点で、キャッシュ制御装置３４が制御信
号線３５を介して割込み制御装置３２へ読込み完了信号
を送出し、割込み制御装置３２が制御信号線２１を介し
て中央処理装置１２へ割込み信号を送出して、中央処理
装置１２が割込み処理を開始する。

【００２２】キャッシュ制御装置３４による割込み処理
ルーチンの読込みに際しては、キャッシュ記憶装置１６
の一部の領域にしか割込み処理ルーチンが読み込まれな
い様にしておいてもよい。この場合は、キャッシュ記憶
装置１６に割込み処理ルーチンが読み込まれても、キャ
ッシュ記憶装置１６の残部の領域には割込み前の処理に
必要な命令／データが破壊されずに残っており、中央処
理装置１２が割込み処理の実行から割込み前の処理の実
行に復帰した時に、この割込み前の処理に必要な命令／
データのキャッシュミス率が低い。また、割込み要求が
ない場合はキャッシュ記憶装置１６の全体が割込み処理
以外の処理に使用されるので、割込み要求の発生が少な
い場合のキャッシュミス率も低い。

【００２３】また、割込み処理ルーチン以外の命令／デ
ータしか読み込まれない第一のキャッシュ記憶装置部と
割込み処理ルーチンしか読み込まれない第二のキャッシ
ュ記憶装置部とをキャッシュ記憶装置１６が含んでいて
もよい。この場合は、第二のキャッシュ記憶装置部に割
込み処理ルーチンが読み込まれても、第一のキャッシュ
記憶装置部には割込み前の処理に必要な命令／データが
破壊されずに残っており、中央処理装置１２が割込み処
理の実行から割込み前の処理の実行に復帰した時に、こ
の割込み前の処理に必要な命令／データのキャッシュミ
ス率が低い。また、割込み要求が多発しても第一のキャ
ッシュ記憶装置部には割込み処理ルーチンが読み込まれ
ないので、割込み要求が多発する場合のキャッシュミス
率が特に低い。

【００２４】なお、以上の実施形態は本願の発明をワン
チップマイクロコンピュータに適用したものであるが、
本願の発明はワンチップマイクロコンピュータ以外のコ
ンピュータにも当然に適用することができる。

【００２５】

【発明の効果】請求項１に係るコンピュータでは、割込
み要求が多発しても、中央処理装置において処理の待ち
時間が発生しにくく、中央処理装置の動作速度が外部記
憶装置のアクセス速度に制限される確率が低い。このた
め、割込み要求が多発するシステムに組み込まれても、
コンピュータの実質的な性能が低下しにくい。

【００２６】請求項２に係るコンピュータでは、中央処
理装置が割込み処理の実行から割込み前の処理の実行に
復帰した時に、この割込み前の処理に必要な命令／デー
タのキャッシュミス率が低く、また、割込み要求の発生
が少ない場合のキャッシュミス率も低い。このため、中
央処理装置においてキャッシュミスによる処理の待ち時
間が発生しにくく、コンピュータの実質的な性能が更に
低下しにくい。

【００２７】請求項３に係るコンピュータでは、中央処
理装置が割込み処理の実行から割込み前の処理の実行に
復帰した時に、この割込み前の処理に必要な命令／デー
タのキャッシュミス率が低く、また、割込み要求が多発
する場合のキャッシュミス率が特に低い。このため、中
央処理装置においてキャッシュミスによる処理の待ち時
間が発生しにくく、コンピュータの実質的な性能が更に
低下しにくい。

【図面の簡単な説明】

【図１】本願の発明の一実施形態のブロック図である。

【図２】一実施形態による処理方法を示す模式図であ
る。

【図３】本願の発明の一従来例のブロック図である。

【図４】（ａ）（ｂ）は夫々キャッシュヒット時及びキ
ャッシュミス時の処理を示す模式図である。

【図５】一従来例による処理方法を示す模式図である。

【符号の説明】

１２…中央処理装置、１６…キャッシュ記憶装置、３１
…ワンチップマイクロコンピュータ（コンピュータ）、
３２…割込み制御装置

Claims (3)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と割込み制御装置とキャッ
   シュ記憶装置とが備えられており、前記割込み制御装置
   が、割込み要求を受け取った場合に、割込み処理ルーチ
   ンが前記キャッシュ記憶装置に存在していないときは、
   前記割込み処理ルーチンの少なくとも一部が前記キャッ
   シュ記憶装置に読み込まれた後に、前記中央処理装置へ
   割込み信号を送出するコンピュータ。
2. 【請求項２】 前記キャッシュ記憶装置の一部の領域に
   のみ前記割込み処理ルーチンが読み込まれる請求項１記
   載のコンピュータ。
3. 【請求項３】 前記割込み処理ルーチン以外の命令／デ
   ータのみが読み込まれる第一のキャッシュ記憶装置部と
   前記割込み処理ルーチンのみが読み込まれる第二のキャ
   ッシュ記憶装置部とを前記キャッシュ記憶装置が含む請
   求項１記載のコンピュータ。