JP2003099324A - マルチメディアプロセッサ用のストリーミングデータキャッシュ - Google Patents

マルチメディアプロセッサ用のストリーミングデータキャッシュ

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JP2003099324A
JP2003099324A JP2002201010A JP2002201010A JP2003099324A JP 2003099324 A JP2003099324 A JP 2003099324A JP 2002201010 A JP2002201010 A JP 2002201010A JP 2002201010 A JP2002201010 A JP 2002201010A JP 2003099324 A JP2003099324 A JP 2003099324A
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Abstract

(57)【要約】 【課題】 マルチメディアコンピュータオペレーション
の性能を向上するシステムを提供する。 【解決手段】 このシステムは、ストリーミングデータ
キャッシュメモリ３０と、バス１２と、バス１２に結合
されたプロセッサと、バス１２および情報外部ソース、
例えば高速通信リンクに結合されたインタフェース回路
２０とを備えている。ストリーミングデータキャッシュ
３０はメモリ制御装置に結合され、情報外部ソースから
のみのデータを受信する。ストリーミングデータキャッ
シュメモリ３０内のデータが、最初にアクセスされた後
に、無効にされると共に再利用されない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はコンピューティング
システムに関し、特に、マルチメディアアプリケーショ
ンに具体的に適応されるコンピューティングシステムに
関する。その適応にはストリーミングデータを扱うため
の特別なキャッシュメモリの提供が含まれる。
【０００２】
【従来の技術】マイクロプロセッサ用のアプリケーショ
ンは急速に増加し続けている。インターネットの出現に
より、世界中のユーザに対してデータの広範囲な有用性
が劇的に増大された。通常、そのようなユーザは、モデ
ムから専用電話回線までの様々な通信リンクを介して、
および、現在では光ファイバケーブルを介して、インタ
ーネットまたは他の通信媒体に接続されている。通信リ
ンクの帯域幅が増大した結果、ユーザが単位時間当たり
これまで以上に大きなデータを受信および送信できるよ
うになる。
【０００３】
【発明が解決しようとする課題】そのようなプロセッサ
および通信において特に集中的に使用される１つは、マ
ルチメディアアプリケーションである。マルチメディア
アプリケーションでは、オーディオ形式（例えばＭＰ
３、ＡＡＣ）、ビデオ形式（例えばＭＰＥＧ２、ＭＰＥ
Ｇ４）、および他のフォーマットにおける大量データ
が、ユーザのシステムとそのデータのオリジナルソース
との間の通信リンクを通過する。ユーザのシステムが、
これらのデータフォーマットを扱うのに十分な性能を有
するプロセッサを持つことは望ましい。そのようなプロ
セッサから十分な性能を得る１つの方法は、プロセッサ
に供給されるクロック信号の周波数を増大し続けること
であり、それによって単位時間当たり多くの処理工程を
実行可能となり、システムの性能を増大させる。しかし
ながら、不幸なことに、プロセッサに接続される装置、
例えば、システムメモリ、通常はＤＲＡＭ、または、他
の入力/出力装置のクロック周波数は、このような傾向
に遅れをとってしまった。多くのアプリケーションでは
パッケージングのコストがチップコスト全体を支配する
ため、他の点で望まれる限りでは、入力/出力ピンの数
を増加できない。その結果、プロセッサの必要性とシス
テムの帯域幅との間でのギャップが増大する。
【０００４】性能の増大に対しての他のアプローチは、
単一ダイの上に多数のプロセッサを設けることであっ
た。不幸にも、このアプローチは、プロセッサとメモリ
との間でデータ帯域幅の必要性を増大させ、上述した問
題を悪化させる。この問題に対する従来技術の解決法の
１つは、ＤＭＡ制御装置から直接アクセスを可能にする
スクラッチパッドメモリを含めることである。この技術
の１例は、Hitachi製のＳＨ３−ＤＳＰのＸ/Ｙメモリで
ある。そのような環境では、データがチップへ直接供給
され、プロセッサがそのデータに迅速にアクセスでき
る。しかしながら、メモリを制御するために、オペレー
ティングシステム、コンプライアー、またはプログラマ
ーは、利用される特定のチップに依存するスクラッチパ
ッドメモリのサイズを知ることを必要とする。一般的に
利用可能なソフトウェアにそのような状況を適応させる
ことは難しい。
【０００５】別のアプローチは、プロセッサとＩ/Ｏデ
ータとのために分配されたキャッシュメモリを利用する
ことである。しかしながら、Ｉ/Ｏデータがより大きな
ワークセットを有し、そして再利用されない傾向がある
ので、この解決法はキャッシュの汚染をもたらし、プロ
セッサデータを追い出してしまう。さらに別の解決法
は、埋込ＤＲＡＭを使用することであり、埋込ＤＲＡＭ
内ではメインメモリがプロセッサと同じチップ上に置か
れている。そのようなアプローチは、ＤＲＡＭの待ち時
間を減少できるので、プロセッサとメインメモリとの間
の帯域幅ギャップを低減でき、そして入力/出力動作に
対するピンの数を増大できる。しかし、チップのプロセ
ッサ部分用の処理技術は、チップのＤＲＡＭ部分上での
使用にとって望まれる処理技術と異なるので、プロセッ
サをより低周波数で動作してしまうトレードオフにな
る。要求されることは、単一ダイ上で多数のプロセッサ
用のメモリ帯域幅についての問題を解決する解決法であ
る。
【０００６】
【課題を解決するための手段】本発明は、マルチメディ
アアプリケーションの問題に対して強化された解決法
と、広い帯域幅を備えた通信リンクとの相互作用とを提
供する。一般に、マルチメディアアプリケーション用の
データソースは、外部からインターネットのようなユー
ザシステムを始める「ストリーム」として知られてい
る。ストリーミングデータは再利用されない傾向がある
ので、従来のキャッシュメモリの効率は一般に劣ってい
る。本発明は、異なるタイプのキャッシュメモリをプロ
セッサと同一のダイの上に一般に設ける。本明細書中で
ストリーミングデータキャッシュメモリと呼ぶこの新し
いタイプのキャッシュメモリは、プロセッサとメインメ
モリとの間に配置される。
【０００７】一般に、本発明における特別な目的のキャ
ッシュメモリを利用したシステムは、バスと、バスに接
続されたプロセッサと、バスおよび情報外部ソース、例
えば、高速通信リンクに接続されたインタフェース回路
とを備えている。また、メモリ制御装置はバスおよび外
部メモリ制御装置に接続されている。本発明によるスト
リームデータキャッシュメモリはメモリ制御装置に接続
され、そしてキャッシュメモリ自体は、情報外部ソース
から、または、特別なタグ付きのプロセッサからのみデ
ータを受信する。さらに本システムは、ストリーミング
データキャッシュメモリ内でデータが最初にアクセスさ
れた後に、そのデータが無効になって再利用されないよ
うな方法で構成されている。
【０００８】
【発明の実施の形態】上述したように、このシステム
は、好ましくはプロセッサと同じ集積チップ上に、スト
リーミングデータ・キャッシュを設けることにより、マ
ルチメディアソフトウェアの効率を向上させる解決法を
提供する。図１は、好適な実施の形態を示すブロック図
である。図１に示すように、集積回路１０は、集積回路
上で様々な機能ユニットの間の相互接続を提供するシス
テムバス１２を備えている。システムバス１２は従来の
バスであることもあり、または、スイッチ系の相互接続
であることもある。バスには、所望の数の中央処理ユニ
ットコア１５，１６，１７，・・・がバスに接続されて
いる。ＣＰＵコアは、演算ユニット、命令およびデータ
キャッシュメモリ、浮動小数点ユニット、命令フローユ
ニット、トランザクションルックアサイドバッファ、ま
たは／およびバスインターフェースユニット等を備えて
いることがある。これらコアの構成、および、そのバス
との相互接続はよく知られており、Hitachi製のＳＨ−
５のような多くのＲＩＳＣプロセッサによって例示され
ている。これらのコアは、ＴＬＢの整合性を維持するた
めのバススヌーピングまたは他の特徴のようなマルチプ
ロセッサ機能を提供することがある。また、これらの機
能はよく知られている。
【０００９】また、外部メモリインタフェースユニット
（ＥＭＩ）２０がシステムバスに接続されている。この
外部メモリインタフェースユニットは、ＥＭＩ２０に接
続されるＤＲＡＭのようなシステムメモリ２５を制御す
る。さらに、外部メモリインタフェースユニット２０
は、本発明の特徴の１つであるストリーミングデータキ
ャッシュまたはＳＤキャッシュ３０をも制御する。
【００１０】また、入力/出力ブリッジ４０が同じチッ
プ１０上に形成されることが好ましい。ブリッジ４０
は、集積回路チップ１０上にないモジュールに向けてお
よびモジュールからＩ/Ｏリクエストとデータとを送信
する。また、Ｉ/Ｏブリッジ４０はこれらの外部モジュ
ールからデータを受信し、外部メモリインタフェース２
０を用いて、そのデータをシステムメインメモリ２５内
に置く。インターラプト制御装置４５もまた同じチップ
１０上に形成されている。インターラプト制御装置４５
は、Ｉ/Ｏブリッジ４０からの、または、プロセッサチ
ップの外部で他の構成要素からのインターラプト信号を
受信する。インターラプト制御装置は、インターラプト
イベントが生じると、適切なコア１５，１６または１７
に通知する。
【００１１】適切なバスまたは通信インタフェースを介
して、Ｉ/Ｏブリッジ４０は、プロセッサにデータを供
給する適切な外部ユニットに結合される。これらの外部
ユニットは、データに関してのあらゆる公知なソースを
含めることができる。しかしながら、実例として、ディ
スクユニット６０、ローカルエリアネットワーク６２、
無線ネットワーク６４が図示されている。もちろん、利
用可能なダイスペースにより、これらの外部ユニット６
０，６２，６４へのインタフェースが、システムの残り
の部分と同じダイ１０上に置かれることもある。通常、
ＤＲＡＭ２５が、相当量のランダムアクセスメモリから
構成されているため、メモリモジュールの形式で、また
は、外部メモリインタフェース２０に接続された個別の
メモリチップの形式で実施されることが好ましい。
【００１２】図１は、システムバスおよびＩ/Ｏブリッ
ジバス等と様々な構成要素との間での通信を示す一連の
二方向性矢印を伴っている。しかしながら、これらの矢
印に加えて、ＬＡＮインタフェース６２からＩ/Ｏブリ
ッジ等へ延びるラインが存在する。このラインは、スト
リーミングデータ（本明細書中では頻繁に「ＳＤ」と呼
ばれる）キャッシュ３０の動作を図示するために意図さ
れている。ストリーミングデータキャッシュ３０はＳＲ
ＡＭメモリから構成されることが好ましい。ＳＲＡＭメ
モリはリフレッシングを必要としないが、非常に高速で
動作する。図２に示すように、ストリーミングデータキ
ャッシュは非常に大きなラインサイズを有する。例え
ば、１０００バイト以上のオーダーで、キャッシュ内の
各ラインは、ストリーミングデータ用の部分およびタグ
用の部分、すなわちストリーミングデータの部分のアド
レスを含んでいる。ストリーミングデータ内のラインの
正確なサイズはある程度任意であり、一般的にオペレー
ティングシステムで制御されるデータのグラニュラリテ
ィー（粒状度）に依存するだろう。システムは、ストリ
ーミングデータキャッシュ内の全てのデータが１度だけ
アクセスされると仮定している。従って、ひとたびデー
タがアクセスされると、ラインは自動的に無効にされ、
キャッシュのラインは、ストリーミングデータキャッシ
ュ３０に到着する次の塊のデータに利用可能となる。
【００１３】次に、図１を参照しながら、ストリーミン
グデータキャッシュの動作を説明する。まず、コアユニ
ット１５、１６，１７のうち１つが、Ｉ/Ｏブリッジ４
０内で制御レジスタを設定するダイレクトメモリアクセ
スを呼び出すと仮定する。次に、Ｉ/Ｏブリッジ４０が
チップからのデータの到着を検出する。ブリッジは、こ
のデータに特別のタグを付けて外部メモリインタフェー
スユニット２０に送る。このタグを使って、外部メモリ
インタフェース２０に到着するデータがＩ/Ｏブリッジ
４０から来るが、他のコアのうちの１つのような任意の
オンチップユニットから来ないことを示す。
【００１４】外部メモリインタフェースユニットはデー
タを受け取り、そのデータをシステムメモリ２５内に書
き込む。さらに、ＳＤキャッシュ３０内にエンプティー
ラインがある場合には、外部メモリインタフェース２０
がＳＤキャッシュ３０内のエンプティーラインにデータ
を書き込む。ＳＤキャッシュ３０内にエンプティーライ
ンがない場合には、ＥＭＩ２０は、このデータをストリ
ーミングデータキャッシュ内に入れようとしない。従っ
て、実際には、ストリーミングデータキャッシュは、使
用されないＩ/Ｏデータのヘッドを維持する。
【００１５】上述のように、ＳＤキャッシュ３０内への
データの書き込み処理は、Ｉ/Ｏバッファが満杯になる
まで継続する。通常、Ｉ/Ｏバッファのサイズは、物理
サイズと全く異なって、論理サイズである。この論理サ
イズは、各Ｉ/Ｏセッション用に決定され、オペレーテ
ィングシステムによって制御される。
【００１６】データがＳＤキャッシュ３０内に到着する
と、最終的にデータがキャッシュにおける１つのライン
を完全に充填し、それからそのラインが有効として示さ
れる。１つのラインがいつ完全に充填されたかの決定
は、簡素なカウンタによって実行可能であり、または、
ビットマップのようにより複雑な解決法によって利用可
能である。
【００１７】ひとたび１つのラインが有効になると、そ
の情報が外部メモリインタフェース２０によりＩ/Ｏブ
リッジ４０に戻って伝達される。次に、Ｉ/Ｏブリッジ
４０が、インターラプト制御装置４５によって検出され
たインターラプト信号を送る。制御装置４５は、そのイ
ンターラプトイベント情報を適切なコア１５，１６また
は１７に送る。続いて、そのコアがアクティブになり、
新しく到着したデータを処理する手段を講じ始める。
【００１８】コアが実行する第１ステップは、外部メモ
リインタフェース２０に読み出しリクエストを送ること
によってデータを取り出すことである。この読み出しリ
クエストは、外部メモリインタフェース２０にＳＤキャ
ッシュ３０の状態をチェックさせる。ＳＤキャッシュ３
０が、リクエストされたアドレスに関連するデータを有
している場合には、外部メモリインタフェース２０はＤ
ＲＡＭ２５からデータを戻すことよりもむしろ、ＳＤキ
ャッシュ３０からコアにデータを戻す。また、これらの
動作が実行されている時に、外部メモリインタフェース
は、キャッシュにおけるこの特定のラインのためにカウ
ンタを減少させる（または、ビットマップ内で対応する
ビットを無効にする）。ひとたびカウンタまたはビット
マップが、キャッシュ内のラインにおける全ての情報が
使用されたことを示すと、外部メモリインタフェースユ
ニット２０がキャッシュにおけるそのラインを無効にす
る。
【００１９】上述された例では、データがＳＤキャッシ
ュ３０内で使用可能であると仮定された。データがＳＤ
キャッシュ３０内で使用不可能である場合には、ＥＭＩ
２０は外部ＤＲＡＭ２５からデータを読み取る。従来技
術のキャッシュメモリと異なり、メモリインタフェース
ユニット２０は、外部ＤＲＡＭからこのデータを読み取
る時に、ＳＤキャッシュ３０内にコピーを置いていな
い。
【００２０】上述したように、本発明は、従来技術の解
決法と異なり、独特の利点を提供する。特に、ストリー
ミングデータキャッシュを用いて、ストリーミングデー
タキャッシュ内にヒットがある場合には、メインメモリ
に読み出しリクエストを行う必要がなくなる。従って、
外部ＤＲＡＭ上、または他のシステムメモリ上での帯域
幅の必要性がより小さくなる。さらに、プロセッサと同
じチップ上のＳＲＡＭメモリセルを用いてストリーミン
グデータキャッシュが形成される場合には、そのアクセ
ス待ち時間がＤＲＡＭアクセスよりも一層短くなる。こ
れは性能の点で劇的な向上を単独で提供する。さらに、
本発明が実施される特定の構成のために、ストリーミン
グデータキャッシュは、オペレーティングシステムまた
はアプリケーションプログラマーの観点から明らかであ
る。従って、その存在は、ソフトウェアのポータビリテ
ィまたはソフトウェアの開発に影響しない。
【００２１】また、ストリーミングデータキャッシュ
は、チップ上に他のアプリケーションを有することもあ
る。例えば、マルチメディアをターゲットにする多くの
マルチプロセッサアプリケーションでは、マイクロプロ
セッサのコアは機能的なパイプラインを提供する。ＭＰ
ＥＧ２のデコーディングを実施するために、様々なコア
が、異なる動作を実行する。例えば、コア１５がＶＬＤ
（可変長デコーディング）を実行し、他のコア１６がＩ
ＤＣＴを実行し、残りのコアがモーションコンペンセー
ションを実行する。ストリーミングデータキャッシュを
使ってコア間のデータ伝送を加速することもある。その
ような特徴を望む場合には、特別であるが公知の命令を
利用することができる。この特別な命令は適切なコアに
データを、ＣＰＵコア１５〜１７内のデータキャッシュ
から戻してメインメモリ２５内に書き込ませる。この命
令が発せられると、書き戻しデータが、システムバス１
２と、特別タグ付きの外部メモリインタフェース２０と
を介してＤＲＡＭに置かれる。外部メモリインタフェー
ス２０がこの特別タグをチェックし、書き戻しデータを
ＳＤキャッシュ３０に置く。これにより、ＳＤキャッシ
ュが、ＣＰＵコア１５〜１７の間で通信バッファとして
使用可能になる。例えば、ＣＰＵコア１５がＶＬＤの実
行を終了し、それからＶＬＤ後のデータが上述の特別な
命令を使ってメインメモリ２５に押し戻される。そのた
め、ＶＬＤ後のデータはＳＤキャッシュに維持される。
ＩＤＣＴを実行するコア１６はＶＬＤ後のデータを必要
とするので、外部メモリインタフェース２０に読み出し
リクエストを送る。外部メモリインタフェース２０はＳ
Ｄキャッシュ３０の状態をチェックし、そして、外部メ
モリインタフェースにヒットした場合には、ＳＤキャッ
シュからデータを戻す。このようなメカニズムの手助け
により、メモリ帯域幅の必要性が低減される。
【００２２】前述は、本発明の好適な実施の形態の説明
であった。添付された請求項によって記載された本発明
の特許請求の範囲から逸脱することなく変更および変形
をなすことができることが理解されよう。
【００２３】
【発明の効果】上述したように、本発明は、従来技術の
解決法と異なり、独特の利点を提供する。特に、ストリ
ーミングデータキャッシュを用いて、ストリーミングデ
ータキャッシュ内にヒットがある場合には、メインメモ
リに読み出しリクエストを行う必要がなくなる。従っ
て、外部ＤＲＡＭ上、または他のシステムメモリ上での
帯域幅の必要性がより小さくなる。さらに、プロセッサ
と同じチップ上のＳＲＡＭメモリセルを用いてストリー
ミングデータキャッシュが形成される場合には、そのア
クセス待ち時間がＤＲＡＭアクセスよりも一層短くな
る。これは性能の点で劇的な向上を単独で提供する。
【図面の簡単な説明】
【図１】本発明の好適な実施の形態によるシステムを示
すブロック図である。
【図２】図１で示されたストリーミングデータキャッシ
ュの構成を示す詳細な図である。
【符号の説明】
１２ システムバス ２０ 外部メモリインタフェースユニット ２５ システムメモリ ３０ ＳＤキャッシュ（ストリーミングデータキャッ
シュ）

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 バスと、 該バスに接続されたプロセッサと、 前記バスおよび情報外部ソースに結合されたインタフェ
    ース回路と、 前記バスおよび外部メモリに結合されたメモリ制御装置
    と、 該メモリ制御装置に結合され、前記情報外部ソースから
    受信されたデータのみを記憶するキャッシュメモリとを
    有することを特徴とするシステム。
  2. 【請求項２】 請求項１に記載のシステムにおいて、前
    記キャッシュメモリが、前記情報外部ソースから受信さ
    れたデータを記憶し、前記データに最初にアクセスした
    後に前記データが無効にされると共に再利用されないこ
    とを特徴とするシステム。
  3. 【請求項３】 請求項１に記載のシステムにおいて、前
    記キャッシュメモリが、前記プロセッサからの情報を記
    憶するのを防止されることを特徴とするシステム。
  4. 【請求項４】 請求項２に記載のシステムにおいて、前
    記キャッシュメモリが、前記データを記憶するためのラ
    インを備えていることを特徴とするシステム。
  5. 【請求項５】 請求項４に記載のシステムにおいて、タ
    グが、前記情報外部ソースから受信されたデータの各組
    にアドレスを提供することを特徴とするシステム。
  6. 【請求項６】 請求項５に記載のシステムにおいて、前
    記タグを前記メモリ制御装置内に記憶して、前記データ
    が前記キャッシュメモリおよび前記外部メモリの両方の
    中に記憶されたか否かを示すことを特徴とするシステ
    ム。
  7. 【請求項７】 請求項６に記載のシステムにおいて、前
    記キャッシュメモリのラインが、情報の少なくとも１０
    ００バイトを保存することを特徴とするシステム。
  8. 【請求項８】 請求項１に記載のシステムにおいて、前
    記プロセッサおよび前記キャッシュメモリが同じ集積回
    路上に形成されていることを特徴とするシステム。
  9. 【請求項９】 バスと、 該バスに結合されたプロセッサと、 前記バスおよび情報外部ソースに結合されたインタフェ
    ース回路と、 前記バスおよび外部メモリに結合されたメモリ制御装置
    と、 該メモリ制御装置に結合されたキャッシュメモリとを有
    し、前記キャッシュメモリが、前記情報外部ソースから
    受信されたデータを記憶し、 前記データに最初にアクセスした後に、前記データが無
    効になると共に再利用されないことを特徴とするシステ
    ム。
  10. 【請求項１０】 バスと、 該バスに結合されたプロセッサと、 前記バスおよび情報外部ソースに結合されたインタフェ
    ース回路と、 前記バスおよび外部メモリに結合されたメモリ制御装置
    と、 該メモリ制御装置に結合され、前記情報外部ソースから
    受信されたデータを記憶し、少なくとも１０００ビット
    のラインサイズを有するキャッシュメモリとを有するこ
    とを特徴とするシステム。
  11. 【請求項１１】 バスと、該バスに結合されたプロセッ
    サと、前記バスおよび情報外部ソースに結合されたイン
    タフェース回路と、前記バスおよび外部メモリに結合さ
    れたメモリ制御装置と、該メモリ制御装置に結合された
    キャッシュメモリとを有するシステムの中で、前記情報
    外部ソースから受信されたストリーミングデータの処理
    を向上する方法であって、 前記情報外部ソースからのデータの到着を検出し、 前記キャッシュメモリおよび前記外部メモリ内に前記デ
    ータを記憶し、 前記データの記憶の完了に応答して、前記プロセッサに
    インターラプト信号を送り、 前記情報外部ソースから受信された前記データを処理す
    ることを特徴とするストリーミングデータ処理の向上方
    法。
  12. 【請求項１２】 請求項１１に記載の方法において、前
    記キャッシュメモリが、前記情報外部ソースから受信さ
    れたデータのみを記憶することを特徴とするストリーミ
    ングデータ処理の向上方法。
  13. 【請求項１３】 請求項１２に記載の方法において、前
    記キャッシュメモリのラインが満杯であることを前記メ
    モリ制御装置が示して初めて、データが前記キャッシュ
    メモリ内のラインに記憶されることを特徴とするストリ
    ーミングデータ処理の向上方法。
  14. 【請求項１４】 請求項１２に記載の方法において、前
    記情報外部ソースから受信された前記データ用のアドレ
    スを示すタグが前記メモリ制御装置内に記憶され、前記
    プロセッサが前記メモリ制御装置をチェックして、前記
    データが前記キャッシュメモリ内に存在するか否かを決
    定することを特徴とするストリーミングデータ処理の向
    上方法。
  15. 【請求項１５】 請求項１４に記載の方法において、前
    記キャッシュメモリからの前記データの検索に続いて、
    前記キャッシュメモリのラインを無効にするステップが
    実行されることを特徴とするストリーミングデータ処理
    の向上方法。
  16. 【請求項１６】 請求項１１に記載の方法において、新
    規なデータが前記キャッシュメモリ内に記憶されるべき
    時にエンプティーラインが存在しない場合には、前記キ
    ャッシュメモリ内の前記ラインのうち１つが前記新規な
    データに再利用されることを特徴とするストリーミング
    データ処理の向上方法。
JP2002201010A 2001-07-10 2002-07-10 マルチメディアプロセッサ用のストリーミングデータキャッシュ Pending JP2003099324A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/903,008 US20030014596A1 (en) 2001-07-10 2001-07-10 Streaming data cache for multimedia processor
US09/903008 2001-07-10

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