JP3289661B2 - キャッシュメモリシステム - Google Patents

キャッシュメモリシステム

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    • G06F2212/6028—Prefetching based on hints or prefetch instructions

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
システムに関する。
【０００２】
【従来の技術】マイクロプロセッサの高速化が進むにつ
れメモリアクセスの高速化を図る為、メモリの階層化を
利用したキャッシュメモリが現在多く使用されている。
キャッシュメモリシステムでは、メモリのアクセス時に
アクセスするデータがキャッシュメモリ内に存在しない
場合、キャッシュはミスヒットとなり、メインメモリか
らキャッシュメモリへのデータ転送が行われる。このた
め、必要とするデータがキャッシュメモリ内にない場
合、メインメモリからキャッシュメモリへのデータ転送
が終了するまで、プロセッサの処理が停止し、処理能力
の低下を招いていた。
【０００３】そこで、キャッシュのヒット率を向上させ
るため、例えば特開平４−１９０４３８号公報等には、
プログラムの流れを先読みし、プログラムが分岐した場
合の分岐先のデータを予めキャッシュメモリに用意して
おく方法等が提案されている。
【０００４】図３は、従来のキャッシュメモリの構成を
示すブロック図である。図３を参照すると、中央処理装
置ＣＰＵ３０１は、アドレスバス３１１およびデータバ
ス３２１を介して、キャッシュメモリＣＭ３０３及びキ
ャッシュコントローラＣＭＣ３０４に接続される。ま
た、補助処理装置ＳＰＵ３０２はアドレスバス３１２と
上記データバス３２１を介して、キャッシュコントロー
ラＣＭＣ３０４に接続され、データバス３２１を介して
キャッシュメモリＣＭ３０３に接続される。補助処理装
置ＳＰＵ３０２はデータバス３２１を介して中央処理装
置ＣＰＵ３０１に取り込まれる命令をモニタする機能を
有しており、コンパイラによってジャンプ命令に先立ち
自動的に挿入された、命令中のキャッシュ更新命令を識
別すると、キャッシュコントローラＣＭＣ３０４に対し
てキャッシュ更新を指示する。キャッシュコントローラ
ＣＭＣ３０４は更新指示のアドレスを使用し、ＤＭＡコ
ントローラ３０５によりキャッシュコントローラＣＭＣ
３０４を介することなく主記憶装置ＭＭ３０６からキャ
ッシュメモリ３０３への転送を開始させる。このキャッ
シュ更新命令は中央処理装置３０１に対しては無意味な
命令であり無視される。その後、分岐命令に来た段階で
はすでに主記憶装置ＭＭ３０６からキャッシュメモリＣ
Ｍ３０３への転送が終了済なのでミスヒットが発生しな
い。
【０００５】また、補助処理装置３０２が中央処理装置
３０１によって実行される命令より数命令先をフェッチ
することにより、ミスヒットを予め察知し、キャッシュ
コントローラＣＭＣ３０４に対してキャッシュ更新を指
示する方法も提案されている。
【０００６】なお、キャッシュメモリの仕組み一般につ
いては、日経ＢＰ社刊『コンピュータの構成と設計』等
が参照される。
【０００７】
【発明が解決しようとする課題】しかしながら、上記し
た従来技術は下記記載の問題点を有している。
【０００８】第１の問題点は、プログラムをモニタする
には専用のハードウェアを必要とするため、回路が大規
模になる、ということである。
【０００９】また、第２の問題点は、実行するプログラ
ムより数命令先を先読みする場合は使用するメモリが２
ポート以上備えるメモリでなければならない、というこ
とである。通常２ポート以上備えるメモリはハードウェ
ア規模が大きくなる。
【００１０】さらに、第３の問題点として、コンパイラ
によって、規定された分岐命令の数命令前に自動的に更
新命令を挿入する方法では、キャッシュメモリの更新開
始時間を自由に設定できないので、キャッシュメモリの
ブロックサイズが大きくなった場合やメインメモリのア
クセスが遅くなった場合に、キャッシュメモリの更新に
必要な時間が多くなるが、キャッシュ更新開始時間を早
めることができず、この為、キャッシュメモリの更新を
事前に完了できなくなる、ということである。
【００１１】そして、第４の問題点として、コンパイラ
によって、規定された分岐命令の数命令前に自動的に更
新命令を挿入する方法は、自動的にキャッシュ更新命令
をプログラム中に挿入する為に、コンパイラにこの種の
機能を具備する必要があり、コンパイラ等開発ツールの
開発には多くの費用を要する、ということである。
【００１２】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、新たにコンパイ
ラや、命令をモニタするための専用ハードウェアを追加
することなく、接続されるメインメモリやキャッシュメ
モリの構成に基づき、キャッシュメモリの更新を効率良
く行うことを可能としたキャッシュメモリシステムを提
供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、複数のバンクから構成されるメモリと、
中央処理装置からの指示でＤＭＡコントローラにキャッ
シュ更新指示を送出する機能を有するキャッシュコント
ローラと、キャッシュコントローラからの指示に従いメ
インメモリからキャッシュメモリへデータを転送する機
能を有するＤＭＡコントローラから構成される。
【００１４】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明のキャッシュメモリシステムは、そ
の好ましい実施の形態において、複数のバンクから構成
されるメモリ（図１の３）と、中央処理装置（図１の
１）からの指示でＤＭＡ（ＤｉｒｅｃｔＭｅｍｏｒｙ
Ａｃｃｅｓｓ）コントローラ（図１の４）に、キャッシ
ュ更新指示を送出する機能を有するキャッシュコントロ
ーラ（図１の２）と、を備え、ＤＭＡコントローラは、
前記キャッシュコントローラからの指示に従いメインメ
モリ（図１の５）とキャッシュメモリ（図１の３）間で
ＤＭＡ転送を行う。
【００１５】本発明のキャッシュメモリシステムは、そ
の好ましい実施の形態において、キャッシュメモリは、
複数のバンクから構成され、異なるバンクにおいては、
各々異なる資源から同時にアクセス可能に構成されてい
る。
【００１６】本発明のキャッシュメモリシステムは、そ
の好ましい実施の形態において、キャッシュメモリは、
更新対象のメモリバンクが中央処理装置が使用していな
いメモリバンクである場合、中央処理装置の処理を停止
することなく、並列に、前記キャッシュメモリと前記メ
インメモリ間のデータ転送を行うように構成される。
【００１７】本発明のキャッシュメモリシステムは、そ
の好ましい実施の形態において、キャッシュメモリは、
更新対象のメモリバンクと前記中央処理装置が使用する
メモリバンクとが重なった場合、相方のアクセスの調停
を行うように構成される。
【００１８】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００１９】図１は、本発明の一実施例の構成を示す図
である。図１を参照すると、本発明の一実施例のマイク
ロプロセッサは、中央処理装置（ＣＰＵ）１と、アドレ
スバス１１及びデータバス１２によって中央処理装置１
に接続されるキャッシュメモリ３と、キャッシュコント
ローラ２と、ＤＭＡコントローラ４と、主記憶装置（メ
インメモリ）５と、を備えている。
【００２０】キャッシュメモリ３は、ＤＭＡアドレスバ
ス２１及びＤＭＡデータバス２２によってＤＭＡコント
ローラ４と接続される。また、キャッシュコントローラ
２からはＤＭＡコントローラ４を起動するための信号が
ＤＭＡコントローラ４に接続されている。
【００２１】ＤＭＡコントローラ４は、外部アドレスバ
ス４１、及び外部データバス４２によって主記憶装置５
に接続される。また、中央処理装置１にはキャッシュコ
ントローラ２から処理を停止させる信号が接続されてい
る。
【００２２】キャッシュコントローラ２は、キャッシュ
メモリ３を、キャッシュ更新単位であるワード数ごとに
ブロック化して管理する。この為に各ブロックの管理用
のタグメモリ（不図示）を備えている。
【００２３】タグメモリには、キャッシュメモリ３の更
新の際にアドレスの所定のビットがタグとして格納され
ており、中央処理装置１から供給されるアドレスの所定
のビットをタグとして、指定されたアドレスの内容がキ
ャッシュメモリ３のいずれのブロックに格納されている
かを判定する。
【００２４】また、キャッシュコントローラ２は、中央
処理装置１からのキャッシュ更新命令を受け取るコマン
ドレジスタを有しており、キャッシュミスが発生した場
合、及びコマンドレジスタに対してデータの書き込みが
行われた事を検出した場合、ＤＭＡコントローラ４に対
してＤＭＡ転送の指示を発行する。
【００２５】キャッシュメモリ３は、複数のバンクから
構成されており、主記憶装置５に対し高速なメモリで、
マルチプレクサ６１，６２，６３，６４によりバンク毎
にアクセス先が選択可能になっている。図１には、バン
ク数が２の構成が示されているが、バンク数は２に限定
されるものではない。
【００２６】ＤＭＡコントローラ４は、キャッシュコン
トローラ２からの指示により動作を開始する。この時、
ＤＭＡコントローラ４には、転送元である主記憶装置５
のスタートアドレス、転送ワード数及び転送先であるキ
ャッシュメモリ３のスタートアドレスが供給される。
【００２７】ＤＭＡコントローラ４は、中央処理装置１
やキャッシュコントローラ２を介さずに、キャッシュメ
モリ３に直接転送する。
【００２８】図２は、キャッシュコントローラ２のコマ
ンドレジスタの構成の一例を示す図である。図２を参照
すると、コマンドレジスタは、キャッシュ更新のスター
トアドレス及び転送ブロック数を指定するデータから構
成されている。
【００２９】次に、本実施例の動作について説明する。
【００３０】図１を参照すると、通常、中央処理装置１
はアドレスをアドレスバス１１を通してキャッシュメモ
リ２及びキャッシュコントローラ３に送出する事で、デ
ータの読み出しを開始する。
【００３１】キャッシュコントローラ２は中央処理装置
１からのアドレスの一部を使用し、目的とするデータが
キャッシュメモリ３内にあるか否かをタグメモリを参照
して判定する。
【００３２】目的とするデータがあった場合、中央処理
装置１は、キャッシュメモリ３からデータを読み出す。
一方、目的とするデータがキャッシュメモリ３上にない
場合、キャッシュコントローラ２は、中央処理装置１の
処理を停止させ、タグメモリの更新をすると共に、ＤＭ
Ａコントローラ４に対して、目的データを含むブロック
の先頭アドレス、転送ワード数及びキャッシュメモリ３
のスタートアドレスを送出し、キャッシュメモリ３の更
新を指示する。
【００３３】ＤＭＡコントローラ４は、キャッシュコン
トローラ２からの指示に基づき、メインメモリ５からキ
ャッシュメモリ３へのデータの転送を行う。
【００３４】そして、目的とするデータを含むブロック
の転送が完了すると、キャッシュコントローラ２は中央
処理装置１の処理を再開させる。
【００３５】事前にキャッシュメモリ３の更新を行う場
合、中央処理装置１は、ユーザによって記述された通常
の命令の間に記述される命令であって、メモリ上にマッ
ピングされたキャッシュコントローラ３内のコマンドレ
ジスタに対し、コマンドデータを転送する命令を実行す
る。
【００３６】キャッシュコントローラ２はコマンドレジ
スタのスタートアドレスデータからブロックの先頭アド
レスを、また転送ブロック数データから転送ワード数を
生成する。そして、通常のキャッシュフィル動作と同様
に、ロードするべきブロックの先頭アドレスと転送ワー
ド数及びキャッシュメモリ３のスタートアドレスをＤＭ
Ａコントローラ４に対し送出し、ＤＭＡコントローラ４
がデータの転送を開始することによりキャッシュメモリ
３の更新が開始される。この時、転送対象であるキャッ
シュメモリ３のバンクへの接続を選択するマルチプレク
サ６３，６４の接続先を、中央処理装置１からＤＭＡコ
ントローラ４へと変更する。
【００３７】さらにキャッシュメモリコントローラ２
は、内部にあるタグメモリを更新命令に基づき、更新さ
れるブロックに対応するタグに変更する。この転送はキ
ャッシュコントローラ２とＤＭＡコントローラ４で行う
ので、中央処理装置１は全く影響を受けない。
【００３８】また、この転送は、転送先であるキャッシ
ュメモリ３のバンクが中央処理装置１によって使用され
ていなければ、中央処理装置１の処理を停止させること
なく並列に転送することが可能である。しかし、もし更
新対象である転送先のキャッシュメモリ３内のバンク
が、中央処理装置１によって使用中である場合には中央
処理装置１とＤＭＡコントローラ４からのアクセスの調
停を行う。
【００３９】一例として、中央処理装置１に処理の停止
を要求する信号をアサートし、中央処理装置１の処理を
キャッシュの更新が終了するまで停止させる方法があ
る。この為、更新指示のタイミングが適切でない場合に
は、中央処理装置１の処理が停止する時間が増えるが、
プログラムの処理に破綻はきたさない。
【００４０】これとは逆に、中央処理装置１の処理が終
了するまで、ＤＭＡコントローラ４のアクセスを停止さ
せる方法もある。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
【００４２】本発明の第１の効果は、プログラムをモニ
タする為の専用のハードウェアを必要としないので、回
路規模の増大を抑える、ことが可能である、ということ
である。
【００４３】また、本発明の第２の効果は、ハードウェ
ア規模の増大を防ぐことができる、ということである。
その理由は、本発明においては、２ポート以上備えるメ
モリを使用する必要がないため、である。
【００４４】さらに本発明の第３の効果は、キャッシュ
メモリの更新開始時間を自由に設定できる、ということ
である。
【００４５】その理由は、本発明においては、キャッシ
ュメモリの更新を、プログラム中にユーザーが任意にコ
マンドレジスタへデータ転送命令を記述する事により行
うことができるためである。この為、キャッシュメモリ
のバンクサイズが大きくなった場合やメインメモリのア
クセス時間が変更になった場合には、キャッシュ更新に
必要な時間の増加分だけコマンドデータの転送命令を記
述する場所を早めることにより対応可能である。
【００４６】また、本発明の第４の効果は、新たにコン
パイラを開発することを不要とし、開発ツールの開発コ
ストが新たに発生することがない、ということである。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示すブロック図であ
る。
【図２】本発明の一実施例におけるコマンドレジスタの
構成例を示す図である。
【図３】従来のキャッシュメモリシステムを示すブロッ
ク図である。
【符号の説明】
１ 中央処理装置 ２ キャッシュメモリ ３ キャッシュメモリコントローラ ４ ＤＭＡコントローラ ５ メインメモリ ６ 処理停止信号 １１ アドレスバス １２ データバス ２１ ＤＭＡアドレスバス ２２ ＤＭＡデータバス ４１ 外部アドレスバス ４２ 外部データバス ６１〜６４ マルチプレクサ ３０１ 中央処理装置 ３０２ 補助処理装置 ３０３ キャッシュメモリ ３０４ キャッシュメモリコントローラ ３０５ ＤＭＡコントローラ ３０６ メインメモリ ３１１，３１２ アドレスバス ３２１ データバス ３３１，３３２ アドレスバス ３４１ データバス
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−258660（ＪＰ，Ａ) 特開 平３−268041（ＪＰ，Ａ) 特開 平７−287669（ＪＰ，Ａ) 特開 平２−100740（ＪＰ，Ａ) 特開 平５−12120（ＪＰ，Ａ) 特開 昭63−98749（ＪＰ，Ａ) 特開 平３−306747（ＪＰ，Ａ) 特開 平３−134754（ＪＰ，Ａ) 特開 平３−103946（ＪＰ，Ａ) 特開 平８−69410（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のバンクから構成されるキャッシュメ
    モリと、 中央処理装置からの指示でＤＭＡ（Ｄｉｒｅｃｔ Ｍｅ
    ｍｏｒｙ Ａｃｃｅｓｓ）コントローラに、キャッシュ
    更新指示を送出する機能を有するキャッシュコントロー
    ラと、を備え、 前記ＤＭＡコントローラが、前記キャッシュコントロー
    ラからの指示に従いメインメモリとキャッシュメモリ間
    のデータ転送を行い、前記キャッシュコントローラが、前記中央処理装置から
    キャッシュ更新命令を受けるコマンドレジスタを備え、 前記コマンドレジスタにスタートアドレスとブロック数
    のデータが設定されると、前記キャッシュコントローラ
    は、前記コマンドレジスタの設定内容に従い、前記ＤＭ
    Ａコントローラに対してデータ転送を指示する、 ことを特徴とするキャッシュメモリシステム。
  2. 【請求項２】複数のバンクから構成される前記キャッシ
    ュメモリが、異なるバンクにおいては、各々異なる資源
    から同時にアクセス可能に構成されてなる、ことを特徴
    とする請求項１記載のキャッシュメモリシステム。
  3. 【請求項３】キャッシュ更新対象のメモリバンクが前記
    中央処理装置が使用していないメモリバンクである場
    合、前記中央処理装置の処理を停止することなく、並列
    に、前記キャッシュメモリと前記メインメモリ間のデー
    タ転送を行うように構成されてなる、ことを特徴とする
    請求項１記載のキャッシュメモリシステム。
  4. 【請求項４】キャッシュ更新対象のメモリバンクと前記
    中央処理装置が使用するメモリバンクとが重なった場
    合、相方のアクセスの調停を行うように構成されてな
    る、ことを特徴とする請求項１記載のキャッシュメモリ
    システム。
  5. 【請求項５】前記キャッシュコントローラは、キャッシ
    ュミスが発生した場合、及び、前記コマンドレジスタに
    対してデータの書き込みが行われた事を検出した場合、
    前記ＤＭＡコントローラに対してＤＭＡ転送の指示を発
    行する、ことを特徴とする請求項１記載のキャッシュメ
    モリシステム。
  6. 【請求項６】前記中央処理装置が、前記キャッシュコン
    トローラ内の前記コマンドレジスタに対してコマンドを
    転送する命令を実行した際に、前記キャッシュコントロ
    ーラは前記コマンドレジスタのスタートアドレスデータ
    及び転送ブロック数データに基づき、前記ＤＭＡコント
    ローラに対してＤＭＡ転送の開始の指示を出し、前記Ｄ
    ＭＡコントローラにより、前記キャッシュコントローラ
    からの指示に従いメインメモリとキャッシュメモリ間の
    データ転送を行う、ことを特徴とする請求項１記載のキ
    ャッシュメモリシステム。
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