JP2001344153A - マルチプロセッサシステムのキャッシュメモリ制御装置 - Google Patents

マルチプロセッサシステムのキャッシュメモリ制御装置

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JP2001344153A
JP2001344153A JP2000160529A JP2000160529A JP2001344153A JP 2001344153 A JP2001344153 A JP 2001344153A JP 2000160529 A JP2000160529 A JP 2000160529A JP 2000160529 A JP2000160529 A JP 2000160529A JP 2001344153 A JP2001344153 A JP 2001344153A
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prefetch
cache memory
controller
storage device
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Mitsuhiro Ono
光博 小野
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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    • G06F12/0875—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches with dedicated cache, e.g. instruction or stack

Abstract

(57)【要約】 【課題】外部インストラクションＲＯＭを複数のプロセ
ッサ間で共有可能とするとともにプロセッサの処理性能
の低下を最小限に抑え、ＬＳＩの外部端子数を削減する
装置の提供。 【解決手段】各ＰＨＹ毎にプロセッサとインストラクシ
ョンＲＡＭバンクとインストラクションＲＡＭコントロ
ーラを備えたマルチプロセッサシステムにおいて、イン
ストラクションデータを格納するインストラクションＲ
ＯＭを一つ備え、各ＰＨＹのＲＡＭコントローラは、イ
ンストラクションデータのプリフェッチ要求に時間余裕
度情報を出力し、複数の前記ＰＨＹからプリフェッチ要
求が同時に出力されている場合には、プリフェッチコン
トローラは時間余裕度が最小のプリフェッチ要求を選択
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、キャッシュ制御装
置に関し、マルチプロセッサシステムにおける命令プリ
フェッチに好適とされるキャッシュ制御システムに関す
る。
【０００２】
【従来の技術】図１１は、従来の通信ＬＳＩの構成の一
例を示す図であり、ＡＤＳＬ（Asymetric Digital Su
bscriber Line；通信事業者の加入者収容局からユーザ
宅方向（下り）とユーザ宅から収容局方向（上り）の速
度が非対称とされ、既存の電話用ケーブルを用いた高速
ディジタル伝送方式）モデムのシングルＰＨＹ（物理
層）ＬＳＩの構成が示されている。ライン（回線）のド
ライバ・レシーバ回路よりなるインタフェース回路６
と、送信信号をディジタルアナログ変換するディジタル
・アナログ変換回路（D-Ａ）７−１と、受信信号をアナ
ログディジタル変換するアナログディジタル変換回路
（A-D）７−２とからなる変換回路７と、を備え、通信
ＬＳＩ２００Ｃにおいて、ディジタルで信号処理を行う
信号処理部８と、ベースバンド部９と、ＡＴＭ（Asynch
ronous Transfer Mode；非同期転送モード） ＴＣ
（Transmission Convergence）１０とが通信系ハード
ウエアを構成しており、プロセッサ（ＣＰＵ）２と、ワ
ークＲＡＭ３と、プロセッサ２で実行される命令がプリ
フェッチされて格納される複数バンク（図１１では８バ
ンク）構成のインストラクションＲＡＭ５と、インスト
ラクションＲＡＭコントローラ１Ｃとを備え、プロセッ
サ２は、ワークＲＡＭ３、インストラクションＲＡＭコ
ントローラ１Ｃ、信号処理部８等の通信系ハードウエア
と内部バス４を介して接続されている。ＡＴＭ ＴＣ
（Transmission Convergence）１０は、通信ＬＳＩ２
００ＣがサポートするＰＨＹ（物理層）の上層（論理
層）等の間でデータの授受を行う。
【０００３】そしてＬＳＩ２００Ｃには、インストラク
ションデータ列（プロセッサ２で実行される通信制御を
行うためのプログラムをなすインストラクション（命
令）及びデータ）を格納した外部インストランクション
ＲＯＭ（読み出し専用メモリ）１２が外付けされてお
り、インストラクションＲＡＭコントローラ１Ｃ（キャ
ッシュコントローラ）は、外部インストランクションＲ
ＯＭ１２からインストラクションデータをプリフェッチ
して、インストラクションＲＡＭ５の該当するバンクに
格納する。
【０００４】インストラクションＲＡＭコントローラ１
Ｃは、制御レジスタとして、プリフェッチ用のコマンド
レジスタ１１Ｃを備えており、キャッシュミス発生時以
外にも、任意の時点で、プロセッサ２が、コマンドレジ
スタ１１Ｃに、プリフェッチ要求コマンドを書き込むこ
とで、インストラクションＲＡＭ５の更新が行われる。
【０００５】このコマンドレジスタ１１Ｃは、プロセッ
サ２からのプリフェッチ要求コマンドにより、インスト
ラクションＲＯＭ１２からプリフェッチされるインスト
ラクションデータのスタートアドレス（開始アドレ
ス）、及び、プリフェッチされるインストラクションデ
ータがロードされるインストラクションＲＡＭ５のバン
ク番号が設定され、該当するアドレスから読み出された
インストラクションデータが、インストラクションＲＡ
Ｍ５の該当するバンクにバンクのメモリ容量分書き込ま
れる。
【０００６】インストラクションＲＡＭ５を複数バンク
構成とすることで、プロセッサ（ＣＰＵ）２で一つのイ
ンストラクションＲＡＭ５の一のバンクをアクセス中
に、他のバンクの内容を更新することができ、キャッシ
ュ更新の処理待ちを不要とし、処理性能を向上してい
る。
【０００７】なお、キャッシュメモリを複数バンク構成
とし、キャッシュコントローラにコマンドレジスタを備
え、プロセッサ側からの命令によりキャッシュ更新コマ
ンドをコマンドレジスタに設定することで、キャッシュ
ミス発生時以外にも、任意の時点でキャッシュメモリへ
のロード（プリフェッチ）を可能としたキャッシュメモ
リシステムとして、例えば特開平１１−１４３７７５号
公報の記載等も参照される。
【０００８】このシングルＰＨＹ構成のＬＳＩ２００Ｃ
では、複数のプリフェッチ要求が重なることはないた
め、プリフェッチ要求の優先順位を決めるような機能
は、具備されていない。
【０００９】図１２は、図１１に示したシングル（単一
回線）ＰＨＹ構成のＬＳＩ２００Ｃを複数用いて、複数
の回線に対応可能としたマルチＰＨＹ構成のＬＳＩ２０
０Ｄの構成を示す図である。
【００１０】図１２に示すように、各ＰＨＹ毎に、回路
ブロック１００1〜１００4が設けられている。回路ブロ
ック１００1〜１００4は、ＣＰＵ２、ワークＲＡＭ３、
インストラクションＲＡＭコントローラ１Ｃ、インスト
ラクションＲＡＭ５、信号処理部７、ベースバンド処理
部８よりなる通信ハードウエアを備えている。
【００１１】図１２を参照すると、外部インストラクシ
ョンＲＯＭが共有化ができるような対策が施されていな
いため、４回線に対応のＬＳＩ２００Ｄには、各ＰＨＹ
のそれぞれに対応して、外部インストラクションＲＯＭ
１２が４個外付けで接続されており、これら４個のイン
ストラクションＲＯＭの端子数に対応した端子数がＬＳ
Ｉ２００に必要とされる。例えばアドレス信号が２０ビ
ット、データが８ビット幅の場合、４個のインストラク
ションＲＯＭに対応するために合計１１２本が必要とさ
れ、さらにチップイネーブル信号等の制御信号も併せる
と、多数の端子を設ける必要がある。
【００１２】
【発明が解決しようとする課題】上記したように、従来
の複数回線対応のマルチプロセッサシステムにおいて
は、外部ＲＯＭインタフェースが、サポートする回線
（ＰＨＹ）の数分必要とされており、マルチＰＨＹ化に
より、ＬＳＩ外部端子数を増加させる、という問題点を
有している。
【００１３】特に、通信制御の複雑化、制御の高機能化
等により、インストラクションＲＯＭに格納されるプロ
グラムのサイズが増大し、このためインストラクション
ＲＯＭのメモリ容量が増大しており、これに伴い、イン
ストラクションＲＯＭのアドレス信号の本数も増大して
おり、かかる状況において、図１２に示す構成の場合に
は、そのまま、ＬＳＩのピン数の増大につながる。
【００１４】また、回線数に対応させて複数の外部イン
ストラクションＲＯＭが必要とされるため、１回線あた
りのコスト削減効果も乏しい。
【００１５】そして、キャッシュメモリの制御及びプリ
フェッチ制御は、高速処理が要求されており、その性能
劣化は、プロセッサの処理性能にたちどころに影響す
る。このため、高速処理が要求される通信制御において
は、各ＰＨＹ間でインストラクションＲＯＭを共有する
構成とした場合に、処理性能の低下を抑えるための工夫
が必要とされる。
【００１６】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、キャッシュメモ
リにロードするプログラム命令を格納した外部インスト
ラクションＲＯＭを複数のプロセッサ間で共有可能とす
るとともに、プロセッサの処理性能の低下を最小限に抑
えることができる装置を提供することにある。
【００１７】また本発明の他の目的は、複数のプロセッ
サを備えたＬＳＩの外部端子数を削減する装置を提供す
ることにある。これ以外の本発明の目的、特徴、利点等
は、以下の実施の形態の説明からも当業者には直ちに明
らかとされるであろう。
【００１８】
【課題を解決するための手段】前記目的を達成する本発
明は、複数のプロセッサを備えたマルチプロセッサシス
テムのキャッシュメモリ制御装置において、複数の前記
プロセッサに対応させて設けられる複数のキャッシュメ
モリと、複数の前記キャッシュメモリに共有される記憶
装置であって、前記各キャッシュメモリに格納されるイ
ンストラクションデータを蓄積している記憶装置と、を
備え、前記各キャッシュメモリには、前記各キャッシュ
メモリのそれぞれに対応する前記プロセッサで使用され
るインストラクションデータが、前記記憶装置からあら
かじめ読み出されて格納され、複数の前記キャッシュメ
モリのそれぞれに対応させて、前記各キャッシュメモリ
の更新を制御するためのコマンドレジスタを備え、前記
キャッシュメモリに対応するプロセッサが、前記キャッ
シュメモリに対応する前記コマンドレジスタに、前記キ
ャッシュメモリの更新までの時間余裕度情報を含むキャ
ッシュメモリ更新要求コマンドを書き込むことで、前記
キャッシュメモリの更新要求が、プリフェッチ制御手段
に対して出力され、前記プリフェッチ制御手段は、前記
キャッシュメモリの更新要求が複数出力されている場
合、複数の前記キャッシュメモリの更新要求の前記時間
余裕度に基づき一つのキャッシュメモリの更新要求を選
択する手段を備え、前記選択されたキャッシュメモリの
更新要求に基づき、前記記憶装置からインストラクショ
ンデータを読み出し、前記選択されたキャッシュメモリ
の内容を更新する。
【００１９】本発明は、複数のプロセッサを備えたマル
チプロセッサシステムのキャッシュメモリ制御装置にお
いて、複数の前記プロセッサに対応させて設けられる複
数のキャッシュメモリと、複数の前記キャッシュメモリ
に共有される記憶装置であって、前記各キャッシュメモ
リに格納されるインストラクションデータを蓄積してい
る記憶装置と、を備え、前記各キャッシュメモリには、
前記各キャッシュメモリのそれぞれに対応する前記プロ
セッサで使用されるインストラクションデータが、前記
記憶装置からあらかじめ読み出されて格納され、複数の
前記キャッシュメモリのそれぞれに対応させて、前記各
キャッシュメモリの更新を制御するためのコマンドレジ
スタを備え、前記各キャッシュメモリに対応するプロセ
ッサが、前記各キャッシュメモリに対応する前記コマン
ドレジスタに、前記記憶装置の読み出し開始アドレスを
含むキャッシュメモリの更新要求コマンドを書き込むこ
とで、キャッシュメモリの更新要求がプリフェッチ制御
手段に対して出力され、前記プリフェッチ制御手段は、
前記キャッシュメモリの更新要求とともに出力される前
記記憶装置の読み出し開始アドレスと、前記記憶装置か
ら読み出されたインストラクションデータを、複数の前
記キャッシュメモリに対して、ブロードキャストする手
段を備え、前記ブロードキャストされる読み出し開始ア
ドレスが、自キャッシュメモリを更新する前記記憶装置
の読み出しアドレスと一致する場合に、前記ブロードキ
ャストされるインストラクションデータによって前記キ
ャッシュメモリの内容を更新する。
【００２０】本発明において、前記キャッシュメモリが
複数のバンクよりなり、コマンドレジスタを、各キャッ
シュメモリの各々に対して、複数備える構成としてもよ
い。そして、以下の説明からも明らかとされるように、
上記目的は、特許請求の範囲の各請求項によっても同様
にして達成される。
【００２１】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい一実施の形態にお
いて、複数のプロセッサのそれぞれに対応して設けられ
るキャッシュメモリ（「インストラクションＲＡＭ」と
もいう）に対して、プロセッサからのプリフェッチ要求
により、インストラクション記憶装置からデータを読み
出して、該インストラクションＲＡＭへロードする制御
を行うマルチプロセッサシステムのキャッシュメモリ制
御装置において、プロセッサからのプリフェッチ要求命
令に、プリフェッチ・データが必要となる時刻を表すフ
ィールドを具備することで、プリフェッチコントローラ
は、プリフェッチ要求命令の処理優先順位を決定し、イ
ンストラクション記憶装置から、選択したプロセッサの
キャッシュメモリに対するプリフェッチを行う。
【００２２】本発明のマルチプロセッサシステムは、そ
の好ましい一実施の形態において、複数の通信回線、又
は複数のチャネル（複数の入出力装置の入出力データが
伝送される複数のデータチャネル等）に対応可能とさ
れ、各回線又はチャネル毎に、プロセッサと、キャッシ
ュメモリと、キャッシュメモリコントローラとをそれぞ
れ備えたマルチプロセッサシステムにおいて、前記各プ
ロセッサで実行されるインストラクションデータを蓄積
する記憶装置を、複数の前記キャッシュメモリに対して
共通に一つ備え、複数の前記キャッシュコントローラか
らプリフェッチ要求が同時に発行されている場合、前記
キャッシュメモリにプリフェッチされることになるイン
ストラクションデータが前記プロセッサで実際に使用さ
れる予定タイミングまでの時間的余裕度を示す情報に基
づき、前記インストラクション記憶装置より前記キャッ
シュメモリへのインストラクションデータのプリフェッ
チを、前記時間的余裕の最も少ないキャッシュメモリか
ら行うように制御する手段を備えている。
【００２３】かかる構成としたことにより、各プロセッ
サが必要とするインストラクションを、１個のインスト
ラクション記憶装置から効率良く転送でき、各プロセッ
サの処理能力を落とすことなく、１個のインストラクシ
ョン記憶装置を各プロセッサ間で共有することができ
る。
【００２４】より詳細には、本発明は、複数の物理層
（ＰＨＹ）に対して、各ＰＨＹ毎に、通信系回路と、通
信系回路を制御するプロセッサと、前記プロセッサのキ
ャッシュメモリとして機能するインストラクションＲＡ
Ｍ（ランダムアクセスメモリ）と、前記インストラクシ
ョンＲＡＭを制御するインストラクションＲＡＭコント
ローラ（１Ａ）とを備え、複数の回線に対応可能なマル
チプロセッサ構成の通信ＬＳＩにおいて、複数の前記Ｐ
ＨＹに対して、前記各インストラクションＲＡＭにロー
ドされるインストラクションデータを格納する読み出し
専用のインストラクション記憶装置（１２）をＬＳＩに
外付けで一つ備え、前記各ＰＨＹのインストラクション
ＲＡＭコントローラ(１Ａ)は、プロセッサ（２）でアク
セスされるプリフェッチ制御用のコマンドレジスタ（１
１）をそれぞれ備えている。
【００２５】インストラクションＲＡＭ（５）は複数の
バンク構成とされており、一のバンクの書き換え時に
も、プロセッサ（２）では他のバンクへのアクセスが可
能とされており、前記各バンク毎に、インストラクショ
ン記憶装置（１２）から読み出された前記バンク容量分
のインストラクションデータの書き換えが行われる。
【００２６】コマンドレジスタ（１１）には、対応する
プロセッサ（２）からのプリフェッチ要求コマンドによ
り、プリフェッチする前記インストラクション記憶装置
（１２）のスタートアドレスと、プリフェッチしたイン
ストラクションデータがロードされるインストラクショ
ンＲＡＭのバンクの番号と、インストラクションデータ
がプロセッサで使用されるまでの時間余裕度情報（デッ
ドラインタイム）とが設定される。
【００２７】コマンドレジスタ（１１）に設定さた時間
余裕度情報（デッドラインタイム）が、プリフェッチ要
求信号、前記スタートアドレスとともに、プリフェッチ
・コントローラ（２０Ａ）に出力される。
【００２８】インストラクション記憶装置（１２）に対
するインタフェース部を備えた前記プリフェッチ・コン
トローラ（２０Ａ）は、複数の前記ＰＨＹのインストラ
クションＲＡＭコントローラに対して一つ設けられてい
る。
【００２９】このプリフェッチ・コントローラ（２０
Ａ）は、複数の前記ＰＨＹのインストラクションＲＡＭ
コントローラ（１Ａ）からプリフェッチ要求が同時に出
力されている場合には、時間余裕度が最小のプリフェッ
チ要求を選択する。
【００３０】また本発明は、別の実施の形態において、
インストラクションＲＯＭプリフェッチコントローラ
（２０Ｂ）は、プリフェッチする前記インストラクショ
ン記憶装置（１２）のスタートアドレス（Start Addres
s）、プリフェッチスタート信号、プリフェッチエンド
信号を、全てのＰＨＹのインストラクションＲＡＭコン
トローラ（１Ｂ）にブロードキャストする。
【００３１】各ＰＨＹのインストラクションＲＡＭコン
トローラ（１Ｂ）において、ブロードキャストされたス
タートアドレスが、自分がプリフェッチリクエストを出
しているプリフェッチ要求のプリフェッチスタートアド
レスと一致している場合において、プリフェッチスター
ト信号を受け取った時に、自分のプリフェッチリクエス
トが受け入れられたものと判断し、インストラクション
記憶装置から読み出され、ブロードキャスト転送された
インストラクションデータをインストラクションＲＡＭ
にのバンクに書き込む。
【００３２】さらに、各ＰＨＹ（チャネル）のインスト
ラクションＲＡＭコントローラ（１Ｂ）において、プリ
フェッチ用のコマンドレジスタを複数具備することによ
り、各ＰＨＹから出力されるプリフェッチ要求のうち、
同じアドレスとなるプリフェッチ要求が重なりやすくな
り、この場合、プリフェッチされたインストラクション
データの一度のブロードキャストにより、複数のインス
トラクションＲＡＭの複数バンクに、インストラクショ
ンデータが書き込まれることになり、プリフェッチ処理
時間を短することができる。
【００３３】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００３４】図１は、本発明の一実施例の構成を示す図
であり、１個のＬＳＩで４回線分のＡＤＳＬモデム（Ａ
ＤＳＬ ＰＨＹ）を実現するＬＳＩの構成を示したもの
である。図１において、図１２に示した構成要素と同等
または同一要素には、同一に参照符号が付されている。
【００３５】図１を参照すると、このＬＳＩ２００Ａ
は、１回線分のＰＨＹ（物理層）をサポートする４個の
回路ブロック１００1〜１００4が内蔵されており、各Ｐ
ＨＹは、送受信データのベースバンド処理を行うベース
バンド処理部９や、変復調処理を行う信号処理部８より
なる通信系ハードウェアと、これらのハードウェアを制
御するプロセッサ（ＣＰＵ）２と、プロセッサ２が使用
するワークＲＡＭ（ランダムアクセスメモリ）３と、イ
ンストラクションＲＡＭコントローラ１Ａと、インスト
ラクションＲＡＭ５と、を備えて構成されている。な
お、以下の説明では、各回路ブロック１００1〜１００4
内におけるＣＰＵ２1〜２4、インストラクションＲＡＭ
コントローラ１Ａ1〜１Ａ4等の参照符号の下付き添字
（回路ブロックの番号に対応）は必要なとき以外は省略
する。
【００３６】本発明の一実施例においては、ＬＳＩ２０
０Ａは、４つのＰＨＹ（物理層）の回路ブロック１００
1〜１００4に対して、インストラクションＲＯＭプリフ
ェッチコントローラ２０Ａを共通に備えている。
【００３７】プロセッサ２で実行されるインストラクシ
ョンデータをプリフェッチして格納しておくインストラ
クションＲＡＭ５は、例えば１Ｋワード（１ｗｏｒｄ＝
４ｋバイト）×８バンクのバンク構成になっており、Ｌ
ＳＩ外部に置かれるインストラクションＲＯＭ１２のキ
ャッシュメモリとして動作する。
【００３８】各ＰＨＹのインストラクションＲＡＭ５
は、インストラクションＲＡＭコントローラ１Ａによっ
て制御される。インストラクションＲＯＭ１２からは、
インストラクションＲＡＭ５のバンク単位に、一回のプ
リフェッチ処理で、バンクのメモリ容量分（１バンク
分）の書き換え（更新）が行われる。インストラクショ
ンＲＯＭ１２には、インストラクションＲＡＭ５にバン
ク単位にロードされるインストラクションデータが格納
されている。なお、インストラクションＲＡＭ５には、
インストラクションデータは、プロセッサ２で実行され
る命令（インストラクション）及びデータよりなる。
【００３９】本発明の一実施例におけるインストラクシ
ョンＲＡＭコントローラ１Ａの機能について以下に説明
する。
【００４０】・プロセッサ２からのインストラクション
フェッチ要求に従い、インストラクションＲＡＭ５から
（キャッシュヒット時）、適切なインストラクションデ
ータをプロセッサ２に供給する。
【００４１】・プロセッサ２で実行されるプリフェッチ
要求命令（キャッシュメモリ更新要求命令）に従って、
任意の時点で、１バンク分のインストラクションのプリ
フェッチを行いインストラクションＲＡＭ５を更新す
る。
【００４２】・プロセッサ２からのインストラクション
フェッチ要求に対して、プロセッサ２に供給すべき適切
なインストラクションデータがインストラクションＲＡ
Ｍ５に存在しない場合（キャッシュミスヒット時）、必
要なインストラクションを１バンク分、インストラクシ
ョンＲＯＭ１２からプリフェッチする。
【００４３】本発明の一実施例においては、各ＰＨＹの
インストラクションＲＡＭコントローラ１Ａは、４つの
ＰＨＹの回路ブロック１００1〜１００4に対して、共通
に設けられるインストラクションＲＯＭプリフェッチコ
ントローラ２０Ａを介して外部インストラクションＲＯ
Ｍ１２に接続されている。
【００４４】インストラクションＲＯＭプリフェッチコ
ントローラ２０Ａは、各ＰＨＹのインストラクションＲ
ＡＭコントローラ１Ａから出力されるプリフェッチ要求
に従い、インストラクションＲＯＭ１２からインストラ
クションデータのプリフェッチを行い、プリフェッチさ
れたインストラクションデータをインストラクションＲ
ＡＭコントローラ１Ａに供給する。
【００４５】インストラクションＲＯＭプリフェッチコ
ントローラ２０からインストラクションデータを受け取
ったインストラクションＲＡＭコントローラ１Ａでは、
インストラクションＲＡＭ５のバンクの更新が行われ
る。
【００４６】ところで、このように、インストラクショ
ンＲＯＭ１２を、複数のＰＨＹのインストラクションＲ
ＡＭコントローラ１Ａ1〜１Ａ4で共有する場合、インス
トラクションＲＯＭプリフェッチコントローラ２０Ａで
は、複数のＰＨＹからのプリフェッチ要求を効率良く処
理し、ミスヒットの発生を最小限に抑えるような制御を
実現することが必要とされる。このような工夫なしで
は、処理性能の低下を招く。
【００４７】そこで、本発明の一実施例においては、複
数ＰＨＹのインストラクションＲＡＭコントローラ１Ａ
から出力されるプリフェッチ要求に、該プリフェッチデ
ータがいつ必要になるのか時間的余裕度（キャッシュ更
新が時間的にどの程度切迫したものであるかを示す値で
あり、値が小さいほど切迫しており、例えば「０」をそ
の下限値とする）を示す情報フィールド（デッドライン
タイム）を具備し、プリフェッチ要求を複数受け取った
インストラクションＲＯＭプリフェッチコントローラ２
０Ａでは、プリフェッチ要求のデッドラインタイムの値
により、インストラクションＲＯＭプリフェッチコント
ローラ２０Ａにおけるプリフェッチ処理の優先順位を決
定する構成としている。
【００４８】プリフェッチ要求が複数挙げられている場
合、時間的余裕度が最も少ないプリフェッチ要求からプ
リフェッチ処理を実行することで、プロセッサ２でイン
ストラクションデータを使用する時点までには、インス
トラクションＲＡＭ５にはインストラクションデータが
プリフェッチされている可能性を高めることになり、こ
のため、ミスヒットの発生を抑え、複数のＰＨＹのプロ
セッサ２の処理性能の向上を図ることができる。以下詳
細について説明する。
【００４９】プロセッサ２で実行されるソフトウェア命
令（インストラクションプリフェッチ命令）によるプリ
フェッチ要求は、インストラクションＲＡＭコントロー
ラ１Ａ内の制御レジスタに具備されているプリフェッチ
用のコマンドレジスタ１１に、プリフェッチ要求コマン
ドの書き込みを行うことで行われる。なお、インストラ
クションＲＡＭコントローラ１Ａ内には、インストラク
ションＲＡＭ５のバンクの選択制御等を行うためのバン
クレジスタを備えているが、バンクレジスタを用いたバ
ンク選択制御は、公知の方法が用いられる。
【００５０】図３は、プリフェッチ・コマンドレジスタ
（「コマンドレジスタ」とも略記される）１１のビット
フィールドの一例を示す図である。
【００５１】コマンドレジスタ１１において、ＲＯＭア
ドレス（ROM Address）は、インストラクションＲＯＭ
１２において、プリフェッチを行うインストラクション
のアドレスの上位８ビットを指定する。
【００５２】アドレスを２０ビットとすると、インスト
ラクションＲＯＭ１２に対する読み出しアドレスの下位
１２ビットは後述するように、０Ｈ（Ｈはヘキサデシマ
ル表示）からＦＦＦＨまで、アドレス生成器で自動生成
される。例えばＲＯＭアドレス（ROM Address）が、１
ＦＨの場合、一度のプリフェッチ要求により、インスト
ラクションＲＯＭ１２から、１Ｆ０００Ｈ〜１ＦＦＦＦ
Ｈまでのインストラクションデータ（４Ｋバイト）がプ
リフェッチされる。
【００５３】コマンドレジスタ１１において、バンク番
号(Bank No.)は、インストラクションＲＯＭ１２からプ
リフェッチされたインストラクションデータを格納する
インストラクションＲＡＭ５のバンク番号(０〜７)を指
定するものである。
【００５４】またコマンドレジスタ１１において、デッ
ドラインタイム（Deadline Time）は、プリフェッチ完
了までのデッドライン時間（時間的余裕度）を指定す
る。このフィールドは、コマンドレジスタ１１にセット
されたのち（プリフェッチ要求が出力されている間）、
単位時間経過ごとに、デクリメント（減算）される。デ
ッドラインタイムをデクリメントする単位時間は、通信
回線に処理単位時間、例えばＡＤＳＬにおける１シンボ
ル期間（２５０μｓ）等用途に応じて適宜規定される。
【００５５】コマンドレジスタ１１において、ビジー
（Busy）フラグは、コマンドレジスタ１１へのプリフェ
ッチ要求コマンド発行により“１”となり、処理完了で
“０”に設定される。ビジーフラグが“０”のとき、コ
マンドの発行が可能であることを示しており、プロセッ
サ２は、このビジーフラグをみて、ビジーフラグの値が
“０”のとき、プリフェッチ命令によるコマンドレジス
タ１１の書き込みを行う。プロセッサ２が、内部バス４
を介してインストラクションＲＡＭコントローラ１Ａの
制御レジスタのうちプリフェッチ用のコマンドレジスタ
１１にアクセスしてその値が設定される。なお、コマン
ドレジスタ１１に設定する値が不適正値（例えばデッド
ラインタイムがマイナス値）であるか否かの検証は、プ
ロセッサ２上で実行されるソフトウエアによって行われ
る。
【００５６】図２は、複数ＰＨＹのインストラクション
ＲＡＭコントローラ１ＡとインストラクションＲＯＭプ
リフェッチ・コントローラ２０Ａの構成を説明するため
の図である。
【００５７】各ＰＨＹのインストラクションＲＡＭコン
トローラ１Ａは、前述したように、任意の時点でプロセ
ッサ２で実行されるインストラクションフェッチ要求に
従って、１バンク分のインストラクションのプリフェッ
チを行うとともに、ミスヒット時、必要なインストラク
ションデータを１バンク分プリフェッチする制御を行
う。
【００５８】インストラクションＲＡＭコントローラ１
Ａは、１バンク分のインストラクションのプリフェッチ
要求を行うにあたり、インストラクションＲＯＭプリフ
ェッチコントローラ２０Ａに対して、プリフェッチ開始
ＲＯＭアドレス（ROM Address）１１３、デッドライン
タイム（Deadline Time）１１２と共に、プリフェッチ
要求（Prefetch Request）１１１を出力することによ
り行う。
【００５９】このうち、プリフェッチ要求（Prefetch
Request）１１１はプリフェッチ要求を発行するＰＨＹ
のインストラクションＲＡＭコントローラ１Ａ内のプリ
フェッチコマンドレジスタ１１に情報が設定されたとき
に出力され、プリフェッチ開始ＲＯＭアドレス（ROM A
ddress）１１３、デッドラインタイム（Deadline Tim
e）１１２は、コマンドレジスタ１１に設定された情報
が出力される。
【００６０】このうち、デッドラインタイム（Deadline
Time）は、インストラクションＲＡＭコントローラ１
Ａ内で単位時間ごとにデクリメントされる。インストラ
クションＲＯＭプリフェッチ・コントローラ２０Ａの制
御部２１でインストラクションＲＡＭコントローラ１Ａ
からのデッドラインタイム（Deadline Time）１１２を
取り込んだ後、インストラクションＲＯＭプリフェッチ
・コントローラ２０Ａの制御部２１Ａでデクリメントす
るように制御してもよいことは勿論である。
【００６１】複数のＰＨＹのインストラクションＲＡＭ
コントローラ１Ａ1〜１Ａ4には、インストラクションＲ
ＯＭプリフェッチ・コントローラ２０Ａから、インスト
ラクションＲＡＭデータ（プリフェッチされ、後に説明
する８ビット３２ビット変換部２４で３２ビットに変換
されたインストラクションデータ）２１０、インストラ
クションＲＡＭアドレス（プリフェッチされたデータを
格納するインストラクションＲＡＭ５の該当バンクのア
ドレス０００Ｈ〜３ＦＦＨ）２１１、アドレス／データ
バリッド信号２１２が共通バス形式で供給される。
【００６２】次に、インストラクションＲＯＭプリフェ
ッチ・コントローラ２０Ａについて説明する。
【００６３】インストラクションＲＯＭプリフェッチコ
ントローラ２０Ａは、各ＰＨＹのインストラクションＲ
ＡＭコントローラ１Ａからのプリフェッチ要求（Prefet
chRequest）１１１、プリフェッチ開始ＲＯＭアドレス
（ROM Address）１１２、デッドラインタイム（Deadli
ne Time）１１３を受け取り、プリフェッチ処理を制御
する制御部２１Ａと、アドレス生成部２３と、８ビット
３２ビット変換部２４と、ＲＯＭインタフェース２２
と、を備えている。
【００６４】アドレス生成部２３は、インストラクショ
ンＲＡＭコントローラ１Ａのコマンドレジスタ１１で指
定され、インストラクションＲＯＭプリフェッチコント
ローラ２０Ａの制御部２１Ａに出力される、ＲＯＭアド
レス上位８ビットを制御部２１からアドレス信号２０３
として受け取り、ＲＯＭアドレス上位８ビットを、イン
ストラクションＲＯＭ１２の読み出しアドレスの上位８
ビットとしてそのまま用い、インストラクションＲＯＭ
１２の読み出しアドレスの下位１２ビットとして、００
０Ｈ〜ＦＦＦＨまでのアドレス２２０を生成するアドレ
スカウンタ（不図示）を備えている。アドレス生成部２
３からは、インストラクションＲＡＭ５の該当バンクへ
データ書き込み用のインストラクションＲＡＭアドレス
（Instruction RAM Address）２１１も出力される。
制御部２１Ａからアドレス生成部２３に出力される制御
信号２０４は、アドレス生成を指示するものである。
【００６５】制御部２１Ａは、あるＰＨＹのインストラ
クションＲＡＭコントローラ１Ａからのプリフェッチ要
求に対してプリフェッチ実行を選択した場合、該当する
ＰＨＹのインストラクションＲＡＭコントローラ１Ａに
対して、プリフェッチスタート（Prefetch Start）信
号２０１を供給し、これを受けたインストラクションＲ
ＡＭコントローラ１Ａは、現在アクティブ状態としてい
るプリフェッチ要求（Prefetch Request）１１１をイ
ンアクティブとする。
【００６６】制御部２１Ａは、選択したプリフェッチ要
求（Prefetch Request）のプリフェッチ開始ＲＯＭア
ドレス（ROM Address）をアドレス生成器２３に渡し、
アドレス生成器２３で合成された２０ビットのアドレス
２２０は、ＲＯＭインタフェース２２を介して、インス
トラクションＲＯＭ１２の読み出しアドレス２２１とし
て出力される。そして、インストラクションＲＯＭ１２
から読み出されたデータ（８ビットデータ）２２２は、
ＲＯＭインタフェース２２で受け取る。
【００６７】複数のＰＨＹのインストラクションＲＡＭ
コントローラ１Ａからのプリフェッチ要求（Prefetch
Request）がアクティブ状態の場合、現在のデッドライ
ンタイム（Deadline Time）が最小のＰＨＹのインスト
ラクションＲＡＭコントローラ１Ａから出力されるプリ
フェッチ要求（Prefetch Request）を最優先に選択す
る。制御部２１Ａは、アクティブ状態のプリフェッチ要
求（Prefetch Request）が一つしかない場合には、該
プリフェッチ要求を選択する。
【００６８】ＲＯＭインタフェース２２で受け取ったイ
ンストラクションＲＯＭ１２から読み出されたデータ
（８ビットデータ）は８ビット３２ビット変換器２４に
供給される。
【００６９】８ビット３２ビット変換器２４では、４つ
の１バイトデータをまとめて３２ビット幅のインストラ
クションＲＡＭデータ２１０に変換し、このインストラ
クションＲＡＭデータ２１０を、インストラクションＲ
ＡＭアドレス２１１とともに、インストラクションＲＡ
Ｍコントローラ１Ａに供給する。インストラクションＲ
ＡＭコントローラ１Ａは、インストラクションＲＡＭ５
の該当するバンクにインストラクションＲＡＭデータ２
１０上のデータをロードする。
【００７０】アドレス／データのバリッド（Address/Da
ta Valid）信号２１２は、インストラクションＲＡＭデ
ータ２１０、インストラクションＲＡＭアドレス２１２
の有効／無効を示し、プリフェッチ要求を出したインス
トラクションＲＡＭコントローラ１Ａは、バリッド（Ad
dress/Data Valid）信号２１２が有効状態を示すとき、
アドレス、データを取り込み、インストラクションＲＡ
Ｍ５のバンクにインストラクションデータを書き込む。
【００７１】そして、プリフェッチ終了時、インストラ
クションＲＯＭプリフェッチコントローラ２０Ａは、イ
ンストラクションＲＡＭコントローラ１Ａに対して、プ
リフェッチエンド（Prefetch End）信号２０２を出力
する。プリフェッチエンド（Prefetch End）信号２０
２を受け取ったインストラクションＲＡＭコントローラ
１Ａでは、コマンドレジスタ１１のビジーフラグのリセ
ット等が行われる。
【００７２】図４は、本発明の一実施例における動作タ
イミングを示す図である。各ＰＨＹからのプリフェッチ
要求が重なった際に、インストラクションＲＯＭプリフ
ェッチ・コントローラ２０Ａは、デッドラインタイム
（Deadline Time）を参照し、デッドラインタイム（Dea
dline Time）が最も小さいＰＨＹのプリフェッチ要求か
ら順に処理していくことで、プロセッサ２の処理能力を
落とすことなく、１個の外部インストラクションＲＯＭ
１２を各ＰＨＹで共有できる。
【００７３】なお、インストラクションＲＯＭプリフェ
ッチ・コントローラ２０Ａは、インストラクションＲＡ
Ｍコントローラ１Ａから出力されている複数のプリフェ
ッチ要求のデッドラインタイム（Deadline Time）が同
一の値の場合には、ＰＨＹの番号の小さい方から選択す
る等、予め定められた方法で、一つのプリフェッチ要求
を選択する。
【００７４】図４を参照すると、時刻ｔ０において、Ｐ
ＨＹ１からのプリフェッチ要求１（Prefetch Request
１）（デッドラインタイム１は「２０」）が上がってい
る場合、他のＰＨＹからのプリフェッチ要求が存在して
いないため、インストラクションＲＯＭプリフェッチ・
コントローラ２０Ａは、このプリフェッチ要求１（Pref
etch Request１）がそのまま選択され、制御部１Ａ
は、プリフェッチスタート１（Prefetch Start1）をオ
ンとし、プリフェッチ要求１（Prefetch Request１）
のプリフェッチ処理を実行する。
【００７５】図４に示す例では、プリフェッチ処理、す
なわち、インストラクションＲＯＭ１２からインストラ
クションデータを読み出し、４Ｋ（キロ）バイト分のイ
ンストラクションデータを、インストラクションＲＡＭ
５の該当バンクに書き込むまでに、９サイクル要するも
のとする。ｔ０〜ｔ８の期間、インストラクションＲＯ
Ｍプリフェッチコントローラ２０Ａの状態（ステータ
ス）は、プリフェッチ要求１のプリフェッチ（Request
１ Prefetch）となる。
【００７６】また、この例では、インストラクションＲ
ＯＭプリフェッチ・コントローラ２０Ａの状態（ステー
タス）が、プリフェッチ処理中でない状態で、インスト
ラクションＲＡＭコントローラ１Ａからプリフェッチ要
求が出力され、且つ、一つのプリフェッチ要求が出力さ
れている場合には、直ちにそのプリフェッチ要求の処理
を行う。
【００７７】ｔ０〜ｔ８の期間中の時刻ｔ３において、
プリフェッチ要求２（Prefetch Request２）（デッド
ラインタイム２は「２０」）がオン、ｔ５において、プ
リフェッチ要求３（Prefetch Request3）（デッドライ
ンタイム２は「１０」）がオンとされているが、プリフ
ェッチ要求１のプリフェッチ処理中であるため、これら
のプリフェッチ要求２、３は受け付けられず（プリフェ
ッチスタート信号２、３がオンしない）、プリフェッチ
要求２、３はオンとされたままである。その間、プリフ
ェッチ要求２、３のデッドラインタイムは所定時間毎に
減じられている。
【００７８】そして、プリフェッチ要求１のプリフェッ
チが終了する時刻点ｔ９において、インストラクション
ＲＯＭプリフェッチ・コントローラ２０Ａは、デッドラ
インタイムが「８」のプリフェッチ要求３（Prefetch
Request3）を選択して、プリフェッチを行う。時刻ｔ９
において、プリフェッチ要求２（Prefetch Request2）
（デッドラインタイム２は「１７」）は、プリフェッチ
処理されない。
【００７９】時刻ｔ９〜ｔ１７の期間、インストラクシ
ョンＲＯＭプリフェッチコントローラ２０Ａの状態（ス
テータス）は、プリフェッチ要求３のプリフェッチ（Re
quest３ Prefetch）となる。このため、この期間、Ｐ
ＨＹ２のインストラクションＲＡＭコントローラ１Ａ2
はプリフェッチ要求２（図２のPrefetch Request１１
１2）を出力し続ける。
【００８０】時刻ｔ１８において、プリフェッチ要求２
（Prefetch Request2）（デッドラインタイム２は「１
７」）がプリフェッチ処理される。時刻ｔ１８〜ｔ２６
の期間、インストラクションＲＯＭプリフェッチコント
ローラ２０Ａの状態（ステータス）は、プリフェッチ要
求２のプリフェッチ（Request２ Prefetch）となる。
【００８１】そして時刻ｔ２７では、プリフェッチ要求
４（Prefetch Request4）（デッドラインタイムは５）
のプリフェッチが選択される。
【００８２】図４に示す例では、コマンドレジスタ１１
に設定されたデッドラインタイム（Deadline Time）
が、２サイクルに１つデクリメントされているが、本発
明はかかる構成に限定されるものではない。
【００８３】インストラクションＲＡＭコントローラ１
Ａから出力されたプリフェッチ要求（Prefetch Reques
t）信号は、インストラクションＲＯＭプリフェッチ・
コントローラ２０Ａ内で、プリフェッチ処理が選択さ
れ、プリフェッチスタート信号（Prefetch Start）が
出力されると、インアクティブとされる。
【００８４】図５は、本発明の一実施例におけるインス
トラクションＲＯＭプリフェッチコントローラ２０Ａの
処理を説明するための流れ図である。
【００８５】図５（ａ）を参照すると、制御部２１Ａ
は、まず、プリフェッチ要求を探す（ステップＲ１）。
【００８６】制御部２１Ａは、プリフェッチ要求に対応
するプリフェッチスタート信号２０１のパルス信号を出
力する（０→１→０とする）（ステップＲ２）。
【００８７】制御部２１Ａは、コマンドレジスタ１１か
らのＲＯＭアドレス上位８ビットをアドレス生成器２３
に渡し、アドレス生成器２３において、ＲＯＭアドレス
上位８ビットに基づき、インストラクションＲＯＭ１２
のアドレスを生成する（ステップＲ３）。アドレス生成
器２３は、コマンドレジスタ１１で指定されるＲＯＭア
ドレス上位８ビットを、インストラクションＲＯＭ１２
の読み出しアドレスの上位８ビットとしてそのまま用
い、インストラクションＲＯＭ１２の読み出しアドレス
の下位１２ビットとして、０００Ｈ〜ＦＦＦＨまでのＲ
ＯＭアドレスを生成する。
【００８８】インストラクションＲＡＭ５のアドレス２
１１を０とする（ステップＲ４）。
【００８９】１バイトをデータ２２２をインストラクシ
ョンＲＯＭ１２からリードする（ステップＲ５）。リー
ドした１バイトデータ２２２は、ＲＯＭインタフェース
２２を介して８ビット３２ビット変換器２４に供給され
る。
【００９０】アドレス生成部２３は、４バイト分リード
するまで、インストラクションＲＯＭ１２のアドレス２
２０(Address)をインクリメントする（ステップＲ
７）。
【００９１】そして、インストラクションＲＯＭ１２か
ら４バイトをリードした時点で、制御部２１Ａの制御信
号（出力イネーブル信号）２０５を受けて、８ビット３
２ビット変換器２４は、４バイト分のデータをまとめた
３２ビット幅のデータを、インストラクションＲＡＭデ
ータ（Instruction RAM Data）２１０として出力する
（ステップＲ８）。
【００９２】アドレス生成器２３において、インストラ
クションＲＡＭアドレス（Instruction RAM Addres
s）２１１が、３ＦＦＨ（１Ｋワード分）であるか否か
チェックし（ステップＲ９）、３ＦＦＨでない場合に
は、インストラクションＲＡＭアドレス（Instruction
RAM Address）２１１をインクリメントし（ステップＲ
１０）、インストラクションＲＯＭ１２のアドレスをイ
ンクリメントし（ステップＲ７）、インストラクション
ＲＯＭ１２の読み出しを始める（ステップＲ５）。
【００９３】一方、アドレス生成器２３から出力される
インストラクションＲＡＭのアドレス２１１が３ＦＦＨ
のとき、制御部２１Ａは、プリフェッチエンド（Prefet
chEnd）信号２０２のパルスを該当するインストラクシ
ョンＲＡＭコントローラ１Ａに出力する（０→１→０と
する）（ステップＲ１１）。
【００９４】図５（ｂ）には、プリフェッチ要求を探す
（ステップＲ１）の処理の詳細が示されている。
【００９５】まず、プリフェッチ要求（Prefetch Requ
est ｊ）が“１”（オン）のものがあるか、添え字ｊ
＝１から４まで順に調べ（ステップＲＳ１〜ＲＳ４）、
プリフェッチ要求（Prefetch Request ｊ）が“１”
である場合（ステップＲＳ２のＹｅｓ）、ｊを変数ｉ
（レジスタ又はメモリ）に保存しておき（ステップＲＳ
５）、このｊの値を１つインクリメントし（ステップＲ
Ｓ６）、ｊ≦４の場合（ステップＲＳ７）、インクリメ
ントされたｊ（ＰＨＹｊ）のプリフェッチ要求（Prefet
ch Requestｊ）が“１”であるものが存在するかチェ
ックする（ステップＲＳ８）。
【００９６】プリフェッチ要求（Prefetch Request
ｊ）の値が“１”であるものが存在する場合（ステップ
ＲＳ８のＹｅｓ）、ｉとｊ番目のデッドラインタイム
（Deadline Time）を比較する（ステップＲＳ９）。
【００９７】デッドラインタイムｊ（Deadline Time
j）の方が小さい場合（ステップＲＳ９のＹｅｓ）、ス
テップＲＳ５に戻り、このｊをｉに保存し、ｊをインク
リメントし、これ以降のｊ（ＰＨＹｊ）のプリフェッチ
要求が存在する場合、再びｉ番目のプリフェッチ要求の
デッドラインタイム（Deadline Time ｉ）と、ｊ番目の
プリフェッチ要求のデッドラインタイム（Deadline Tim
e ｊ）とを比較し（ステップＲＳ８）、最小のデッドラ
インタイムのプリフェッチ要求の番号を求める。
【００９８】一方、ステップＲＳ９で、デッドラインタ
イムｉの方がデッドラインタイムｊよりも小さいか等し
い場合、ステップＲＳ６に戻り、ｊをインクリメントし
（ステップＲＳ６）、次のプリフェッチ要求のデッドラ
インタイムと現在最小のプリフェッチ要求のデッドライ
ンタイムｉとを比較し（ステップＲＳ８のDeadline Tim
e ｉとDeadline Time ｊの比較）、以上の二重ループに
より、変数ｉには、デッドラインタイムが最小のプリフ
ェッチ要求を出したインストラクションＲＡＭコントロ
ーラのＰＨＹ番号が設定される。
【００９９】本発明の一実施例によれば、外部インスト
ラクションＲＯＭ１２を複数ＰＨＹ間で共有することが
できる。その際、ＣＰＵ２の処理性能の低下を最小限に
抑えることができる。デッドライン時間を適切な値に設
定する等、適切なインストラクションＲＡＭの管理を行
うことで処理性能の低下は起こらない。
【０１００】また、本発明の一実施例によれば、ＲＯＭ
共有によるＬＳＩ外部端子数を削減することができる。
そして、インストラクションＲＯＭプリフェッチコント
ローラ２０Ａに複数ＰＨＹからのプリフェッチ要求を処
理する機能を備え、コマンドレジスタにプリフェッチ終
了までの時間余裕度（デッドラインタイム）を指定する
フィールドを持たせることで、インストラクションＲＯ
Ｍプリフェッチコントローラ２０Ａにおいて、優先度の
高いプリフェッチ要求から順にプリフェッチ処理を行う
ことができるため、ミスヒットの発生を最小限に抑える
ことができる。
【０１０１】これにより、複数のＰＨＹ間で、一つのイ
ンストラクションＲＯＭ１２を共有しながら、各ＰＨＹ
のプロセッサの処理性能の低下を抑えることができる。
またＬＳＩでは、１個のＲＯＭインタフェースを備える
だけでよいため、ＬＳＩの外部端子数を削減できる。す
なわち４回線対応可能なＬＳＩ２００Ａのインストラク
ションＲＯＭ１２用の端子としてはアドレス端子（２０
ビット）、データ端子（８ビット）、不図示のチップイ
ネーブル信号等の制御信号となり、インストラクション
ＲＯＭ１２用の端子数は、図１２に示した構成の１／４
の端子数となっている。
【０１０２】次に、本発明の第２の実施例について説明
する。本発明の第２の実施例は、マルチプロセッサシス
テム（複数の回線をサポートするＡＤＳＬモデムＬＳＩ
等）におけるインストラクションキャッシュメモリのプ
リフェッチ制御システムにおいて、各ＰＨＹの制御を行
うプロセッサからのプリフェッチ要求命令が同じＲＯＭ
アドレスからのプリフェッチ要求であった場合、インス
トラクションＲＯＭプリフェッチコントローラは、複数
ＰＨＹにプリフェッチしたデータをブロードキャストす
るものである。
【０１０３】これにより、プリフェッチに要する時間を
短縮することができ、各プロセッサリセット後及び、処
理切り替え時の処理開始タイミング早期化を図ることが
できる。
【０１０４】図６は、本発明の第２の実施例の構成を示
す図であり、１個のＬＳＩで４回線分のＡＤＳＬモデム
（ＡＤＳＬ ＰＨＹ）を実現するＬＳＩ２００Ｂの構成
を示したものである。このＬＳＩ２００Ｂは、１回線分
のＰＨＹをサポートする回路が４個内蔵されており、各
ＰＨＹは、送受信データのベースバンド処理や、変復調
処理（信号処理）を行うハードウェアと、これらのハー
ドウェアを制御するプロセッサ２、及び、プロセッサが
使用するワークＲＡＭ３、インストラクションＲＡＭ５
から構成されている。図６において、図１に示した要素
と同一の機能の要素には同一の参照符号が付されてい
る。
【０１０５】インストラクションＲＡＭ５は１Ｋワード
（＝４Ｋバイト）×８バンクのバンク構成になってお
り、ＬＳＩ外部に置かれるインストラクションＲＯＭ１
２のキャッシュメモリとして動作する。各ＰＨＹのイン
ストラクションＲＡＭ５はインストラクションＲＡＭコ
ントローラ１Ｂによって管理される。
【０１０６】インストラクションＲＡＭコントローラ１
Ｂの機能を以下に示す。
【０１０７】・プロセッサ２からのインストラクション
フェッチ要求に従い、適切なインストラクションデータ
を供給する。・ソフトウェアプリフェッチ命令に従っ
て、１バンク分のインストラクションのプリフェッチを
行う。・プロセッサ２からのインストラクションフェッ
チ要求を受けた際に、プロセッサ２に供給すべき適切な
インストラクションデータがインストラクションＲＡＭ
５上にない場合（ミスヒット発生時）、必要なインスト
ラクションをインストラクションＲＡＭ５に１バンク分
プリフェッチする。
【０１０８】インストラクションＲＡＭコントローラ１
Ｂは、インストラクションＲＯＭプリフェッチコントロ
ーラ２０Ｂを介して外部インストラクションＲＯＭ１２
に接続されている。
【０１０９】インストラクションＲＯＭプリフェッチコ
ントローラ２０Ｂは、各ＰＨＹのインストラクションＲ
ＡＭコントローラ１Ｂからのプリフェッチ要求に従い、
ＲＯＭ１２のプリフェッチを行い、プリフェッチしたイ
ンストラクションデータをインストラクションＲＡＭコ
ントローラ１Ｂに供給する。
【０１１０】前述したように、インストラクションＲＯ
Ｍプリフェッチコントローラ１Ｂでは、複数のＰＨＹか
らのプリフェッチ要求を効率良く処理し、ミスヒットの
発生を最小限に抑えるような制御を行う必要がある。本
発明の第２の実施例では，複数ＰＨＹからのプリフェッ
チ要求が、同じＲＯＭアドレスからのプリフェッチ要求
であった場合、インストラクションＲＯＭプリフェッチ
コントローラ２０Ｂは、複数ＰＨＹに対して、プリフェ
ッチしたデータをブロードキャストすることにより、プ
リフェッチにかかる時間を短縮し、各ＣＰＵの処理性能
の向上を図っている。
【０１１１】また、プリフェッチ・コマンドレジスタ１
１を各ＰＨＹに複数用意し、同じＲＯＭアドレスからの
プリフェッチ要求が重なりやすくすることで、ブロード
キャストが起こりやすくなり、プリフェッチの待ち時間
の平均値をさらに短縮することが可能である。
【０１１２】さらに、ブロードキャストの特殊な例とし
て、ＬＳＩ２００Ｂのリセット後は、全てのＰＨＹは、
同じＲＯＭアドレスからのプリフェッチを要求するた
め、ブロードキャストにより、ＬＳＩ２００Ｂのブート
アップまでの時間を短縮することが可能である。
【０１１３】図７を参照して、インストラクションＲＡ
Ｍコントローラ１Ｂについて説明する。ＰＨＹ１のイン
ストラクションＲＡＭコントローラ１Ｂには、４個＋１
個のコマンドレジスタ１１が設けられ、コマンドレジス
タ群のそれぞれのコマンドレジスタから、プリフェッチ
要求（Prefetch Request）１.1〜１．５、インストラ
クションＲＯＭ１２の上位８ビットアドレスからなるＲ
ＯＭアドレス（ROM Address）１.1〜１．5が出力され
る。
【０１１４】ＰＨＹ２のインストラクションＲＡＭコン
トローラ１Ｂには、４個＋１個のコマンドレジスタが設
けられ、それぞれのコマンドレジスタから、プリフェッ
チ要求（Prefetch Request）２.1〜２．５、ＲＯＭア
ドレス２.1〜２．５が出力される。ＰＨＹ４のインスト
ラクションＲＡＭコントローラ１Ｂには、４個＋１個の
コマンドレジスタが設けられ、それぞれのコマンドレジ
スタから、プリフェッチ要求（Prefetch Request）４.
1〜４．５、ＲＯＭアドレス４.1〜４．５が出力され
る。
【０１１５】１バンク分のインストラクションのプリフ
ェッチは、インストラクションＲＯＭプリフェッチ・コ
ントローラ２０Ｂに対して、プリフェッチを開始するイ
ンストラクションＲＯＭアドレス（ROM Address）と共
に、プリフェッチ要求（Prefetch Request）を出力す
ることで行われる。
【０１１６】インストラクションＲＯＭプリフェッチ・
コントローラ２０Ｂの制御部２１Ｂからは、プリフェッ
チ要求が受け付けられたプリフェッチ開始インストラク
ションＲＯＭアドレス（Start Adress）２１３と共
に、プリフェッチスタート（Prefetch Start）信号２１
４が、各ＰＨＹのプロセッサのインストラクションＲＡ
Ｍコントローラ１Ｂに対してブロードキャストされる。
【０１１７】インストラクションＲＡＭコントローラ１
Ｂでは、インストラクションＲＯＭプリフェッチ・コン
トローラ２０ＢからブロードキャストされたＲＯＭアド
レス（Start Adress）と、自コントローラ１Ｂ内のコ
マンドレジスタ１１群のＲＯＭアドレス（自分がリクエ
ストを出しているＲＯＭアドレス）と比較器１３で比較
する。
【０１１８】比較器１３で比較した結果、両者が一致す
る場合するコマンドレジスタに設定されているプリフェ
ッチコマンドに基づき出力される、プリフェッチ要求
（Prefetch Request）をオフし、インストラクション
ＲＯＭプリフェッチ・コントローラ２０Ｂから送信され
る、インストラクションＲＯＭ１２からプリフェッチさ
れたインストラクションデータを受け取り、インストラ
クションＲＡＭ５に順次書き込む。
【０１１９】プリフェッチ処理が終了すると、インスト
ラクションＲＯＭプリフェッチ・コントローラ２０Ｂ
は、プリフェッチエンド（Prefetch End）信号２１５
をインストラクションＲＡＭコントローラ１Ｂに対して
ブロードキャストする。
【０１２０】インストラクションＲＯＭプリフェッチ・
コントローラ２０Ｂは、各ＰＨＹのインストラクション
ＲＡＭコントローラ１Ｂからのプリフェッチ要求に従
い、インストラクションＲＯＭ１２のプリフェッチを行
い、プリフェッチしたインストラクションデータを、イ
ンストラクションＲＡＭコントローラ５に供給する。
【０１２１】インストラクションＲＯＭ１２から読み出
されたデータは、インストラクションＲＯＭプリフェッ
チ・コントローラ２０Ｂにおいて、８ビットから３２ビ
ット変換部２４で、８ビットから３２ビットデータ（４
バイト）に変換された上で、インストラクションＲＡＭ
データ（instructionRAM data）２１０として、全ての
ＰＨＹ＃１〜＃４のインストラクションＲＡＭコントロ
ーラ１Ｂにブロードキャストされる。
【０１２２】インストラクションＲＡＭコントローラ１
Ｂは、インストラクションＲＯＭプリフェッチ・コント
ローラ２０Ｂから出力されるスタートアドレス（Start
Address）２１３が、自コントローラ内のコマンドレ
ジスタ１１のＲＯＭアドレスと一致している場合には、
自コントローラの発行したプリフェッチ要求に対するプ
リフェッチデータとして、インストラクションＲＡＭデ
ータ２１０を取り込み、インストラクションＲＡＭ５の
該当バンクにおいて、インストラクションＲＡＭアドレ
ス２１０で指定されるアドレスに、インストラクション
データの書き込みを行う。
【０１２３】このため、同じＲＯＭアドレスに対するプ
リフェッチ要求が複数のＰＨＹから来ている時は、同時
に、プリフェッチ処理を行うことが可能である。
【０１２４】図８は、インストラクションＲＡＭコント
ローラ１ＢとインストラクションＲＯＭプリフェッチ・
コントローラ２０Ｂの動作シーケンスを示す図である。
【０１２５】時刻ｔ０では、ＰＨＹ１のインストラクシ
ョンＲＡＭコントローラ１Ｂ1からのプリフェッチ要求
１.１（スタートアドレス＝３３Ｈ）のみが出力されて
おり、この処理が選択され、プリフェッチ処理がｔ０〜
ｔ８の期間行われる。なお、プリフェッチ要求１.１に
対するプリフェッチ処理を行う場合、スタートアドレ
ス、プリフェッチされたインストラクションデータのイ
ンストラクションＲＡＭデータ２１０を介した転送が行
われ、ＰＨＹ１のインストラクションＲＡＭコントロー
ラ１Ｂ1のプリフェッチ要求１.１（スタートアドレス＝
３３Ｈ）を発したコマンドレジスタ１１で指定されるバ
ンク番号のインストラクションＲＡＭ５にインストラク
ションデータが書き込まれる。
【０１２６】ｔ９では、ＰＨＹ２のプリフェッチ要求2.
２（スタートアドレス＝５５Ｈ）とＰＨＹ３のプリフェ
ッチ要求３.１（スタートアドレス＝５５Ｈ）が出力さ
れており、同一アドレスであるため、インストラクショ
ンデータのブロードキャストがＰＨＹ２のプリフェッチ
要求2.２とＰＨＹ３のプリフェッチ要求３.１に対して
行われる。
【０１２７】ＰＨＹ２、３のプリフェッチ要求に対する
プリフェッチ処理がｔ９〜ｔ１７の期間行われる。この
場合、ＰＨＹ２、ＰＨＹ３のインストラクションＲＡＭ
コントローラ１Ｂにおいては、比較器１３で、ブロード
キャストされたスタートアドレス２１３が、自コントロ
ーラ内のコマンドレジスタ１１のＲＯＭアドレスと一致
するため、インストラクションＲＡＭ５へのインストラ
クションデータの書き込みを行うが、他のＰＨＹでは、
インストラクションＲＡＭコントローラ１Ｂにおいて
は、インストラクションＲＡＭへのインストラクション
データの書き込みは行わない（ブロードキャストされた
スタートアドレス２１３と自コントローラ内のコマンド
レジスタ１１のＲＯＭアドレスが相違しているため）。
【０１２８】なお、時刻ｔ１８においては、複数のプリ
フェッチ要求、プリフェッチ要求1.1、プリフェッチ要
求4.1に同一アドレスのものはないため、前記した実施
例と同様、デッドラインタイムの値が小さい方のプリフ
ェッチ要求4.1が選択される。
【０１２９】図９は、本発明の第２の実施例におけるイ
ンストラクションＲＡＭコントローラ１Ｂの処理を説明
するための流れ図である。なお、ＰＨＹあたり５個のプ
リフェッチコマンドレジスタを備えているものとする。
起動条件としてはプリフェッチコマンドレジスタの個数
４個＋１個（ミスヒット）まで並列に起動される。
【０１３０】図９（ａ）を参照すると、インストラクシ
ョンＲＡＭコントローラ１Ｂのコマンドレジスタ１１へ
の書き込みがある場合、コマンドレジスタ１１のビジー
フラグ（busy bit）を“１”とし（ステップＰ２）、
コマンドレジスタに書き込まれたＲＯＭアドレスをイン
ストラクションＲＯＭプリフェッチコントローラ２０Ｂ
に出力する（ステップＰ３）。
【０１３１】プリフェッチ要求（Prefetch Request）
を“１”とし、インストラクションＲＯＭプリフェッチ
コントローラ２０Ｂに出力する（ステップＰ４）。
【０１３２】プリフェッチ要求（Prefetch Request）
が“１”、スタートアドレス（StartAddress）２１３が
コマンドレジスタ１１のＲＯＭアドレスと一致したと
き、プリフェッチ要求（Prefetch Request）を“０”
とし、インストラクションＲＯＭプリフェッチコントロ
ーラ２０Ｂに出力する（ステップＰ６）。
【０１３３】コマンドレジスタ１１に書き込まれたバン
ク番号のバンクのインストラクションＲＡＭ５へのプリ
フェッチを行う（ステップＰ７）。
【０１３４】コマンドレジスタ１１のビジーフラグ（bu
sy bit）を“０”とし、コマンド受け付け可能とする
（ステップＰ８）。
【０１３５】図９（ｂ）は、コマンドレジスタ１１に書
き込まれたバンク番号のバンクへのプリフェッチを説明
するための流れ図である。
【０１３６】プロセッサ（ＣＰＵ）２のバンクｉからの
読み出しを禁止する（ステップＰ７１）。
【０１３７】アドレス／データのバリッドビット（Addr
ess/Data Valid）２１２が“１”の場合、バンクｉのイ
ンストラクションＲＡＭ５へのインストラクションＲＯ
Ｍ１２からのプリフェッチデータへの書き込みを行う
（ステップＰ７３）。その際、インストラクションＲＡ
Ｍ５のバンクへの書き込みアドレスはインストラクショ
ンＲＡＭアドレス２１１、書き込みデータはインストラ
クションＲＡＭデータ２１０とされる。
【０１３８】プリフェッチエンド（Prefetch End）２
１５が“１”のとき、バンクレジスタを更新しバンクｉ
の読み出しを許可する（ステップＰ７５）。
【０１３９】図１０は、インストラクションＲＯＭプリ
フェッチ・コントローラ２０Ｂの処理手順を示す流れ図
である。プリフェッチ要求がある場合（ステップＳ１の
Ｙｅｓ）、プリフェッチ要求を選択する（ＰＨＹ＃１〜
＃４のコマンドレジジタ＃１〜＃５の中から一つ選ぶ）
（ステップＳ２）。
【０１４０】インストラクションＲＯＭ１２のプリフェ
ッチスタートアドレス（ＲＯＭの読み出し開始アドレス
の上位８ビット：図３のROM Address）を、コマンドレ
ジスタｉ，ｊ（ＰＨＹ＃ｉのコマンドレジスタ＃ｊ）の
ＲＯＭアドレスを設定し、プリフェッチスタート信号２
１４を（パルス信号）発生する。
【０１４１】ＲＯＭアドレスを上位８ビットとし、下位
１２ビットを０として、アドレス生成器２４で生成し
（ステップＳ４）、インストラクションＲＡＭ５のアド
レス２１１を０とする（ステップＳ５）。
【０１４２】インストラクションＲＯＭ１２から１バイ
トデータ２２２をデータをリードする（ステップＳ
６）。
【０１４３】４バイト分リードするまで、インストラク
ションＲＯＭ１２のアドレス２２１をインクリメントす
る（ステップＳ８）。
【０１４４】インストラクションＲＯＭ１２から４バイ
トをリードした場合、４バイトまとめて（３２ビットデ
ータ）として、インストラクションＲＡＭデータ２１０
としてインストラクションＲＡＭコントローラ１Ｂに転
送する（ステップＳ９）。
【０１４５】インストラクションＲＡＭアドレス２１１
が、３ＦＦＨであるか否かチェックし（ステップＳ１
０）、３ＦＦＨでない場合、アドレス生成器２３は、イ
ンストラクションＲＡＭアドレス２１１をインクリメン
トし（ステップＳ１１）、インストラクションＲＯＭ１
２の読み出しアドレスをインクリメントし（ステップＳ
８）、インストラクションＲＯＭ１２の読み出す（ステ
ップＳ６）。
【０１４６】一方、インストラクションＲＡＭ５のアド
レスが３ＦＦＨのとき、プリフェッチエンド（Prefetch
End）２１６のパルス信号を出力する（ステップＳ１
２）。
【０１４７】前記各実施例において、インストラクショ
ンＲＡＭコントローラ１Ｂは、プリフェッチコマンドレ
ジスタ１１への書き込み時、キャッシュミスヒット発生
時に、プリフェッチ要求をインストラクションＲＯＭプ
リフェッチ・コントローラ２０Ｂに対して出力する。４
つのプリフェッチコマンドレジスタへの書き込み時、コ
マンドのパラメータは、書き換えバンクの番号、ＲＯＭ
アドレス、デッドラインタイムがセットされる。
【０１４８】一方、ミスヒットの場合、５番目のコマン
ドレジスタが選択され、インストラクションＲＡＭコン
トローラ１Ｂは、プリフェッチ対象のインストラクショ
ンＲＡＭのバンク番号を探し、デッドラインタイムを０
（余裕度の下限値）とし、プリフェッチ処理を行う。
【０１４９】本発明の第２の実施例の作用効果について
説明する。プリフェッチデータをブロードキャストする
ことにより、複数ＰＨＹから同じＲＯＭアドレスに対す
るプリフェッチ要求が重なった際に両方のプリフェッチ
要求を同時に処理ができる。
【０１５０】プリフェッチの平均待ち時間が短縮される
ため，ミスヒットが発生しにくくなり、プロセッサの処
理能力の向上を図ることができる。
【０１５１】ＬＳＩリセット直後、全てのＰＨＹは同じ
アドレスに対するプリフェッチ要求を出すため、リセッ
ト後のブートアップ時間を短縮することができる。
【０１５２】インストラクションＲＯＭプリフェッチ・
コントローラ２０Ｂは、プリフェッチしたデータを全て
のＰＨＹにブロードキャストし、インストラクションＲ
ＡＭコントローラ１Ｂでは自コントローラが要求してい
るＲＯＭアドレスと、インストラクションＲＯＭプリフ
ェッチコントローラ２０からブロードキャストされたア
ドレスを比較して、一致した場合のみプリフェッチされ
たデータを引き取るためである。
【０１５３】以上本発明を上記実施例に即して説明した
が、本発明は、上記した４回線対応の通信ＬＳＩに限定
されるものでなく、複数のプロセッサと、複数のプロセ
ッサに対応した複数のキャッシュメモリを備えた任意の
マルチプロセッサに適用可能であることは勿論である。
例えば複数の通信回線に代えて、複数の入出力装置の入
出力チャネルのデータを処理する任意のマルチプロセッ
サに適用可能であることは勿論である。また図面に示し
た構成は、あくまで本発明を例示的に、説明的に示した
ものであり、本発明を限定するためのものでなく、本発
明は、特許請求の範囲の各請求項の範囲で、当業者がな
し得るであろう各種変形、修正を含むことは勿論であ
る。
【０１５４】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
【０１５５】本発明の第１の効果は、外部インストラク
ションＲＯＭを、複数のキャッシュメモリ間で共有する
ことができるとともに、プロセッサの処理性能の低下を
最小限に抑えることができる、ということである。
【０１５６】その理由は、本発明においては、インスト
ラクションＲＯＭプリフェッチコントローラに複数ＰＨ
Ｙからのプリフェッチ要求を処理する機能を備え、ソフ
トウェアプリフェッチ命令に、プリフェッチ終了までの
デッドラインタイムを指定するフィールドを設けること
で、インストラクションＲＯＭプリフェッチコントロー
ラにおいて、優先度の高いプリフェッチ要求から順に処
理を行い、ミスヒットの発生を最小限に抑えることがで
きるようにしたためである。
【０１５７】本発明の第２の効果は、複数のＰＨＹに対
して、１個のＲＯＭインタフェースを備えるだけでよい
ため、ＬＳＩの外部端子数を削減することができる、と
いうことである。
【０１５８】本発明の第３の効果は、プリフェッチデー
タをブロードキャストすることにより、複数ＰＨＹから
同じＲＯＭアドレスに対するプリフェッチ要求が重なっ
た際に両方のプリフェッチ要求を同時に処理ができ、プ
リフェッチの平均待ち時間がを短縮し、プロセッサの処
理性能の向上を図ることができる、ということである。
【図面の簡単な説明】
【図１】本発明の一実施例の全体構成を示す図である。
【図２】本発明の一実施例の構成を示す図である。
【図３】本発明の一実施例におけるコマンドレジスタの
一例を示す図である。
【図４】本発明の一実施例のタイミング動作を示す図で
ある。
【図５】本発明の一実施例のインストラクションＲＯＭ
プリフェッチコントローラの動作シーケンスを示す図で
ある。
【図６】本発明の第２の実施例の全体構成を示す図であ
る。
【図７】本発明の第２の実施例の構成を示す図である。
【図８】本発明の第２の実施例のタイミング動作を示す
図である。
【図９】本発明の第２の実施例のインストラクションＲ
ＡＭコントローラの動作シーケンスを示す図である。
【図１０】本発明の第２の実施例のインストラクション
ＲＯＭプリフェッチコントローラの動作シーケンスを示
す図である。
【図１１】従来のシングルＰＨＳ ＬＳＩの構成を示す
図である。
【図１２】従来のマルチＰＨＳ ＬＳＩの構成を示す図
である。
【符号の説明】
１Ａ、１Ｂ、１Ｃ インストラクションＲＡＭコントロ
ーラ ２ プロセッサ（ＣＰＵ） ３ ワークＲＡＭ ４ 内部バス ５ インストラクションＲＡＭ（ＲＡＭバンク） ６ インタフェース ７ ＡＤ／ＤＡ変換部 ８ 信号処理部 ９ ベースバンド処理部 １０ ＡＴＭ ＴＣレイヤ １１、１１Ｃ プリフェッチ・コマンドレジスタ（コマ
ンドレジスタ） １２ インストラクションＲＯＭ ２０Ａ、２０Ｂ インストラクションＲＯＭプリフェッ
チ・コントローラ ２１Ａ、２１Ｂ 制御部 ２２ ＲＯＭインタフェース ２３ アドレス生成器 ２４ ８ビット３２ビット変換器 １００ ＰＨＹ １１１ プリフェッチ要求（Prefetch Request） １１２ デッドラインタイム（Deadline Time） １１３ ＲＯＭアドレス ２００Ａ、２００Ｂ、２００Ｃ、２００Ｄ ＬＳＩ ２０１ プリフェッチスタート（Prefetch Start） ２０２ プリフェッチエンド（Prefetch End） ２０３ アドレス ２０４、２０５ 制御信号 ２１０ インストラクションＲＡＭデータ ２１１ インストラクションＲＡＭアドレス ２１３ スタートアドレス（Start Address） ２１４ プリフェッチスタート（Prefetch Start） ２１５ プリフェッチエンド（Prefetch End） ２２０、２２１ アドレス信号 ２２２、２２３ データ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 9/32 ３１０ Ｇ０６Ｆ 9/32 ３１０Ｋ ５Ｂ０６２ 9/38 ３１０ 9/38 ３１０Ａ 12/00 ５７１ 12/00 ５７１Ｂ 15/16 ６４５ 15/16 ６４５ 15/177 ６８２ 15/177 ６８２Ｆ 15/78 ５１０ 15/78 ５１０Ｆ Ｆターム(参考） 5B005 JJ12 KK13 LL01 MM02 MM05 NN22 NN72 5B013 AA05 5B033 AA04 AA07 AA14 CA01 DB06 DB12 5B045 BB04 BB18 BB28 BB29 BB48 DD02 DD06 DD12 EE15 KK08 5B060 CA06 CD12 5B062 AA02 CC04 DD01 DD03 FF02

Claims (26)

    【特許請求の範囲】
  1. 【請求項１】複数のプロセッサを備えたマルチプロセッ
    サシステムのキャッシュメモリ制御装置において、 複数の前記プロセッサにそれぞれ対応させて設けられる
    複数のキャッシュメモリと、 複数の前記キャッシュメモリによって共有される記憶装
    置であって、前記各キャッシュメモリに格納されるイン
    ストラクションデータを蓄積している記憶装置と、を備
    え、 前記各キャッシュメモリには、前記各キャッシュメモリ
    のそれぞれに対応する前記プロセッサで使用されるイン
    ストラクションデータが、前記記憶装置からあらかじめ
    読み出されて格納され、 複数の前記キャッシュメモリのそれぞれに対応させて、
    前記各キャッシュメモリの更新を制御するためのコマン
    ドレジスタを備え、 前記キャッシュメモリに対応するプロセッサが、前記キ
    ャッシュメモリに対応する前記コマンドレジスタに、前
    記キャッシュメモリの更新までの時間余裕度情報を含む
    キャッシュメモリ更新要求コマンドを書き込むことで、
    前記キャッシュメモリの更新要求が、プリフェッチ制御
    手段に対して出力され、 前記プリフェッチ制御手段は、前記キャッシュメモリの
    更新要求が複数出力されている場合、複数の前記キャッ
    シュメモリの更新要求のそれぞれの前記時間余裕度情報
    に基づき、一つのキャッシュメモリの更新要求を選択す
    る手段を備え、前記選択されたキャッシュメモリの更新
    要求にしたがって前記記憶装置からインストラクション
    データを読み出し、前記選択されたキャッシュメモリの
    内容を更新する、構成としてなる、ことを特徴とする、
    マルチプロセッサシステムのキャッシュメモリ制御装
    置。
  2. 【請求項２】前記プリフェッチ制御手段が、前記キャッ
    シュメモリの更新要求が複数出力されている場合、前記
    時間的余裕度が最小のキャッシュメモリの更新要求を選
    択することを特徴とする、請求項１記載のマルチプロセ
    ッサシステムのキャッシュメモリ制御装置。
  3. 【請求項３】前記キャッシュメモリの更新要求が出力さ
    れた状態で、前記プリフェッチ制御手段で受け付けられ
    るまでの間、前記キャッシュメモリの更新要求に対応し
    て出力される前記時間余裕度情報の値が、所定の時間毎
    に減じられる、ことを特徴とする請求項１又は２記載の
    マルチプロセッサシステムのキャッシュメモリ制御装
    置。
  4. 【請求項４】前記プロセッサが、所定のソフトウェア命
    令を実行することで、前記コマンドレジスタに、キャッ
    シュメモリの更新要求コマンドが設定され、その際、前
    記コマンドレジスタには、前記プロセッサで実行される
    前記ソフトウェア命令により、前記記憶装置から読み出
    すインストラクションデータの読み出し開始アドレスと
    ともに前記時間余裕度情報が設定され、 前記キャッシュメモリの更新要求とともに前記時間余裕
    度情報が前記プリフェッチ制御手段に出力される、こと
    を特徴とする請求項１乃至３のいずれか一に記載のマル
    チプロセッサシステムのキャッシュメモリ制御装置。
  5. 【請求項５】複数のプロセッサを備えたマルチプロセッ
    サシステムのキャッシュメモリ制御装置において、 複数の前記プロセッサにそれぞれ対応させて設けられる
    複数のキャッシュメモリと、 複数の前記キャッシュメモリによって共有される記憶装
    置であって、前記各キャッシュメモリに格納されるイン
    ストラクションデータを蓄積している記憶装置と、を備
    え、 前記各キャッシュメモリには、前記各キャッシュメモリ
    のそれぞれに対応する前記プロセッサで使用されるイン
    ストラクションデータが、前記記憶装置からあらかじめ
    読み出されて格納され、 複数の前記キャッシュメモリのそれぞれに対応させて、
    前記各キャッシュメモリの更新を制御するためのコマン
    ドレジスタを備え、 前記各キャッシュメモリに対応するプロセッサが、前記
    各キャッシュメモリに対応する前記コマンドレジスタ
    に、前記記憶装置の読み出し開始アドレスを含むキャッ
    シュメモリの更新要求コマンドを書き込むことで、キャ
    ッシュメモリの更新要求がプリフェッチ制御手段に対し
    て出力され、 前記プリフェッチ制御手段は、前記キャッシュメモリの
    更新要求とともに出力される前記記憶装置の読み出し開
    始アドレスと、前記記憶装置から読み出されたインスト
    ラクションデータを、複数の前記キャッシュメモリに対
    してブロードキャスト転送する手段を備え、 前記プリフェッチ制御手段からブロードキャスト転送さ
    れる前記読み出し開始アドレスが、自キャッシュメモリ
    を更新する前記記憶装置の読み出しアドレスと一致する
    場合に、前記ブロードキャスト転送されるインストラク
    ションデータによって前記キャッシュメモリの内容を更
    新し、 前記記憶装置の読み出しアドレスが互いに一致する複数
    のキャッシュメモリの更新要求に対して、同時に、複数
    の前記キャッシュメモリの更新を可能としている、こと
    を特徴とするマルチプロセッサシステムのキャッシュメ
    モリ制御装置。
  6. 【請求項６】前記プリフェッチ制御手段が、前記キャッ
    シュメモリの更新要求が複数出力された状態において、
    複数の前記キャッシュメモリの更新要求のうち、前記記
    憶装置の読み出し開始アドレスが一致しているものが存
    在する場合、前記記憶装置から読み出されたインストラ
    クションデータを、前記記憶装置の読み出し開始アドレ
    スとともに、複数の前記キャッシュメモリに対して、ブ
    ロードキャストする、ことを特徴とする請求項５記載の
    マルチプロセッサシステムのキャッシュメモリ制御装
    置。
  7. 【請求項７】前記プリフェッチ制御手段によってブロー
    ドキャスト転送される前記読み出し開始アドレスが、自
    キャッシュメモリへ更新要求した前記記憶装置の読み出
    しアドレスとが一致した前記キャッシュメモリにおい
    て、前記プリフェッチ制御手段に出力している前記キャ
    ッシュメモリの更新要求をインアクティブとし、前記ブ
    ロードキャスト転送されるインストラクションデータに
    よって前記キャッシュメモリの内容を更新する、ことを
    特徴とする請求項５又は６記載のマルチプロセッサシス
    テムのキャッシュメモリ制御装置。
  8. 【請求項８】前記コマンドレジスタには、前記プロセッ
    サによって、前記キャッシュメモリの更新までの時間余
    裕度情報を含むキャッシュメモリ更新要求コマンドが書
    き込まれ、 前記プリフェッチ制御手段は、前記キャッシュメモリの
    更新要求が複数出力されている場合、複数の前記キャッ
    シュメモリの更新要求の前記時間余裕度に基づき一つの
    キャッシュメモリの更新要求を選択する手段を備え、前
    記選択されたキャッシュメモリの更新要求に基づき、前
    記記憶装置からインストラクションデータを読み出し、
    前記選択されたキャッシュメモリの内容を更新する、こ
    とを特徴とする請求項５乃至７のいずれか一に記載のマ
    ルチプロセッサシステムのキャッシュメモリ制御装置。
  9. 【請求項９】前記キャッシュメモリが、複数のバンクよ
    りなり、前記各バンク毎に、前記記憶装置から読み出さ
    れた、前記バンク容量分のインストラクションデータの
    書き換えが行われる、ことを特徴とする請求項１乃至８
    のいずれか一に記載のマルチプロセッサシステムのキャ
    ッシュメモリ制御装置。
  10. 【請求項１０】前記キャッシュメモリが、複数のバンク
    よりなり、前記コマンドレジスタを各キャッシュメモリ
    に対して複数備えた、ことを特徴とする請求項６乃至９
    のいずれか一に記載のマルチプロセッサシステムのキャ
    ッシュメモリ制御装置。
  11. 【請求項１１】前記キャッシュメモリのミスヒット発生
    時には、前記キャッシュメモリの更新要求とともに、前
    記時間余裕度情報の下限値が前記プリフェッチ制御手段
    に出力される、ことを特徴とする請求項１乃至１０のい
    ずれか一に記載のマルチプロセッサシステムのキャッシ
    ュメモリ制御装置。
  12. 【請求項１２】複数のチャネル又は回線に対応可能とさ
    れ、各チャネル又は回線毎に、プロセッサと、キャッシ
    ュメモリと、キャッシュメモリコントローラとをそれぞ
    れ備えたマルチプロセッサシステムにおいて、 前記各プロセッサで実行されるインストラクションデー
    タを蓄積する記憶装置を、複数の前記キャッシュメモリ
    に対して共通に一つ備え、 複数の前記キャッシュコントローラからプリフェッチ要
    求が同時に発行されている場合、前記キャッシュメモリ
    にプリフェッチされることになるインストラクションデ
    ータが前記プロセッサで実際に使用される予定タイミン
    グまでの時間的余裕度を示す情報に基づき、前記インス
    トラクション記憶装置より前記キャッシュメモリへのイ
    ンストラクションデータのプリフェッチを、前記時間的
    余裕の最も少ないキャッシュメモリから行うように制御
    する手段を備えた、ことを特徴とするマルチプロセッサ
    システムのキャッシュメモリ制御装置。
  13. 【請求項１３】複数のチャネル又は回線に対応可能とさ
    れ、各チャネル又は回線毎に、プロセッサと、キャッシ
    ュメモリと、キャッシュメモリコントローラとをそれぞ
    れ備えたマルチプロセッサシステムにおいて、 前記各プロセッサで実行されるインストラクションデー
    タを蓄積する記憶装置を、複数の前記キャッシュメモリ
    に対して共通に一つ備え、 前記キャッシュコントローラからのプリフェッチ要求で
    指定される前記記憶装置のプリフェッチスタートアドレ
    スが一致するプリフェッチ要求が複数存在する場合、前
    記プリフェッチ要求を発した複数の前記キャッシュメモ
    リコントローラに対して、前記記憶装置からプリフェッ
    チされたインストラクションデータをブロードキャスト
    する手段を備えた、ことを特徴とするマルチプロセッサ
    システムのキャッシュメモリ制御装置。
  14. 【請求項１４】プロセッサと、キャッシュメモリと、キ
    ャッシュメモリ制御装置とを、通信制御の物理層（ＰＨ
    Ｙ）毎に備え、複数の回線に対応可能なマルチプロセッ
    サシステムにおいて、 複数の前記ＰＨＹの各プロセッサのキャッシュメモリに
    ロードされるプログラムをなすインストラクションデー
    タを蓄積するインストラクション記憶装置を複数の前記
    ＰＨＹで共有する形態とし、 前記インストラクション記憶装置からインストラクショ
    ンデータをプリフェッチするプリフェッチ制御装置にお
    いて、前記インストラクション記憶装置へのアクセスを
    制御するインタフェースが一つにまとめられ、 前記各ＰＨＹのキャッシュメモリ制御装置は、インスト
    ラクションデータのプリフェッチ要求を発行する際、前
    記キャッシュメモリ制御装置に対応する前記キャッシュ
    メモリで前記インストラクションデータが必要とされる
    までの時間余裕度情報を併せて前記プリフェッチ制御装
    置に出力し、 前記プリフェッチ制御装置は、複数の前記ＰＨＹのキャ
    ッシュメモリ制御装置からプリフェッチ要求が同時に出
    力されている場合には、時間余裕度が少ないプリフェッ
    チ要求を選択する手段を備え、前記選択されたキャッシ
    ュメモリの更新を行う、ことを特徴とするマルチプロセ
    ッサシステム。
  15. 【請求項１５】前記キャッシュメモリ制御装置からの時
    間余裕度情報は、プリフェッチ要求が受け付けられるま
    での間、所定時間毎に減じられる、ことを特徴とする請
    求項１４記載のマルチプロセッサシステム。
  16. 【請求項１６】前記キャッシュメモリが、複数のバンク
    からなるインストラクションＲＡＭ（ランダムアクセス
    メモリ）よりなり、前記各バンク毎に、前記インストラ
    クション記憶装置から読み出された前記バンク容量分の
    インストラクションデータの書き換えが行われる、こと
    を特徴とする請求項１４又は１５記載のマルチプロセッ
    サシステム。
  17. 【請求項１７】前記各ＰＨＹの前記キャッシュメモリ制
    御装置が、前記インストラクションＲＡＭを制御するイ
    ンストラクションＲＡＭコントローラよりなり、 前記インストラクションＲＡＭコントローラがコマンド
    レジスタを備え、 前記コマンドレジスタには、前記プロセッサからのプリ
    フェッチ要求コマンドにより、プリフェッチする前記イ
    ンストラクション記憶装置のスタートアドレスと、プリ
    フェッチしたインストラクションデータをロードするイ
    ンストラクションＲＡＭのバンクの番号と、時間余裕度
    情報（デッドラインタイム）とが設定され、前記コマン
    ドレジスタに設定さた時間余裕度情報（デッドラインタ
    イム）が、プリフェッチ要求信号、前記スタートアドレ
    スとともに、前記プリフェッチ制御装置に出力され、 前記プリフェッチ制御装置が、複数のＰＨＹからのプリ
    フェッチ要求が同時に出力されている場合には、複数の
    前記プリフェッチ要求のうち、時間余裕度の最小のプリ
    フェッチ要求を選択する、ことを特徴とする請求項１６
    記載のマルチプロセッサシステム。
  18. 【請求項１８】前記プリフェッチ制御装置が、前記イン
    ストラクション記憶装置のスタートアドレスと、プリフ
    ェッチしたインストラクションデータを、前記複数のＰ
    ＨＹの前記インストラクションＲＡＭコントローラにブ
    ロードキャストし、 プリフェッチされブロードキャストされるインストラク
    ションデータのスタートアドレスが、自キャッシュメモ
    リへロード要求したスタートアドレスと一致する場合
    に、前記ブロードキャスト転送されるインストラクショ
    ンデータを前記キャッシュメモリに書き込むように制御
    する、ことを特徴とする請求項１７記載のマルチプロセ
    ッサシステム。
  19. 【請求項１９】前記各ＰＨＹのインストラクションＲＡ
    Ｍコントローラが、複数のコマンドレジスタを備え、前
    記複数のコマンドレジスタには、前記プロセッサからの
    プリフェッチコマンドが設定されると、プリフェッチ要
    求が前記プリフェッチ制御装置に対して発行される、こ
    とを特徴とする請求項１８記載のマルチプロセッサシス
    テム。
  20. 【請求項２０】前記インストラクションＲＡＭのミスヒ
    ット発生時には、前記プリフェッチ要求の前記時間余裕
    度情報の下限値が前記インストラクションＲＡＭコント
    ローラから前記プリフェッチ制御装置に対して出力され
    る、ことを特徴とする請求項１７乃至１９のいずれか一
    に記載のマルチプロセッサシステム。
  21. 【請求項２１】請求項１４乃至２０のいずれか一に記載
    の前記マルチプロセッサシステムが、集積化されてなる
    半導体集積回路装置よりなる、ことを特徴とするマルチ
    プロセッサシステム。
  22. 【請求項２２】前記インストラクション記憶装置が、前
    記半導体集積回路装置に接続される読み出し専用記憶装
    置からなる、ことを特徴とする請求項２１記載のマルチ
    プロセッサシステム。
  23. 【請求項２３】通信制御の各物理層（ＰＨＹ）毎に、通
    信系回路と、通信系回路を制御するプロセッサと、前記
    プロセッサでフェッチされるインストラクションデータ
    をプリフェッチして格納しておくインストラクションＲ
    ＡＭ（ランダムアクセスメモリ）と、前記インストラク
    ションＲＡＭを制御するインストラクションＲＡＭコン
    トローラと、を備えたマルチプロセッサ構成の通信制御
    装置において、 インストラクションデータを格納するインストラクショ
    ンＲＯＭを複数のＰＨＹに対して共通に一つ備え、 前記インストラクションＲＯＭからのプリフェッチを制
    御するプリフェッチコントローラを、前記複数のＰＨＹ
    に対して一つ備え、 前記各ＰＨＹのインストラクションＲＡＭコントローラ
    は、インストラクションデータのプリフェッチ要求に時
    間余裕度情報を出力し、 前記各インストラクションＲＡＭコントローラから複数
    のプリフェッチ要求が同時に出力されている場合には、
    前記プリフェッチコントローラは、時間余裕度が最小の
    プリフェッチ要求を選択する、ことを特徴とする通信制
    御装置。
  24. 【請求項２４】通信制御の各物理層（ＰＨＹ）毎に、通
    信系回路と、通信系回路を制御するプロセッサと、前記
    プロセッサでフェッチされるインストラクションデータ
    をプリフェッチして格納しておくインストラクションＲ
    ＡＭ（ランダムアクセスメモリ）と、前記インストラク
    ションＲＡＭを制御するインストラクションＲＡＭコン
    トローラと、を備えたマルチプロセッサ構成の通信制御
    装置において、 インストラクションデータを格納するインストラクショ
    ンＲＯＭを複数のＰＨＹに対して共通に一つ備え、 前記インストラクションＲＯＭからのプリフェッチを制
    御するプリフェッチコントローラを、前記複数のＰＨＹ
    に対して一つ備え、 前記各ＰＨＹのインストラクションＲＡＭコントローラ
    は、インストラクションデータのプリフェッチ要求に前
    記インストラクションＲＯＭのプリフェッチ開始アドレ
    スを出力し、 前記プリフェッチコントローラは、前記プリフェッチ要
    求を受けて、複数の前記インストラクションＲＡＭコン
    トローラに対して、前記インストラクションＲＯＭのプ
    リフェッチ開始アドレスと、前記プリフェッチコントロ
    ーラが前記インストラクションＲＯＭからのプリフェッ
    チしたインストラクションデータをブロードキャスト転
    送する、ことを特徴とする通信制御装置。
  25. 【請求項２５】各物理層（ＰＨＹ）毎に、通信系回路
    と、通信系回路を制御するプロセッサと、前記プロセッ
    サのキャッシュメモリとして機能するインストラクショ
    ンＲＡＭ（ランダムアクセスメモリ）と、前記インスト
    ラクションＲＡＭを制御するインストラクションＲＡＭ
    コントローラとを備え、複数の回線に対応可能なマルチ
    プロセッサ構成の半導体集積回路装置において、 複数の前記ＰＨＹに対して前記各インストラクションＲ
    ＡＭにロードされるインストラクションデータを蓄積し
    ている、インストラクション記憶装置を前記半導体集積
    回路装置に外付けで一つ備え、 前記インストラクションＲＡＭは、複数のバンク構成と
    されており、一のバンクの書き換え時にも、前記プロセ
    ッサは他のバンクへのアクセスが可能とされており、前
    記各バンク毎に、前記インストラクション記憶装置から
    読み出された前記バンク容量分のインストラクションデ
    ータの書き換えが行われ、 前記各ＰＨＹのインストラクションＲＡＭコントローラ
    は、前記プロセッサでアクセスされるプリフェッチ制御
    用のコマンドレジスタを備え、 前記コマンドレジスタには、前記プロセッサからのプリ
    フェッチ要求コマンドにより、プリフェッチ対象の前記
    インストラクション記憶装置のスタートアドレスと、プ
    リフェッチしたインストラクションデータがロードされ
    るインストラクションＲＡＭのバンクの番号と、インス
    トラクション・データが使用されるまでの時間余裕度情
    報（デッドラインタイム）とが設定され、 前記コマンドレジスタに設定さた時間余裕度情報（デッ
    ドラインタイム）は、プリフェッチ要求信号、前記スタ
    ートアドレスとともに、プリフェッチ・コントローラに
    出力され、 前記インストラクション記憶装置に対するインタフェー
    ス部を備えた前記プリフェッチ・コントローラを、複数
    の前記ＰＨＹのインストラクションＲＡＭコントローラ
    に対して共通に一つ備え、 前記プリフェッチ・コントローラは、複数の前記ＰＨＹ
    のインストラクションＲＡＭコントローラからプリフェ
    ッチ要求が同時に出力されている場合には、時間余裕度
    が最小のプリフェッチ要求を選択する手段を備え、 前記選択されたプリフェッチ要求に対する、インストラ
    クションＲＡＭの指定バンクのインストラクションデー
    タを更新する、ことを特徴とする半導体集積回路装置。
  26. 【請求項２６】各物理層（ＰＨＹ）毎に、通信系回路
    と、通信系回路を制御するプロセッサと、前記プロセッ
    サのキャッシュメモリとして機能するインストラクショ
    ンＲＡＭ（ランダムアクセスメモリ）と、前記インスト
    ラクションＲＡＭを制御するインストラクションＲＡＭ
    コントローラとを備え、複数の回線に対応可能なマルチ
    プロセッサ構成の半導体集積回路装置において、 複数の前記ＰＨＹに対して前記各インストラクションＲ
    ＡＭにロードされるインストラクションデータを蓄積し
    ている、インストラクション記憶装置を前記半導体集積
    回路装置に外付けで一つ備え、 前記インストラクションＲＡＭは、複数のバンク構成と
    されており、一のバンクの書き換え時にも、前記プロセ
    ッサは他のバンクへのアクセスが可能とされており、前
    記各バンク毎に、前記インストラクション記憶装置から
    読み出された前記バンク容量分のインストラクションデ
    ータの書き換えが行われ、 前記各ＰＨＹのインストラクションＲＡＭコントローラ
    は、前記プロセッサでアクセスされるプリフェッチ制御
    用のコマンドレジスタを備え、 前記コマンドレジスタには、前記プロセッサからのプリ
    フェッチコマンドにより、プリフェッチする前記インス
    トラクション記憶装置のスタートアドレスと、プリフェ
    ッチしたインストラクションデータがロードされるイン
    ストラクションＲＡＭのバンクの番号とが設定され、 前記インストラクション記憶装置に対するインタフェー
    ス部を備えた前記プリフェッチ・コントローラを、複数
    の前記ＰＨＹのインストラクションＲＡＭコントローラ
    に対して共通に一つ備え、 前記コマンドレジスタに設定された前記スタートアドレ
    スは、プリフェッチ要求信号とともに、前記プリフェッ
    チ・コントローラに出力され、 前記プリフェッチ・コントローラは、前記インストラク
    ションＲＡＭコントローラからのプリフェッチ要求を受
    けて、前記スタートアドレスをすべてのＰＨＹのインス
    トラクションＲＡＭコントローラに対して、ブロードキ
    ャストするとともに、前記インストラクション記憶装置
    から読み出されたインストラクションデータを、すべて
    のＰＨＹのインストラクションＲＡＭコントローラに対
    してブロードキャストする手段を備え、 前記各ＰＨＹのインストラクションＲＡＭコントローラ
    は、ブロードキャスト転送されるインストラクションデ
    ータのスタートアドレスが、自インストラクションＲＡ
    Ｍコントローラのコマンドレジスタに設定したスタート
    アドレスと一致するか否か比較する手段を備え、両者が
    一致した場合に、前記ブロードキャスト転送されるイン
    ストラクションデータを前記インストラクションＲＡＭ
    の指定バンクに書き込む、ことを特徴とする半導体集積
    回路装置。
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