JP2002342162A - メモリアクセス制御方式及びホストブリッジ - Google Patents

メモリアクセス制御方式及びホストブリッジ

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JP2002342162A
JP2002342162A JP2001143223A JP2001143223A JP2002342162A JP 2002342162 A JP2002342162 A JP 2002342162A JP 2001143223 A JP2001143223 A JP 2001143223A JP 2001143223 A JP2001143223 A JP 2001143223A JP 2002342162 A JP2002342162 A JP 2002342162A
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write
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main memory
processor
host bridge
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Hiroyuki Hagiwara
博之 萩原
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NEC Corp
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    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0806—Multiuser, multiprocessor or multiprocessing cache systems
    • G06F12/0815—Cache consistency protocols
    • G06F12/0831—Cache consistency protocols using a bus scheme, e.g. with bus monitoring or watching means
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Abstract

(57)【要約】 【課題】 ライトバック型キャッシュを有するプロセッ
サとホストブリッジとがローカルバスを介してメインメ
モリを共有する構成において、ライトバック動作におけ
るメインメモリへのアクセスアドレスがホストブリッジ
がリードアクセスするアドレスと一致した場合には、ラ
イトバック動作におけるライトデータを取り込むことで
所望のデータを早期に得ると共に、メインメモリへのア
クセスをキャンセルすることでローカルバスのトラフィ
ックを軽減する。 【解決手段】 ホストブリッジ２００に、アドレス保持
回路２１０に保持されたメインメモリ３００へのリード
アクセスアドレスとプロセッサ１００によるライトバッ
ク動作におけるラインアドレスとの一致を検出するアド
レスヒット判定回路２２０と、ヒット判定がなされた場
合にライトバック動作におけるライトデータを取り込
み、且つ、メインメモリ３００へのアクセスをキャンセ
ルするメモリアクセス制御回路２３０とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ライトバック型キ
ャッシュを有するプロセッサとホストブリッジとがロー
カルバスを介してメインメモリを共有する構成における
メモリアクセス制御方式に関する。
【０００２】
【従来の技術】従来、外部マスターからホストブリッジ
を介してのメインメモリアクセスは、プロセッサからの
アクセスをライトスルーモードで動作させることによ
り、ホストブリッジからメインメモリへのアクセス時に
プロセッサのライトバック動作が入り込まないようにし
ていた。
【０００３】
【発明が解決しようとする課題】上記の場合、ホストブ
リッジからのアクセスは高速に行なわれるが、プロセッ
サ内部の動作としては、ライトデータがメインメモリに
格納されるまでライト動作が完了しないため、プロセッ
サ性能を低下させる要因となっていた。
【０００４】また、これを回避するために、プロセッサ
からのアクセスをライトバックモードで動作させると、
前述のようにプロセッサからのライトバック動作が入
り、ホストブリッジからのメインメモリアクセスは、そ
のライトバック動作が完了した後に行なわれることにな
り、外部マスターからメインメモリに対するアクセスレ
イテンシが大幅に延びてしまっていた。
【０００５】
【発明の目的】本発明はこのような課題を解決するため
なされたもので、プロセッサからのライトバック動作に
よってメインメモリへのリードアクセスが待たされた際
に、ライトバック動作におけるメインメモリへのアクセ
スアドレスがリードアクセスしようとするアドレスと一
致している場合には、ライトバック動作におけるライト
データを取り込むことで、所望のデータを早期に得ると
ともに待たされているメインメモリへのアクセスをキャ
ンセルすることでローカルバスのトラフィックを軽減す
ることのできるメモリアクセス制御方式を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】前記課題を解決するため
本発明に係るメモリアクセス制御方式は、ライトバック
型のキャッシュを有するプロセッサと外部インタフェー
スを有するホストブリッジとがローカルバスを介してメ
インメモリを共有する構成におけるメモリアクセス制御
方式であって、ホストブリッジからメインメモリへのリ
ードアクセスに際してプロセッサからメインメモリへの
ライトバック動作が発生した場合に、ホストブリッジは
ライトバック動作におけるメモリアクセスアドレスがア
クセスしようとするアドレスと一致したときにはライト
バック動作におけるライトデータを取り込むことを特徴
とする。
【０００７】ホストブリッジは、ライトバック動作にお
けるメモリアクセスアドレスがアクセスしようとするア
ドレスと一致したときにはライトバック動作におけるラ
イトデータを取り込むことで、必要なデータを早期を得
ることができる。これにより、ホストブリッジに接続さ
れる外部マスタからのアクセスレイテンシも短縮され
る。
【０００８】ホストブリッジは、ライトバック動作にお
けるライトデータを取り込んだ場合には、メインメモリ
へのアクセスをキャンセルすることで、ローカルバスの
トラフィックを軽減できる。よって、マルチプロセッサ
構成における性能向上が見込まれる。
【０００９】なお、マルチプロセッサ構成の場合には、
ライトバック動作におけるライトデータを他のプロセッ
サが取り込むようにしてもよい。これにより、ローカル
バスのトラフィックを軽減でき、マルチプロセッサ構成
における性能向上が見込まれる。
【００１０】本発明に係るホストブリッジは、メインメ
モリへアクセスするアドレスを保持するアドレス保持回
路と、プロセッサによってなされたライトバック動作に
おけるラインアドレスとアドレス保持回路に保持された
アドレスとの一致を検出するアドレスヒット判定回路
と、アドレスヒット判定回路によって各アドレスの一致
が検出された場合はライトバック動作におけるライトデ
ータを取り込み、且つ、メインメモリへのアクセスをキ
ャンセルするメモリアクセス制御回路とを備えたことを
特徴とする。
【００１１】本発明に係るホストブリッジは、ライトバ
ック動作におけるメモリアクセスアドレスがアクセスし
ようとするアドレスと一致したときにはライトバック動
作におけるライトデータを取り込むことで、必要なデー
タを早期に得ることができる。これにより、ホストブリ
ッジに接続される外部マスタからのアクセスレイテンシ
も短縮される。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて説明する。図１は本発明に係るメモリア
クセス制御方式の基本構成を示す図である。
【００１３】図１に示すように本発明に係るメモリアク
セス制御方式は、内部にキャッシュ１１０を有するプロ
セッサ１００と外部インタフェースを有するホストブリ
ッジ２００とがローカルバス１０を介してメインメモリ
３００を共有する構成において、ホストブリッジ２００
に、メインメモリ３００へアクセス（リードアクセス）
するアドレスを保持するアドレス保持回路２１０と、プ
ロセッサ１００によるライトバック動作に伴うメインメ
モリ３００へのアクセスアドレス（ラインアドレス）と
アドレス保持回路２１０に保持されたアドレス（ホスト
ブリッジがアクセスしようとしているアドレス）とを比
較しラインアドレスの一致／不一致を判定するアドレス
ヒット判定回路２２０と、このアドレスヒット判定回路
２２０にてヒット判定された場合にプロセッサ１００に
よるライトバック動作におけるライトデータを取り込む
とともにメインメモリ３００へのリードアクセスをキャ
ンセルするメモリアクセス制御回路２３０とを備えてな
る。
【００１４】本発明に係るメモリアクセス制御方式は、
ホストブリッジ２００からメインメイン３００へのアク
セス時に、プロセッサ１００によりライトバック動作が
発生し、ホストブリッジ２００からのメモリアクセスが
待たされた場合に、ライトバック動作におけるメモリア
クセスアドレスとアドレス保持回路２１０に保持されて
いるホストブリッジ２００のアクセスアドレスとをアド
レスヒット判定回路２２０にて比較してヒット判定を行
なう。メモリアクセス制御回路２３０は、アドレスヒッ
ト判定回路２２０によってヒット判定がなされたときに
は、ライトバック動作におけるライトデータを取り込
み、且つ待たせていたメモリアクセスをキャンセルす
る。これにより、ホストブリッジ２００があたかも最新
のデータをメインメモリ３００から読み出したかのよう
に動作することができる。
【００１５】従来は、ライトバック動作が完了した後
に、ホストブリッジ２００がメインメモリ３００にアク
セスして所望のデータを読み出していたが、本発明に係
るメモリアクセス制御方式では、ライトバック動作に伴
ってメインメモリ３００に書き込まれるデータとホスト
ブリッジ２００が読み出そうとしているデータとが一致
している場合には、ライトバック動作に伴ってローカル
バス１０に供給されているデータをホストブリッジ２０
０が取り込むことができるので、データを早期に得るこ
とができる。また、ライトバック動作に伴ってローカル
バス１０に供給されているデータをホストブリッジ２０
０が取り込んだ場合には、メインメモリ３００へのアク
セスをキャンセルするので、ローカルバス１０のトラフ
ィックを軽減できる。
【００１６】図２は本発明に係るメモリアクセス制御方
式の一具体例を示す図である。図２は、市販のプロセッ
サＰｏｗｅｒＰＣ６０ｘ（商標名）のバスプロトコルを
適用した例を示している。図２に示すメモリアクセス制
御方式の基本的な構成は図１に示したものと同様であ
る。プロセッサ１００とホストブリッジ２００との間に
は、転送開始を示すＴＳ＃信号１、アドレスバスを示す
ＡＤバス２、アドレスバスの占有期間の終了を示すＡＡ
ＣＫ＃信号３、転送のリトライ要求を示すＡＲＴＲＹ＃
信号４、データバスに有効なデータが転送されているこ
とを示すＴＡ＃信号５、データバスを示すＤＴバス６が
それぞれ接続されている。また、ホストブリッジ２００
は、内部にデータＦＩＦＯ２４０を備えるとともに、Ｐ
ＣＩバス７によってバスマスタ４００に接続されてい
る。なお、各信号名称末尾の＃はその信号がローアクテ
ィブであることを示す記号である。
【００１７】次に、図２並びに図３及び図４を参照して
動作を説明する。図３は図２に示したメモリアクセス制
御方式の動作を示すタイミングチャートである。図３は
アドレスヒット判定回路２２０によってヒット判定がな
されたときの動作を示している。図４は従来のメモリア
クセス制御方式の動作を示すタイミングチャートであ
る。アドレスヒット判定回路２２０によってミスヒット
判定がなされたときは図４に示す動作となる。
【００１８】プロセッサ１００内のキャッシュ１１０が
ライトバックキャッシュとして動作しているとき、プロ
セッサ１００からメインメモリ３００へのライトデータ
（Ａ）はキャッシュ１１０に格納され、そのキャッシュ
ラインのステータスは変更（Ｍｏｄｉｆｙ）になる。こ
の時、このキャッシュラインと同一アドレスに相当する
メインメモリ３００上の領域（α）は更新されない。こ
の状態で、外部マスタ４００がメインメモリ３００上の
領域（α）に対してリード動作を行なうと、ホストブリ
ッジ２００は外部マスタ４００からアクセスアドレスを
受け取り、受け取ったアドレスをアドレス保持回路２１
０に保持し、そのアドレスをＴＳ＃信号１と同時にＡＤ
バス２上にアサートする（図３内サイクル１）。
【００１９】ＡＤバス２のアサート期間（アドレスバス
保有時間）は、ホストブリッジ２００によって制御さ
れ、ホストブリッジ２００がＡＡＣＫ＃信号３をアサー
トするまで継続される（本実施の形態では最短で３サイ
クル）。アドレス保有期間において、プロセッサ１００
はＡＤバス２上のアドレスをスヌープし、キャッシュラ
インのアドレスとの一致（ヒット）を検出すると、ＡＲ
ＴＲＹ＃信号４をアサートし（図３内サイクル３〜
４）、ホストブリッジ２００に対して動作中のアクセス
の中断及びリトライを指示する。
【００２０】メモリアクセス制御回路２３０は、上記動
作中のアクセスの中断及びリトライの指示により、動作
中のアクセスを一時中断しスヌープヒットステータスに
移行する。メモリアクセス制御回路２３０は、スヌープ
ヒットステータスに移行すると、その直後のプロセッサ
１００によるメモリアクセスのＡＤバス２をスヌープす
る。
【００２１】プロセッサ１００は、ＡＲＴＲＹ＃信号４
のアサートと同時に、キャッシュ１１０内のライトデー
タ（Ａ）をメインメモリ３００上の領域（α）に書き戻
す動作を開始し、バス調定完了後、ＴＳ＃信号１とＡＤ
バス２とをアサートする（図３内サイクル７）。
【００２２】ホストブリッジ２００内のアドレスヒット
判定回路２２０は、アドレス保持回路２１０に保持され
ているアドレスとＡＤバス２上のラインアドレスとを比
較し、アドレスヒットを検出するとメモリアクセス制御
回路２３０にヒット信号８にてヒットしたことを知ら
せ、アドレスミスヒットを検出するとメモリアクセス制
御回路２３０にミスヒット信号９にてミスヒットしたこ
とを知らせる。
【００２３】メモリアクセス制御回路２３０は、スヌー
プヒットステータスの時にヒット信号８を受け取ると、
一時中断していたメモリアクセス動作をキャンセルし、
スヌープヒットステータスからデータ待ちステータスに
移行する。また、メモリアクセス制御回路２３０は、メ
インメモリ３００がデータ受付可能となったらＴＡ＃信
号５をアサートし、プロセッサ１００にＤＴバス６への
データ出力を促す（図３内サイクル１０〜１３）。
【００２４】プロセッサ１００は、ＴＡ＃信号５に合せ
てライトデータ（Ａ）を含むデータラインをＤＴバス６
に出力する。この時、データ待ちステータスであったメ
モリアクセス制御回路２３０は、このデータラインをデ
ータＦＩＦＯ２４０に取り込み、そのデータをＰＣＩバ
ス７を介してバスマスタ４００に転送する。
【００２５】図３はライトバック動作におけるアドレス
がホストブリッジ２００内でヒットした場合を示してお
り、この場合のローカルバスにおける転送サイクルは１
３サイクルとなる。
【００２６】ライトバック動作におけるアドレスがミス
ヒットとなった場合、メモリアクセス制御回路２３０
は、一時中断されていたメインメモリアクセスをライト
バック動作が完了した後にリトライする。この場合の転
送サイクルは従来動作を同様となり、図４に示すように
１８サイクルとなる。
【００２７】本実施の形態では単一プロセッサ構成を例
示したが、本発明に係るメモリアクセス制御方式はマル
チプロセッサ構成においても適用することができる。な
お、マルチプロセッサ構成においては、各プロセッサに
アドレスヒット判定機能を設けることで、ライトバック
動作におけるライトデータを他のプロセッサが取り込む
ことが可能となる。これにより、ローカルバスのトラフ
ィックを軽減でき、マルチプロセッサ構成における性能
向上が見込まれる。
【００２８】
【発明の効果】以上説明したように本発明に係るメモリ
アクセス制御方式によれば、プロセッサからのライトバ
ック動作によってメインメモリへのリードアクセスが待
たされた際に、ライトバック動作におけるメインメモリ
へのアクセスアドレスがリードアクセスしようとするア
ドレスと一致している場合には、ライトバック動作にお
けるライトデータを取り込むことで、所望のデータを早
期に得るとともに待たされているメインメモリへのアク
セスをキャンセルすることでローカルバスのトラフィッ
クを軽減できる。ローカルバスのトラフィックが軽減さ
れることにより、マルチプロセッサ構成時における性能
向上が見込まれ、また、ホストブリッジに接続される外
部マスタからのアクセスレイテンシも短縮できる。
【図面の簡単な説明】
【図１】本発明に係るメモリアクセス制御方式の基本構
成を示す図である。
【図２】本発明に係るメモリアクセス制御方式の一具体
例を示す図である。
【図３】本発明に係るメモリアクセス制御方式の動作を
示すタイミングチャート（ヒット判定がなされたときの
タイミングチャート）である。
【図４】従来のメモリアクセス制御方式の動作を示すタ
イミングチャート（ミスヒット判定がなされたときのタ
イミングチャート）である。
【符号の説明】 １ ＴＳ＃信号（転送開始を示す信号） ２ ＡＤバス（アドレスバス） ３ ＡＡＣＫ＃信号（アドレスバスの占有期間終了を示
す信号） ４ ＡＲＴＲＹ＃信号（転送のリトライ要求を示す信
号） ５ ＴＡ＃信号（有効なデータ転送が行なわれているこ
とを示す信号） ６ ＤＴバス（データバス） ７ ＰＣＩバス ８ ヒット信号 ９ ミスヒット信号 １０ ローカルバス １００ プロセッサ １１０ キャッシュ ２００ ホストブリッジ ２１０ アドレス保持回路 ２２０ アドレスヒット判定回路 ２３０ メモリアクセス制御回路 ２４０ データＦＩＦＯ ３００ メインメモリ ４００ バスマスタ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ライトバック型のキャッシュを有するプ
    ロセッサと外部インタフェースを有するホストブリッジ
    とがローカルバスを介してメインメモリを共有する構成
    におけるメモリアクセス制御方式であって、 前記ホストブリッジからメインメモリへのリードアクセ
    スに際して前記プロセッサから前記メインメモリへのラ
    イトバック動作が発生した場合に、前記ホストブリッジ
    は前記ライトバック動作におけるメモリアクセスアドレ
    スが前記リードアクセスしようとするアドレスと一致し
    たときには前記ライトバック動作におけるライトデータ
    を取り込むことを特徴とするメモリアクセス制御方式。
  2. 【請求項２】 前記ホストブリッジは、前記ライトバッ
    ク動作におけるライトデータを取り込んだ場合には、前
    記メインメモリへのアクセスをキャンセルすることを特
    徴とする請求項１記載のメモリアクセス制御方式。
  3. 【請求項３】 ライトバック型のキャッシュを有する複
    数のプロセッサがローカルバスを介してメインメモリを
    共有する構成におけるメモリアクセス制御方式であっ
    て、 一のプロセッサからメインメモリへのリードアクセスに
    際して他のプロセッサから前記メインメモリへのライト
    バック動作が発生した場合に、前記一のプロセッサは前
    記ライトバック動作におけるメモリアクセスアドレスが
    前記リードアクセスしようとするアドレスと一致したと
    きには前記ライトバック動作におけるライトデータを取
    り込むことを特徴とするメモリアクセス制御方式。
  4. 【請求項４】 前記一のプロセッサは、前記ライトバッ
    ク動作におけるライトデータを取り込んだ場合には、前
    記メインメモリへのアクセスをキャンセルすることを特
    徴とする請求項３記載のメモリアクセス制御方式。
  5. 【請求項５】 ライトバック型のキャッシュを有する複
    数のプロセッサと外部インタフェースを有するホストブ
    リッジとがローカルバスを介してメインメモリを共有す
    る構成におけるメモリアクセス制御方式であって、 一のプロセッサ又はホストブリッジからメインメモリへ
    のリードアクセスに際して他のプロセッサから前記メイ
    ンメモリへのライトバック動作が発生した場合に、前記
    一のプロセッサ又はホストブリッジは前記ライトバック
    動作におけるメモリアクセスアドレスが前記アクセスし
    ようとするアドレスと一致したときには前記ライトバッ
    ク動作におけるライトデータを取り込むことを特徴とす
    るメモリアクセス制御方式。
  6. 【請求項６】 前記一のプロセッサ又はホストブリッジ
    は、前記ライトバック動作におけるライトデータを取り
    込んだ場合には、前記メインメモリへのアクセスをキャ
    ンセルすることを特徴とする請求項５記載のメモリアク
    セス制御方式。
  7. 【請求項７】 ローカルバスを介してメインメモリを共
    有する構成のホストブリッジであって、 前記メインメモリへアクセスするアドレスを保持するア
    ドレス保持回路と、プロセッサによってなされたライト
    バック動作におけるラインアドレスと前記アドレス保持
    回路に保持されたアドレスとの一致を検出するアドレス
    ヒット判定回路と、前記アドレスヒット判定回路によっ
    て前記各アドレスの一致が検出された場合は前記ライト
    バック動作におけるライトデータを取り込み、且つ、前
    記メインメモリへのアクセスをキャンセルするメモリア
    クセス制御回路とを備えたことを特徴とするホストブリ
    ッジ。
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