JP2010027048A - 部分書込と非スヌープアクセスとの間のメモリ順序付け要件の充足 - Google Patents
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Abstract
【解決手段】例えば部分書込のような部分的なメモリアクセスに関連するコンフリクトが検出される場合に、ライトバックフェーズがコンフリクトフェーズで挿入され、ホームエージェントへ部分的データをライトバックする。コンフリクトフェーズでライトバックフェーズを挿入するメッセージの例には、コンフリクトを認めて、コンフリクトフェーズの開始時にライトバックマーカーを、コンフリクトフェーズ前にライトバックマーカーメッセージを、コンフリクトフェーズ内でライトバックマーカーメッセージを、コンフリクトフェーズ後にライトバックマーカーメッセージ及びポスタブル・メッセージを提供するAcknowledge Conflict Write-backメッセージがある。
【選択図】図5a
Description
部分的な書込を実行して部分的データを更新する第1のロジックと、
前記部分的データに関連するコンフリクトメッセージの受信に応答してコンフリクトフェーズでライトバックフェーズを開始し、該ライトバックフェーズは、前記部分的データを該部分的データに関連するホームエージェントへ供給する第2のロジックと、
前記第2のロジックへ結合され、前記ライトバックフェーズの間前記ホームエージェントへ前記部分的データを供給する第3のロジックと
を有する装置が提供される。
キャッシュラインを有するキャッシュメモリと、
前記キャッシュメモリへ結合され、前記キャッシュラインへの部分的データの部分書込を実行する第1のロジックと、
前記部分的データに関連するホームノードからのコンフリクトメッセージを受信する第2のロジックと、
前記第2のロジックへ結合され、前記コンフリクトメッセージの確認応答と、前記部分的データが、前記第1のロジックが当該部分的データの前記部分書込を実行し且つ前記第2のロジックが前記コンフリクトメッセージを受信したことに応答して、データメッセージにおいて送信されるべきこととを前記ホームノードへ示す結合メッセージを生成する第3のロジックと、
前記第3のロジックへ結合され、前記結合メッセージを前記ホームノードへ送信する第4のロジックと
を有する装置が提供される。
部分的データに関連するホームノードからのコンフリクトメッセージの受信と、当該ピアノードが前記部分的データに対して部分書込を実行することとに応答してコンフリクトフェーズでライトバックフェーズを開始するライトバックメッセージを生成する第1のロジックを有するピアノードを有し、
前記ホームノードは、ポイント・ツー・ポイントリンクを介して前記ピアノードへ結合され、
前記ホームノードは、前記ライトバックフェーズの間の前記ピアノードからの前記部分的データの受信に応答して前記コンフリクトフェーズで前記ライトバックフェーズに係る完了メッセージを生成する第2のロジックを有する、システムが提供される。
部分的データをピアキャッシングエージェントで新たな部分的データへと更新する段階と、
前記部分的データに関連して前記ピアキャッシングエージェントによりコンフリクトメッセージを受信する段階と、
前記新たな部分的データが、前記ピアキャッシングエージェントにより前記コンフリクトメッセージを受信することに応答して、ホームエージェントへライトバックされることを示すライトバックメッセージを生成する段階と、
前記ホームエージェントが前記ピアキャッシングエージェントから新たな部分的データを受信した後、前記ピアキャッシングエージェントにより前記ホームノードから完了メッセージを受信する段階と
を有する方法が提供される。
図1は、高レベル簡易プロトコルアーキテクチャの実施例を表す。一実施例で、プロトコルアーキテクチャは、衝突する要求の間と同様に、通常のトランザクションの間、アーキテクチャ内のキャッシュにおいてデータ間のデータ整合性を保つべきである。更に、プロトコルアーキテクチャは、一実施例で、また、それぞれの要求が満足され引っ込められるように、夫々の要求についてフォワード・プログレス(forward progress)を提供する。
一実施例で、基本MESIF(Modified Exclusive Shared Invalid Forward)プロトコルは、単一のシリアライジング・バスの潜在的な制限を伴わずにスヌープ・プロトコルと同様のプロトコルを提供する。スヌーピング・キャッシュ・プロトコルのように、MESIFは、コヒーレンスを保つために、データのキャッシュコピーを有するノードに依存する。同期集中ブロードバンドよりむしろポイント・ツー・ポイントリンクの使用は、タイムワープの問題、すなわち、事象が異なるノードの側からすれば異なる順序で起こるように見えるという事実を持ち込む。一例として、MESIFプロトコルは、タイムワープに起因する潜在的エラーの認識を通してタイムワープを扱い、そのプロトコル又はソフトウェアソリューションを提供する。
一実施例で、スヌープメッセージは、例えばピアキャッシングエージェント等のキャッシングエージェントへ向けられる。通常、スヌープメッセージはホームノード識別子(ID)を有さず、これより、それらはホームノードには送られずにピアキャッシングエージェントに送られる。
下記のメッセージはホームノードと関連する。一例として、下記の幾つかはホームノードへの要求メッセージである。実際には、スヌープメッセージ及びホームメッセージのうち幾つかの間の類似性に留意すべきである。なお、これらの類似するメッセージは、しばしば、ホームノードへのメッセージがホームノードへ送られるべきホームノードIDを有し、一方、送信されるピアノードメッセージはホームノードへの参照を有さなくてもよい点で相違する。
一実施例で、無データ応答メッセージは、データを送信することなくラインのオーナーシップを認めるグラントメッセージを有する。無データ応答メッセージは、また、完了を知らせる完了メッセージを有し、潜在的に、コンフリクト状態下でオーナーからデータを取り出す。
DataC_*:対応するMESIF状態でのデータ。
101 ネットワーク構造
105,106 キャッシングエージェント
110〜112 ホームエージェント
205,210 プロセッサ
206,207,211,212 処理要素(PE)
208,213 リソース
209,214 メモリ
220〜222 ポイント・ツー・ポイントリンク
230 チップセット
261〜266 相互接続及びI/Oデバイス
302a,302b 物理レイヤ
303a,303b リンクレイヤ
304a,304b ルーティングレイヤ
305a,305b トランスポートレイヤ
306a,306b プロトコルレイヤ
351,352 双方向差動シグナリング対
Claims (28)
- 部分的な書込を実行して部分的データを更新する第1のロジックと、
前記部分的データに関連するコンフリクトメッセージの受信に応答してコンフリクトフェーズでライトバックフェーズを開始し、該ライトバックフェーズは、前記部分的データを該部分的データに関連するホームエージェントへ供給する第2のロジックと、
前記第2のロジックへ結合され、前記ライトバックフェーズの間前記ホームエージェントへ前記部分的データを供給する第3のロジックと
を有する装置。 - 前記第1のロジック及び前記第2のロジックは、相互接続アーキテクチャ階層化スタックの物理レイヤに関連するプロトコルロジックであり、
前記第3のロジックは、前記相互接続アーキテクチャ階層化スタックの物理レイヤに関連する物理ロジックを有する、請求項1記載の装置。 - コンフリクトフェーズでライトバックフェーズを開始する前記第2のロジックは、確認応答コンフリクト及びライトバックメッセージを生成する前記第2のロジックを有する、請求項1記載の装置。
- 前記部分的データに関連するコンフリクトメッセージの受信に応答して確認応答コンフリクト及びライトバックメッセージを生成する前記第2のロジックは、前記ホームエージェントからのフォース確認応答コンフリクトメッセージの受信に応答して前記確認応答コンフリクト及びライトバックメッセージを生成する前記第2のロジックを有する、請求項3記載の装置。
- 前記確認応答コンフリクト及びライトバックメッセージは、Acknowledge Conflict Write-back Invalid(AckCnfltWbI)メッセージを有し、
前記ホームエージェントからの前記フォース確認応答コンフリクトメッセージは、Grant_Force Acknowledge Conflict(Gnt_FrcAckCnflt)メッセージを有する、請求項4記載の装置。 - 前記部分的データに関連するコンフリクトメッセージの受信に応答してコンフリクトフェーズでライトバックフェーズを開始する前記第2のロジックは、前記部分的データに関連するコンフリクトメッセージの受信に応答してライトバックマーカーメッセージ及びライトバックデータメッセージを生成する前記第2のロジックを有する、請求項1記載の装置。
- 前記ライトバックマーカーメッセージは、Write-back Modified to Invalid(WbMtoI)マーカーメッセージを有し、
ライトバックデータメッセージは、Write-Back Invalid Data Partial(WbIDataPartial)メッセージを有し、
前記コンフリクトメッセージは、Grant_Force Acknowledge Conflict(Gnt_FrcAckCnflt)メッセージを有する、請求項6記載の装置。 - 前記コンフリクトメッセージは、Grant_Force Acknowledge Conflict(Gnt_FrcAckCnflt)メッセージと、Acknowledge Conflict(AckCnflt)メッセージと、Complete_Forward Code(Cmp_FwdCode)メッセージとを有するメッセージのグループから選択される、請求項7記載の装置。
- 前記部分的データに関連するコンフリクトメッセージの受信に応答してコンフリクトフェーズでライトバックフェーズを開始する前記第2のロジックは、前記部分的データに関連するコンフリクトメッセージの受信に応答してポスタブル・ライトバックメッセージを生成する前記第2のロジックを有する、請求項1記載の装置。
- 前記ポスタブル・ライトバックメッセージは、Response Invalid Write-back Postable(RspIWbPost)メッセージと、Write-back Invalid Data Partial Postable(WbIDataPost)メッセージと、Write-back Postable(WbPost)メッセージとを有するグループから選択されるメッセージを有し、
前記コンフリクトメッセージは、Grant_Force Acknowledge Conflict(Gnt_FrcAckCnflt)メッセージと、Acknowledge Conflict(AckCnflt)メッセージと、Complete_Forward Code(Cmp_FwdCode)メッセージとを有するメッセージのグループから選択される、請求項9記載の装置。 - キャッシュラインを有するキャッシュメモリと、
前記キャッシュメモリへ結合され、前記キャッシュラインへの部分的データの部分書込を実行する第1のロジックと、
前記部分的データに関連するホームノードからのコンフリクトメッセージを受信する第2のロジックと、
前記第2のロジックへ結合され、前記コンフリクトメッセージの確認応答と、前記部分的データが、前記第1のロジックが当該部分的データの前記部分書込を実行し且つ前記第2のロジックが前記コンフリクトメッセージを受信したことに応答して、データメッセージにおいて送信されるべきこととを前記ホームノードへ示す結合メッセージを生成する第3のロジックと、
前記第3のロジックへ結合され、前記結合メッセージを前記ホームノードへ送信する第4のロジックと
を有する装置。 - 前記結合データは、Acknowledge Conflict Write-back(AckCnfltWb)メッセージを有する、請求項11記載の装置。
- 前記コンフリクトメッセージは、Force Acknowledge Conflict(FrcAckCnflt)メッセージを有する、請求項12記載の装置。
- 前記第3のロジックは、次のトランザクションを開始する前に前記AckCnfltWbメッセージ及び前記データメッセージに関連する前記ホームノードからの完了メッセージを待つ、請求項12記載の装置。
- 前記完了メッセージは、Complete_Forward Code(Cmp_FwdCode)メッセージを有する、請求項14記載の装置。
- 前記第2のロジック及び前記第4のロジックは、相互接続階層化スタックの物理レイヤロジックに関連し、
前記第3のロジックは、前記相互接続階層化スタックのプロトコルレイヤロジックに関連する、請求項11記載の装置。 - 部分的データに関連するホームノードからのコンフリクトメッセージの受信と、当該ピアノードが前記部分的データに対して部分書込を実行することとに応答してコンフリクトフェーズでライトバックフェーズを開始するライトバックメッセージを生成する第1のロジックを有するピアノードを有し、
前記ホームノードは、ポイント・ツー・ポイントリンクを介して前記ピアノードへ結合され、
前記ホームノードは、前記ライトバックフェーズの間の前記ピアノードからの前記部分的データの受信に応答して前記コンフリクトフェーズで前記ライトバックフェーズに係る完了メッセージを生成する第2のロジックを有する、システム。 - 前記ライトバックメッセージは、Acknowledge Conflict Write-backメッセージと、Write-back to Invalidメッセージと、Response Write-back Postableメッセージと、Write-back Data Partial Postableメッセージと、Write-back Postableメッセージとを有するグループから選択される、請求項17記載のシステム。
- 前記第1のロジックは、相互接続アーキテクチャ・コヒーレンス・プロトコルを実施するプロトコルロジックを有し、
前記第2のロジックは、前記相互接続アーキテクチャ・コヒーレンス・プロトコルを実施するプロトコルロジックを有する、請求項17記載のシステム。 - 前記ピアノードに含まれる前記第1のロジックは、次の書込トランザクションを開始する前に前記ホームノードから前記ライトバックフェーズに係る前記完了メッセージを受信するまで待機する、請求項17記載のシステム。
- 前記次の書込トランザクションは、前記部分的データが取り出される準備ができていることを第2のノードに示すべく設定されるようフラグを更新することを有し、
前記第2のノードは、前記フラグの非スヌープ読出を実行し、
前記フラグが設定されることに応答して、前記第2のノードは、前記ホームノードからの前記部分的データの第2の非スヌープ読出を実行する、請求項20記載のシステム。 - 部分的データをピアキャッシングエージェントで新たな部分的データへと更新する段階と、
前記部分的データに関連して前記ピアキャッシングエージェントによりコンフリクトメッセージを受信する段階と、
前記新たな部分的データが、前記ピアキャッシングエージェントにより前記コンフリクトメッセージを受信することに応答して、ホームエージェントへライトバックされることを示すライトバックメッセージを生成する段階と、
前記ホームエージェントが前記ピアキャッシングエージェントから新たな部分的データを受信した後、前記ピアキャッシングエージェントにより前記ホームノードから完了メッセージを受信する段階と
を有する方法。 - 前記部分的データが変形状態で前記ピアキャッシングエージェントに保持されていることに応答して、前記部分的データを前記新たな部分的データへと更新する前に前記部分的データを前記ホームエージェントへライトバックする段階を更に有し、
前記部分的データを前記新たな部分的データへと更新する段階は、前記コンフリクトメッセージを受信する前に起こる、請求項22記載の方法。 - 前記ピアキャッシングエージェントで前記部分的データを前記新たな部分的データへと更新する段階は、前記コンフリクトメッセージを受信した後に起こる、請求項22記載の方法。
- 前記ホームエージェントでの応答コンフリクトメッセージの受信に応答して前記ホームエージェントにより前記コンフリクトメッセージを生成する段階と、
前記ホームエージェントにより前記ピアキャッシングエージェントから前記新たな部分的データを受信する段階と、
前記ホームエージェントに関連するメモリへ前記新たな部分的データをコミットする段階と、
前記ホームエージェントにより前記新たな部分的データの受信と、前記ホームエージェントに関連するメモリへの前記新たな部分的データのコミットとに応答して、前記ホームエージェントにより前記完了メッセージを生成する段階と
を更に有する請求項22記載の方法。 - 前記ホームエージェントから前記完了メッセージを受信した後に前記ピアキャッシングエージェントによりフラグへ書き込み、該フラグを設定する段階と、
第2のピアキャッシングエージェントにより前記フラグの非コヒーレント読出を実行する段階と、
前記フラグが前記第2のピアキャッシングエージェントによる当該フラグの前記非コヒーレント読出で設定されることに応答して、前記第2のピアキャッシングエージェントにより前記ホームエージェントから前記新たな部分的データの非コヒーレント読出を実行する段階と
を更に有する請求項25記載の方法。 - 前記ライトバックメッセージは、Acknowledge Conflict Write-backメッセージと、Write-back to Invalidメッセージと、Response Write-back Postableメッセージと、Write-back Data Partial Postableメッセージと、Write-back Postableメッセージとを有するグループから選択される、請求項17記載のシステム。
- 前記コンフリクトメッセージはフォース確認応答コンフリクトメッセージを有し、
前記完了メッセージは完了メッセージ又は完了フォワードコードメッセージである、請求項27記載のシステム。
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DE (1) | DE102009031497A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7930459B2 (en) * | 2007-09-28 | 2011-04-19 | Intel Corporation | Coherent input output device |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7797495B1 (en) * | 2005-08-04 | 2010-09-14 | Advanced Micro Devices, Inc. | Distributed directory cache |
US8656115B2 (en) | 2010-08-20 | 2014-02-18 | Intel Corporation | Extending a cache coherency snoop broadcast protocol with directory information |
WO2012149812A1 (zh) * | 2011-10-27 | 2012-11-08 | 华为技术有限公司 | 一种防止节点控制器死锁的方法及节点控制器 |
US20140040561A1 (en) * | 2012-07-31 | 2014-02-06 | Futurewei Technologies, Inc. | Handling cache write-back and cache eviction for cache coherence |
US10268583B2 (en) | 2012-10-22 | 2019-04-23 | Intel Corporation | High performance interconnect coherence protocol resolving conflict based on home transaction identifier different from requester transaction identifier |
US20140114928A1 (en) | 2012-10-22 | 2014-04-24 | Robert Beers | Coherence protocol tables |
US9600431B2 (en) | 2012-10-22 | 2017-03-21 | Intel Corporation | High performance interconnect physical layer |
US9355058B2 (en) | 2012-10-22 | 2016-05-31 | Intel Corporation | High performance interconnect physical layer |
CN104380269B (zh) | 2012-10-22 | 2018-01-30 | 英特尔公司 | 高性能互连相干协议 |
CN103346933B (zh) * | 2013-07-22 | 2016-05-18 | 盛科网络(苏州)有限公司 | 动态监测报文转发的装置 |
US9329890B2 (en) | 2013-09-26 | 2016-05-03 | Globalfoundries Inc. | Managing high-coherence-miss cache lines in multi-processor computing environments |
US9292444B2 (en) | 2013-09-26 | 2016-03-22 | International Business Machines Corporation | Multi-granular cache management in multi-processor computing environments |
US9298623B2 (en) * | 2013-09-26 | 2016-03-29 | Globalfoundries Inc. | Identifying high-conflict cache lines in transactional memory computing environments |
US9298626B2 (en) | 2013-09-26 | 2016-03-29 | Globalfoundries Inc. | Managing high-conflict cache lines in transactional memory computing environments |
US9086974B2 (en) | 2013-09-26 | 2015-07-21 | International Business Machines Corporation | Centralized management of high-contention cache lines in multi-processor computing environments |
US9454313B2 (en) | 2014-06-10 | 2016-09-27 | Arm Limited | Dynamic selection of memory management algorithm |
US20180373653A1 (en) * | 2017-06-21 | 2018-12-27 | Hewlett Packard Enterprise Development Lp | Commitment of acknowledged data in response to request to commit |
US11119926B2 (en) | 2017-12-18 | 2021-09-14 | Advanced Micro Devices, Inc. | Region based directory scheme to adapt to large cache sizes |
US10705959B2 (en) | 2018-08-31 | 2020-07-07 | Advanced Micro Devices, Inc. | Region based split-directory scheme to adapt to large cache sizes |
US10922237B2 (en) | 2018-09-12 | 2021-02-16 | Advanced Micro Devices, Inc. | Accelerating accesses to private regions in a region-based cache directory scheme |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07168763A (ja) * | 1992-11-13 | 1995-07-04 | Cyrix Corp | ライトスルーキャシュ設計のシステムでのライトバックキャシュのコヒーレンシ |
US5467460A (en) * | 1990-02-14 | 1995-11-14 | Intel Corporation | M&A for minimizing data transfer to main memory from a writeback cache during a cache miss |
JP2000250881A (ja) * | 1999-02-26 | 2000-09-14 | Internatl Business Mach Corp <Ibm> | 不均等メモリ・アクセス・システム内で書き戻しの衝突によって生じるライブロックを避けるための方法およびシステム |
JP2002342162A (ja) * | 2001-05-14 | 2002-11-29 | Nec Corp | メモリアクセス制御方式及びホストブリッジ |
JP2006516058A (ja) * | 2002-12-19 | 2006-06-15 | インテル コーポレイション | キャッシュ・コヒーレンス・プロトコルに対する投機的分散競合解決 |
JP2007535037A (ja) * | 2004-04-27 | 2007-11-29 | インテル・コーポレーション | 効率的な2つのホップ・キャッシュ・コヒーレンシ・プロトコル |
JP2010015572A (ja) * | 2008-07-07 | 2010-01-21 | Intel Corp | 部分読出と非スヌープアクセスとの間のメモリ順序付け要件の充足 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5537640A (en) * | 1988-12-30 | 1996-07-16 | Intel Corporation | Asynchronous modular bus architecture with cache consistency |
US5797026A (en) * | 1994-02-28 | 1998-08-18 | Intel Corporation | Method and apparatus for self-snooping a bus during a boundary transaction |
JP3210590B2 (ja) * | 1996-11-29 | 2001-09-17 | 株式会社日立製作所 | マルチプロセッサシステムおよびキャッシュコヒーレンシ制御方法 |
US6289419B1 (en) * | 1998-03-06 | 2001-09-11 | Sharp Kabushiki Kaisha | Consistency control device merging updated memory blocks |
US6718444B1 (en) * | 2001-12-20 | 2004-04-06 | Advanced Micro Devices, Inc. | Read-modify-write for partial writes in a memory controller |
US6795078B2 (en) * | 2002-01-31 | 2004-09-21 | Sun Microsystems, Inc. | Parallel read with source-clear operation |
US6922756B2 (en) * | 2002-12-19 | 2005-07-26 | Intel Corporation | Forward state for use in cache coherency in a multiprocessor system |
US7620696B2 (en) * | 2004-01-20 | 2009-11-17 | Hewlett-Packard Development Company, L.P. | System and method for conflict responses in a cache coherency protocol |
TWI242134B (en) * | 2004-02-12 | 2005-10-21 | Via Tech Inc | Data extraction method and system |
US20070150664A1 (en) * | 2005-12-28 | 2007-06-28 | Chris Dombrowski | System and method for default data forwarding coherent caching agent |
-
2008
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-
2009
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-
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5467460A (en) * | 1990-02-14 | 1995-11-14 | Intel Corporation | M&A for minimizing data transfer to main memory from a writeback cache during a cache miss |
JPH07168763A (ja) * | 1992-11-13 | 1995-07-04 | Cyrix Corp | ライトスルーキャシュ設計のシステムでのライトバックキャシュのコヒーレンシ |
JP2000250881A (ja) * | 1999-02-26 | 2000-09-14 | Internatl Business Mach Corp <Ibm> | 不均等メモリ・アクセス・システム内で書き戻しの衝突によって生じるライブロックを避けるための方法およびシステム |
JP2002342162A (ja) * | 2001-05-14 | 2002-11-29 | Nec Corp | メモリアクセス制御方式及びホストブリッジ |
JP2006516058A (ja) * | 2002-12-19 | 2006-06-15 | インテル コーポレイション | キャッシュ・コヒーレンス・プロトコルに対する投機的分散競合解決 |
JP2007535037A (ja) * | 2004-04-27 | 2007-11-29 | インテル・コーポレーション | 効率的な2つのホップ・キャッシュ・コヒーレンシ・プロトコル |
JP2010015572A (ja) * | 2008-07-07 | 2010-01-21 | Intel Corp | 部分読出と非スヌープアクセスとの間のメモリ順序付け要件の充足 |
Non-Patent Citations (1)
Title |
---|
JPN6011067069; 後藤弘茂: 後藤弘茂のWeekly海外ニュース Intelの次期CPUインターコネクト「QPI」 , 20080331, PC Watch * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7930459B2 (en) * | 2007-09-28 | 2011-04-19 | Intel Corporation | Coherent input output device |
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