JP2006323432A - 主記憶共有型マルチプロセッサシステムの高性能化技術 - Google Patents
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Abstract
【解決手段】データ読み出しアクセスを全ノードで同期して選択し順序付けするだけでなく、データ書き戻し完了通知も全ノードで同期して選択し順序付けすることで、全ノードで観測されるデータ読み出しの順序とデータ書き戻しの完了順序を一意にする。
各ノードにおいて、順序付けされたデータ読み出しアクセスと順序付けされたデータ書き戻し完了通知の対象アドレスを比較し、データ書き戻しの完了に追い越される同一アドレスのデータ読み出しを検出することで、データ読み出しとデータ書き戻しの順序を決定する。このとき、データ書き戻しの完了に追い越された同一アドレスのデータ読み出しアクセスを送信したノードへデータの読み直しを促すコヒーレンシ応答を送信することで、データのコヒーレンシを維持する。
【選択図】図6
Description
問題の第1の対策として、データ書き戻しアクセスを密結合型マルチプロセッサシステム上に発行する前に同一アドレスを対象とするデータ読み出しアクセスが発行されているか確認し、発行されている場合にはデータ読み出しアクセスを発行したプロセッサへ書き戻しデータを送信するとともにデータを主記憶へ書き戻すことで、すれ違いを発生させない方法がある。しかし、第1の対策には、システム性能の低下を招くという技術的課題がある。 問題の第2の対策として、特開平10−161930号公報(特許文献1)には、主記憶へ発行されたデータ書き戻しアクセスの完了を通知する手段を備える密結合型マルチプロセッサシステムが提案されている。データ書き戻しの完了を通知する手段により、データ書き戻しアクセスを発行したノードは主記憶データの更新が保証されるタイミングを正確に認識することができる。第2の対策では、ノード間でデータ読み出しアクセスとデータ書き戻しアクセスのすれ違いの発生を許すとともにシステム性能の劣化を防いでいる。
そこで本発明の目的は、各ノードにおいて処理状態にしたがってデータ読み出しアクセスとデータ書き戻しアクセスを進めることにより発生するすれ違いを許しながらデータのコヒーレンシを維持することが可能な主記憶共有型マルチプロセッサシステムおよびコヒーレンシ制御方法を提供することにある。
本発明の第1の課題は、データ読み出しアクセスを全ノードで同期して選択し順序付けするだけでなく、データ書き戻し完了通知も全ノードで同期して選択し順序付けすることで、全ノードで観測されるデータ読み出しの順序とデータ書き戻しの完了順序を一意にすることにある。
本発明の第2の課題は、順序付けされたデータ読み出しアクセスと順序付けされたデータ書き戻し完了通知の対象アドレスを比較し、データ書き戻しの完了に追い越される同一アドレスのデータ読み出しを検出することで、各ノードでのデータ読み出しとデータ書き戻しの順序を決定することにある。
本発明の第3の課題は、データ書き戻しの完了に追い越された同一アドレスのデータ読み出しアクセスを送信したノードへデータの読み直しを促すコヒーレンシ応答を送信することで、データのコヒーレンシを維持することにある。
本発明の第2の課題は、各ノードに、順序付けされたデータ読み出しアクセスと順序付けされたデータ書き戻し完了通知の対象アドレスを比較する手段を設け、さらに比較結果をデータ読み出しアクセスに付加する手段を設けることで解決できる。
本発明の第3の課題は、各ノードに、比較結果の付加されたデータ読み出しアクセスを送信したノードへデータの読み直しを促すコヒーレンシ応答を送信する手段を設け、さらにデータの読み直しを促すコヒーレンシ応答を受信してデータ読み直しアクセスを送信する手段を設けることで解決できる。
データ書き戻し完了通知を全ノードへブロードキャスト送信し、データ書き戻し完了通知が順序付けされた後でデータ読み出しとデータ書き戻しの順序を決定することで、ノードにおいて処理状態にしたがってデータ読み出しとデータ書き戻しを進めることにより発生するすれ違いを検出できる。このため、主記憶へのデータ読み出しアクセスを先行させることによりシステム性能を向上させることが可能になる。
本発明の主記憶共有型マルチプロセッサによれば、各ノードにおいて処理状態にしたがったデータ読み出しアクセスとデータ書き戻しアクセスを進めることができるため、主記憶へのデータ読み出しアクセスを先行させることによりシステム性能を向上させることが可能になるという効果が得られる。
ノード1−100〜1−101は、ノード間リンク1−200〜1−220を介してノード間でデータの送受信を行なう。本実施例で想定しているノード間リンクは、データ読み出しアクセスおよびデータ書き込み完了通知を全ノードへブロードキャスト送信するブロードキャストリンク1−200、コヒーレンシ応答を対象ノードへ送信するコヒーレンシリンク1−210、データ書き戻しアクセスおよびデータ読み直しアクセスおよび読み出しデータを対象ノードへ送信する1対1リンク1−220で構成する。
フロントサイドバス制御ユニット2−100は、主記憶アクセス転送回路2−110、書き戻しデータ転送回路2−120、キャッシュスヌープアクセス転送回路2−130、読み出しデータ転送回路2−140、主記憶アクセス分配回路2−150、アドレスアクセス制御回路2−160、データアクセス制御回路2−170で構成する。主記憶アクセス転送回路2−110は、コヒーレンシ制御ユニット5−100へ送信するデータ読み出しアクセスとデータ書き戻しアクセスとキャッシュスヌープ応答をプロセッサ1−300〜1−301からフロントサイドバス1−400を介して受信し保持する。書き戻しデータ転送回路2−120は、ノード間リンク制御ユニット4−100へ送信する書き戻しデータをプロセッサ1−300〜1−301からフロントサイドバス1−400を介して受信し保持する。キャッシュスヌープアクセス転送回路2−130は、フロントサイドバス1−400を介してプロセッサ1−300〜1−301へ送信するキャッシュスヌープアクセスをコヒーレンシ制御ユニット5−100から受信し保持する。読み出しデータ転送回路2−140は、フロントサイドバス1−400を介してプロセッサ1−300〜1−301へ送信する読み出しデータをノード監視リンク制御ユニットから受信し保持する。主記憶アクセス分配回路2−150は、主記憶アクセス転送回路2−110からコヒーレンシ制御ユニット5−100へ送信するデータ読み出しアクセス、データ書き込みアクセス、キャッシュスヌープ応答を個別の信号線に分配する。アドレスアクセス制御回路2−160は、主記憶アクセスをプロセッサ1−300〜1−301から受信するか、キャッシュスヌープアクセスをプロセッサ1−300〜1−301へ送信するか制御する。データアクセス制御回路2−170は、データ書き戻しアクセスに伴う書き戻しデータをプロセッサ1−300〜1−301から受信するか、コヒーレンシ制御ユニット5−100受信するデータリプライ通知にしたがってデータ読み出しアクセスに対する読み出しデータをプロセッサ1−300〜1−301へ送信するか制御する。
主記憶バス制御ユニット3−100は、データ読み出しアクセス転送回路3−110、データ読み直しアクセス転送回路3−120、データ書き戻しアクセス転送回路3−130、読み出しデータ転送回路3−140、主記憶アクセス制御回路3−150で構成する。データ読み出しアクセス転送回路3−110は、主記憶バス1−600を介して主記憶1−500〜1−501へ送信するデータ読み出しアクセスをノード間リンク制御ユニット4−100から受信し保持する。データ読み直しアクセス転送回路3−120は、主記憶バス1−600を介して主記憶1−500〜1−501へ送信するデータ読み直しアクセスをノード間リンク制御ユニット4−100から受信し保持する。データ書き戻しアクセス転送回路3−130は、主記憶バス1−600を介して主記憶1−500〜1−501へ送信するデータ書き戻しアクセスをノード間リンク制御ユニット4−100から受信し保持する。読み出しデータ転送回路3−140は、ノード間制御ユニット4−100に送信するデータ読み出しアクセスまたはデータ読み直しアクセスに対する読み出しデータを主記憶1−500〜1−501から主記憶バス1−600を介して受信し保持する。主記憶アクセス制御回路3−150は、データ読み出しアクセス、データ読み直しアクセス、データ書き戻しアクセスのどれを主記憶1−500〜1−501へ送信するか制御し、データ読み出しアクセスまたはデータ読み直しアクセスを主記憶1−500〜1−501へ送信した場合には主記憶1−500〜1−501から受信する読み出しデータを読み出しデータ転送回路3−140に保持させ、さらにデータ書き戻しアクセスを主記憶1−500〜1−501へ送信した場合にはデータ書き戻し完了通知をノード間リンク制御ユニット4−100へ送信する。
本発明では、ブロードキャストリンク1−200を介してデータ書き戻し完了通知を全ノード1−100〜1−101へ送信する制御をするブロードキャスト転送制御回路4−230が新規である。
次に、本実施の形態の主記憶共有型マルチプロセッサシステムおよびデータのコヒーレンシ制御方法の動作例を説明する。
一方、ノード1−101では、ノード間リンク制御ユニット4−101がブロードキャストリンク1−200を介してノード1−100から受信したデータ読み出しアクセスをコヒーレンシ制御ユニット5−101へ送信する。コヒーレンシ制御ユニット5−101はノード間リンク制御ユニット4−101から受信したデータ読み出しアクセスの対象アドレスからキャッシュタグを参照しノード1−101が備えるプロセッサ上のキャッシュメモリに対象アドレスのデータが存在しないことを示すコヒーレンシ応答をノード間リンク制御ユニット4−101へ送信する。ノード間リンク制御ユニット4−101はコヒーレンシ制御ユニット5−100から受信したコヒーレンシ応答をノード101へコヒーレンシリンク1−210を介して送信する。
このとき、図11のタイムチャートはノード1−100と比較してノード1−101のデータ読み出しアクセスが遅れる場合を示している。また、図12のタイムチャートはノード1−100において主記憶バス制御ユニット3−100と比較してコヒーレンシ制御ユニット5−100のデータ読み出しアクセスが遅れる場合を示している。主記憶へのデータ読み出しアクセスを先行させることで、プロセッサの主記憶を高速化できる。
一方、ノード1−101では、フロントサイドバス制御ユニット2−101がフロントサイドバス1−401を介してプロセッサから受信したデータ書き戻しアクセスをコヒーレンシ制御ユニット5−101へ送信する。コヒーレンシ制御ユニット5−101はフロントサイドバス制御ユニット2−101から受信したデータ書き戻しアクセスをノード間リンク制御ユニット4−101へ送信する。ノード間リンク制御ユニット4−101はコヒーレンシ制御ユニット5−101から受信したデータ書き戻しアクセスをノード1−100へ1対1リンク1−202を介して送信する。
以上が、本発明に係わる実施の形態である。
(実施の形態の変形例1)
本発明の別の変形例では、ノード間リンクをクロスバスイッチで構成する。
クロスバスイッチは、全ノード1−100〜1−101から受信したデータ読み出しアクセス、データ書き戻し完了通知を順序付けする回路、順序付けされたデータ読み出しアクセス、データ書き戻し完了通知を全ノード1−100〜1−101へブロードキャスト転送する回路で構成する。
ノード間リンクをクロスバスイッチで構成する場合、ノード間リンク制御ユニット4−100のブロードキャストリンク送信制御部4−200においてデータ読み出しアクセス、データ書き戻し完了通知のブロードキャスト転送を制御する回路は必要ない。また、ノード間リンク制御ユニット4−100のブロードキャストリンク受信制御部4−300においてデータ読み出しアクセス、データ書き戻し完了通知を順序付ける回路は必要ない。
(実施の形態の変形例2)
本発明の別の変形例では、ノード間リンクをバスで構成する。
バスは、データ読み出しアクセス、データ書き戻し完了通知を受信した順序で全ノード1−100〜1−101へ送信する。
ノード間リンクをバスで構成する場合、ノード間リンク制御ユニット4−100のブロードキャストリンク送信制御部4−200は、バスのアイドル状態を検知してデータ読み出しアクセス、データ書き戻し完了通知をバスへ送信する回路を備える。また、ノード間リンク制御ユニット4−100のブロードキャストリンク受信制御部4−300は、バスのビジー状態を検知してデータ読み出しアクセス、データ書き戻し完了通知をバスから受信する回路を備える。
さらに、ノード間リンクをバスで構成する場合、ノード間リンク制御ユニット4−100のブロードキャストリンク送信制御部4−200においてデータ読み出しアクセス、データ書き戻し完了通知のブロードキャスト転送を制御する回路は必要ない。また、ノード間リンク制御ユニット4−100のブロードキャストリンク受信制御部4−300においてデータ読み出しアクセス、データ書き戻し完了通知を順序付ける回路は必要ない。
1−200…ブロードキャストリンク、
1−210…コヒーレンシリンク、
1−220…1対1リンク、
1−300〜1−301…プロセッサ、
1−400〜1−401…フロントサイドバス、
1−500〜1−501…主記憶、
1−600〜1−601…主記憶バス、
1−700〜1−701…チップセット、
2−100〜2−101…フロントサイドバス制御ユニット、
2−110…主記憶アクセス転送回路、
2−120…書き戻しデータ転送回路、
2−130…キャッシュスヌープアクセス転送回路、
2−140…読み出しデータ転送回路、
2−150…主記憶アクセス分配回路、
2−160…アドレスアクセス制御回路、
2−170…データアクセス制御回路、
3−100〜3−101…主記憶バス制御ユニット、
3−110…データ読み出しアクセス転送回路、
3−120…データ読み直しアクセス転送回路、
3−130…データ書き戻しアクセス転送回路、
3−140…読み出しデータ転送回路、
3−150…主記憶アクセス制御回路、
4−100〜4−101…ノード間リンク制御ユニット、
4−200…ブロードキャストリンク送信制御部、
4−210…データ読み出しアクセス転送回路、
4−220…データ書き戻し完了通知転送回路、
4−230…ブロードキャスト転送制御回路、
4−300…ブロードキャストリンク受信制御部、
4−310〜4−311…データ読み出しアクセス受信回路、
4−320〜4−321…データ書き戻し完了通知受信回路、
4−330…データ読み出しアクセス送信回路、
4−340…データ読み出しアクセス順序付け回路、
4−350…データ書き戻し完了通知順序付け回路、
4−360…データ読み出し−データ書き戻し追い越し検出回路、
4−400…コヒーレンシリンク送信制御部、
4−410…コヒーレンシ応答転送回路、
4−420〜4−421…コヒーレンシ応答制御回路、
4−500…コヒーレンシリンク受信制御部、
4−600…1対1リンク送信制御部、
4−610…主記憶アクセス転送回路、
4−620…読み出しデータ転送回路、
4−630〜4−631…1対1転送制御回路、
4−700…1対1リンク受信制御部、
4−710〜4−711…1対1アクセス受信回路、
4−720…読み出しデータ制御回路、
4−721…主記憶アクセス制御回路、
5−100〜5−101…コヒーレンシ制御ユニット、
5−110…データ読み出しアクセス転送回路、
5−120…データ書き戻しアクセス転送回路、
5−130…キャッシュスヌープアクセス転送回路、
5−140…主記憶アクセス分配回路、
5−150…コヒーレンシ制御回路、
5−160…データ書き戻しアクセス制御回路、
5−170…キャッシュスヌープアクセス制御回路。
Claims (4)
- ノード間リンクで互いに接続された複数のノードがデータを共有する主記憶共有型マルチプロセッサシステムであって、
前記ノードが、キャッシュメモリを備える1個以上のプロセッサと主記憶とチップセットと、前記プロセッサと前記チップセットを接続するフロントサイドバスと、前記主記憶と前記チップセットを接続する主記憶バスを備え、
前記チップセットが、フロントサイドバス制御ユニットとコヒーレンシ制御ユニットと主記憶バス制御ユニットとノード間リンク制御ユニットと、前記フロントサイドバスに接続されたプロセッサが備えるキャッシュモリのデータキャッシュ状態を保持するキャッシュタグを備え、
前記フロントサイドバス制御ユニットが、前記フロントサイドバスを介してプロセッサから受信したデータ読み出しアクセスとデータ書き戻しアクセスとキャッシュスヌープ応答を前記コヒーレンシ制御ユニットに送信する回路と、前記コヒーレンシ制御ユニットから受信したキャッシュスヌープアクセスをプロセッサへ前記フロントサイドバスを介して送信する回路と、前記コヒーレンシ制御ユニットから受信したデータリプライ通知にしたがい前記ノード間リンク制御ユニットから受信した読み出しデータをプロセッサへ前記フロントサイドバスを介して送信する回路を備え、
前記主記憶バス制御ユニットが、前記ノード間リンク制御ユニットから受信したデータ読み出しアクセスとデータ書き戻しアクセスを主記憶へ前記主記憶バスを介して送信する回路と、前記データ書き戻しアクセスの主記憶への送信に合わせてデータ書き戻し完了通知を前記ノード間リンク制御ユニットへ送信する回路と、前記主記憶バスを介して主記憶から受信した読み出しデータを前記ノード間リンク制御ユニットへ送信する回路を備え、
前記ノード間リンク制御ユニットが、前記コヒーレンシ制御ユニットから受信したデータ読み出しアクセスと前記主記憶バス制御ユニットから受信したデータ書き戻し完了通知を全ノードへ前記ノード間リンクを介してブロードキャスト送信する回路と、前記コヒーレンシ制御ユニットから受信したデータ書き戻しアクセスとデータ読み直しアクセスと前記主記憶バス制御ユニットから受信した読み出しデータを対象アドレスのデータを格納する主記憶を備えるノードへ前記ノード間リンクを介して送信する回路と、前記コヒーレンシ制御ユニットから受信したコヒーレンシ応答をデータ読み出しアクセスを送信したコヒーレンシ制御ユニットを備えるノードへ前記ノード間リンクを介して送信する回路と、前記ノード間リンクを介して全ノードから受信したデータ読み出しアクセスを全ノードで同期して選択し順序付けする回路と、前記ノード間リンクを介して全ノードから受信したデータ書き込み完了通知を全ノードで同期して選択し順序付けする回路と、前記順序付けされたデータ読み出しアクセスの対象アドレスと前記順序付けされたデータ書き込み完了通知の対象アドレスを比較してデータ読み出しアクセスに比較結果を付加する回路と、前記比較結果の付加されたデータ読み出しアクセスを前記コヒーレンシ制御ユニットと前記主記憶バス制御ユニットへ送信する回路と、前記順序付けされたデータ書き込み完了通知を前記コヒーレンシ制御ユニットへ送信する回路と、前記ノード間リンクを介して全ノードから受信した読み出しデータを前記フロントサイドバス制御ユニットへ送信する回路と、前記ノード間リンクを介して全ノードから受信したデータ書き戻しアクセスとデータ読み直しアクセスを前記主記憶バス制御ユニットへ送信する回路と、前記ノード間リンクを介して全ノードから受信したコヒーレンシ応答を前記コヒーレンシ制御ユニットへ送信する回路を備え、
前記コヒーレンシ制御ユニットが、前記フロントサイドバス制御ユニットから受信したデータ読み出しアクセスと書き戻しアクセスを前記ノード間リンク制御ユニットに送信する回路と、前記ノード間リンク制御ユニットから受信した前記比較結果の付加されたデータ読み出しアクセスの対象アドレスから前記キャッシュタグを参照して前記フロントサイドバスに接続されたプロセッサのデータキャッシュ状態を判定する回路と、前記データキャッシュ状態の判定にしたがいキャッシュスヌープアクセスを前記フロントサイドバス制御ユニットへ送信する回路と、前記データキャッシュ状態と前記フロントサイドバス制御ユニットから受信したキャッシュスヌープ応答を合わせてコヒーレンシ応答を生成し前記ノード間リンク制御ユニットへ送信する回路と、前記ノード間リンク制御ユニットから受信したコヒーレンシ応答にしたがいデータリプライ通知を生成して前記フロントバス制御ユニットへ送信しデータ読み直しアクセスを生成して前記ノード間リンク制御ユニットへ送信する回路と、前記ノード間リンク制御ユニットから受信したデータ書き戻し完了通知にしたがい送信したデータ書き戻しを完了する回路を備えることを特徴とする主記憶共有型マルチプロセッサシステム。 - 前記ノード間リンクはクロスバスイッチであり、
各ノードのチップセットの前記ノード間リンク制御ユニットにそれぞれ具備する前記データ読み出しアクセスと前記データ書き戻し完了通知を全ノードへブロードキャスト送信する回路、前記データ読み出しアクセスを順序付けする回路、及び前記データ書き戻し完了通知を順序付けする回路に代えて、前記クロスバスイッチに、全ノードから受信したデータ読み出しアクセスを順序付けする回路と、全ノードから受信したデータ書き戻し完了通知を順序付けする回路と、前記順序付けされたデータ読み出しアクセスを全ノードへブロードキャスト転送する回路と、前記順序付けされたデータ書き戻し完了通知を全ノードへブロードキャスト転送する回路を備えることを特徴とする請求項1記載の主記憶共有型マルチプロセッサシステム。 - 前記ノード間リンクはバスであり、
ノードのチップセットの前記ノード間リンク制御ユニットにそれぞれ具備する前記データ読み出しアクセスと前記データ書き戻し完了通知を全ノードへブロードキャスト送信する回路、前記データ読み出しアクセスを順序付けする回路、及び前記データ書き戻し完了通知を順序付けする回路に代えて、バスのアイドル状態を検知してデータ読み出しアクセスをバスへ送信する回路と、バスのアイドル状態を検知してデータ書き戻し完了通知をバスへ送信する回路と、バスのビジー状態を検知してデータ読み出しアクセスをバスから受信する回路と、バスのビジー状態を検知してデータ書き戻し完了通知をバスから受信する回路を備えることを特徴とする請求項1記載の主記憶共有型マルチプロセッサシステム。 - キャッシュメモリを備える1個以上のプロセッサと1個以上の主記憶とチップセットを備える複数のノードがデータを共有する主記憶共有型マルチプロセッサシステムにおけるデータのコヒーレンシ制御方法であって、
システム上に同一の主記憶アドレスに対するデータ読み出しアクセスとデータ書き戻しアクセスが発行され、対象とする主記憶へ前記データ読み出しアクセスが送信され書き戻し前のデータが読み出された後、対象とする主記憶へ前記データ書き戻しアクセスが送信されるとき、
前記データ書き戻しアクセスの完了後に前記データ読み出しアクセスに対するプロセッサが備えるキャッシュメモリのデータキャッシュ状態が確認されるノードが存在する場合に、
前記データ書き戻しアクセスの完了を全ノードで同期して観測し、前記データ読み出しアクセスが前記データ書き戻しアクセスの完了に追い越されたノードが前記データ読み出しアクセスを発行したノードへデータの読み直しを促すコヒーレンシ応答を送信する動作を実行し、
前記データ読み出しアクセスを発行したノードが前記コヒーレンシ応答を受信し、プロセッサへリトライを要求することなく、前記書き戻し前のデータを破棄して対象とする主記憶へデータ読み直しアクセスを発行することで、対象とする主記憶から書き戻しデータを読み直す動作を実行することを特徴とする主記憶共有型マルチプロセッサシステムにおけるデータのコヒーレンシ制御方法。
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---|---|
US (1) | US7506107B2 (ja) |
JP (1) | JP4806959B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008250373A (ja) * | 2007-03-29 | 2008-10-16 | Toshiba Corp | マルチプロセッサシステム |
JP2011076159A (ja) * | 2009-09-29 | 2011-04-14 | Nec Computertechno Ltd | キャッシュメモリ制御システム及びキャッシュメモリの制御方法 |
JP2012074036A (ja) * | 2010-09-28 | 2012-04-12 | Arm Ltd | ライトバック順序付けによるコヒーレンス制御 |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7565498B1 (en) * | 2005-11-07 | 2009-07-21 | Symantec Operating Corporation | System and method for maintaining write order fidelity in a distributed environment |
WO2012117389A1 (en) * | 2011-02-28 | 2012-09-07 | Dsp Group Ltd. | A method and an apparatus for coherency control |
GB2500964B (en) * | 2012-02-08 | 2014-06-11 | Ibm | Forward progress mechanism for stores in the presence of load contention in a system favoring loads by state alteration |
US8799588B2 (en) | 2012-02-08 | 2014-08-05 | International Business Machines Corporation | Forward progress mechanism for stores in the presence of load contention in a system favoring loads by state alteration |
JP5936152B2 (ja) * | 2014-05-17 | 2016-06-15 | インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation | メモリアクセストレース方法 |
CN105808153B (zh) * | 2014-12-31 | 2018-11-13 | 深圳市硅格半导体有限公司 | 存储系统及其读写操作方法 |
CN107992357A (zh) * | 2016-10-26 | 2018-05-04 | 华为技术有限公司 | 内存访问方法及多处理器系统 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0744459A (ja) * | 1993-07-29 | 1995-02-14 | Matsushita Electric Ind Co Ltd | キャッシュ制御方法およびキャッシュ制御装置 |
JPH10161930A (ja) * | 1996-11-29 | 1998-06-19 | Hitachi Ltd | マルチプロセッサシステムおよびキャッシュコヒーレンシ制御方法 |
JP2000250881A (ja) * | 1999-02-26 | 2000-09-14 | Internatl Business Mach Corp <Ibm> | 不均等メモリ・アクセス・システム内で書き戻しの衝突によって生じるライブロックを避けるための方法およびシステム |
JP2002342162A (ja) * | 2001-05-14 | 2002-11-29 | Nec Corp | メモリアクセス制御方式及びホストブリッジ |
JP2003030049A (ja) * | 2001-07-12 | 2003-01-31 | Nec Corp | キャッシュメモリ制御方法及びマルチプロセッサシステム |
JP2003150573A (ja) * | 2001-11-12 | 2003-05-23 | Hitachi Ltd | マルチプロセッサシステム |
JP2004005710A (ja) * | 2003-06-23 | 2004-01-08 | Hitachi Ltd | 情報処置装置 |
-
2005
- 2005-05-17 JP JP2005143397A patent/JP4806959B2/ja not_active Expired - Fee Related
-
2006
- 2006-05-17 US US11/434,742 patent/US7506107B2/en not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0744459A (ja) * | 1993-07-29 | 1995-02-14 | Matsushita Electric Ind Co Ltd | キャッシュ制御方法およびキャッシュ制御装置 |
JPH10161930A (ja) * | 1996-11-29 | 1998-06-19 | Hitachi Ltd | マルチプロセッサシステムおよびキャッシュコヒーレンシ制御方法 |
JP2000250881A (ja) * | 1999-02-26 | 2000-09-14 | Internatl Business Mach Corp <Ibm> | 不均等メモリ・アクセス・システム内で書き戻しの衝突によって生じるライブロックを避けるための方法およびシステム |
JP2002342162A (ja) * | 2001-05-14 | 2002-11-29 | Nec Corp | メモリアクセス制御方式及びホストブリッジ |
JP2003030049A (ja) * | 2001-07-12 | 2003-01-31 | Nec Corp | キャッシュメモリ制御方法及びマルチプロセッサシステム |
JP2003150573A (ja) * | 2001-11-12 | 2003-05-23 | Hitachi Ltd | マルチプロセッサシステム |
JP2004005710A (ja) * | 2003-06-23 | 2004-01-08 | Hitachi Ltd | 情報処置装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008250373A (ja) * | 2007-03-29 | 2008-10-16 | Toshiba Corp | マルチプロセッサシステム |
JP2011076159A (ja) * | 2009-09-29 | 2011-04-14 | Nec Computertechno Ltd | キャッシュメモリ制御システム及びキャッシュメモリの制御方法 |
JP2012074036A (ja) * | 2010-09-28 | 2012-04-12 | Arm Ltd | ライトバック順序付けによるコヒーレンス制御 |
Also Published As
Publication number | Publication date |
---|---|
JP4806959B2 (ja) | 2011-11-02 |
US7506107B2 (en) | 2009-03-17 |
US20060265466A1 (en) | 2006-11-23 |
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