JP4806959B2 - 主記憶共有型マルチプロセッサシステムの高性能化技術 - Google Patents
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Description
問題の第1の対策として、データ書き戻しアクセスを密結合型マルチプロセッサシステム上に発行する前に同一アドレスを対象とするデータ読み出しアクセスが発行されているか確認し、発行されている場合にはデータ読み出しアクセスを発行したプロセッサへ書き戻しデータを送信するとともにデータを主記憶へ書き戻すことで、すれ違いを発生させない方法がある。しかし、第1の対策には、システム性能の低下を招くという技術的課題がある。 問題の第2の対策として、特開平10−161930号公報(特許文献1)には、主記憶へ発行されたデータ書き戻しアクセスの完了を通知する手段を備える密結合型マルチプロセッサシステムが提案されている。データ書き戻しの完了を通知する手段により、データ書き戻しアクセスを発行したノードは主記憶データの更新が保証されるタイミングを正確に認識することができる。第2の対策では、ノード間でデータ読み出しアクセスとデータ書き戻しアクセスのすれ違いの発生を許すとともにシステム性能の劣化を防いでいる。
そこで本発明の目的は、各ノードにおいて処理状態にしたがってデータ読み出しアクセスとデータ書き戻しアクセスを進めることにより発生するすれ違いを許しながらデータのコヒーレンシを維持することが可能な主記憶共有型マルチプロセッサシステムおよびコヒーレンシ制御方法を提供することにある。
本発明の第1の課題は、データ読み出しアクセスを全ノードで同期して選択し順序付けするだけでなく、データ書き戻し完了通知も全ノードで同期して選択し順序付けすることで、全ノードで観測されるデータ読み出しの順序とデータ書き戻しの完了順序を一意にすることにある。
本発明の第2の課題は、順序付けされたデータ読み出しアクセスと順序付けされたデータ書き戻し完了通知の対象アドレスを比較し、データ書き戻しの完了に追い越される同一アドレスのデータ読み出しを検出することで、各ノードでのデータ読み出しとデータ書き戻しの順序を決定することにある。
本発明の第3の課題は、データ書き戻しの完了に追い越された同一アドレスのデータ読み出しアクセスを送信したノードへデータの読み直しを促すコヒーレンシ応答を送信することで、データのコヒーレンシを維持することにある。
本発明の第2の課題は、各ノードに、順序付けされたデータ読み出しアクセスと順序付けされたデータ書き戻し完了通知の対象アドレスを比較する手段を設け、さらに比較結果をデータ読み出しアクセスに付加する手段を設けることで解決できる。
本発明の第3の課題は、各ノードに、比較結果の付加されたデータ読み出しアクセスを送信したノードへデータの読み直しを促すコヒーレンシ応答を送信する手段を設け、さらにデータの読み直しを促すコヒーレンシ応答を受信してデータ読み直しアクセスを送信する手段を設けることで解決できる。
データ書き戻し完了通知を全ノードへブロードキャスト送信し、データ書き戻し完了通知が順序付けされた後でデータ読み出しとデータ書き戻しの順序を決定することで、ノードにおいて処理状態にしたがってデータ読み出しとデータ書き戻しを進めることにより発生するすれ違いを検出できる。このため、主記憶へのデータ読み出しアクセスを先行させることによりシステム性能を向上させることが可能になる。
本発明の主記憶共有型マルチプロセッサによれば、各ノードにおいて処理状態にしたがったデータ読み出しアクセスとデータ書き戻しアクセスを進めることができるため、主記憶へのデータ読み出しアクセスを先行させることによりシステム性能を向上させることが可能になるという効果が得られる。
ノード1−100〜1−101は、ノード間リンク1−200〜1−220を介してノード間でデータの送受信を行なう。本実施例で想定しているノード間リンクは、データ読み出しアクセスおよびデータ書き込み完了通知を全ノードへブロードキャスト送信するブロードキャストリンク1−200、コヒーレンシ応答を対象ノードへ送信するコヒーレンシリンク1−210、データ書き戻しアクセスおよびデータ読み直しアクセスおよび読み出しデータを対象ノードへ送信する1対1リンク1−220で構成する。
フロントサイドバス制御ユニット2−100は、主記憶アクセス転送回路2−110、書き戻しデータ転送回路2−120、キャッシュスヌープアクセス転送回路2−130、読み出しデータ転送回路2−140、主記憶アクセス分配回路2−150、アドレスアクセス制御回路2−160、データアクセス制御回路2−170で構成する。主記憶アクセス転送回路2−110は、コヒーレンシ制御ユニット5−100へ送信するデータ読み出しアクセスとデータ書き戻しアクセスとキャッシュスヌープ応答をプロセッサ1−300〜1−301からフロントサイドバス1−400を介して受信し保持する。書き戻しデータ転送回路2−120は、ノード間リンク制御ユニット4−100へ送信する書き戻しデータをプロセッサ1−300〜1−301からフロントサイドバス1−400を介して受信し保持する。キャッシュスヌープアクセス転送回路2−130は、フロントサイドバス1−400を介してプロセッサ1−300〜1−301へ送信するキャッシュスヌープアクセスをコヒーレンシ制御ユニット5−100から受信し保持する。読み出しデータ転送回路2−140は、フロントサイドバス1−400を介してプロセッサ1−300〜1−301へ送信する読み出しデータをノード監視リンク制御ユニットから受信し保持する。主記憶アクセス分配回路2−150は、主記憶アクセス転送回路2−110からコヒーレンシ制御ユニット5−100へ送信するデータ読み出しアクセス、データ書き込みアクセス、キャッシュスヌープ応答を個別の信号線に分配する。アドレスアクセス制御回路2−160は、主記憶アクセスをプロセッサ1−300〜1−301から受信するか、キャッシュスヌープアクセスをプロセッサ1−300〜1−301へ送信するか制御する。データアクセス制御回路2−170は、データ書き戻しアクセスに伴う書き戻しデータをプロセッサ1−300〜1−301から受信するか、コヒーレンシ制御ユニット5−100受信するデータリプライ通知にしたがってデータ読み出しアクセスに対する読み出しデータをプロセッサ1−300〜1−301へ送信するか制御する。
主記憶バス制御ユニット3−100は、データ読み出しアクセス転送回路3−110、データ読み直しアクセス転送回路3−120、データ書き戻しアクセス転送回路3−130、読み出しデータ転送回路3−140、主記憶アクセス制御回路3−150で構成する。データ読み出しアクセス転送回路3−110は、主記憶バス1−600を介して主記憶1−500〜1−501へ送信するデータ読み出しアクセスをノード間リンク制御ユニット4−100から受信し保持する。データ読み直しアクセス転送回路3−120は、主記憶バス1−600を介して主記憶1−500〜1−501へ送信するデータ読み直しアクセスをノード間リンク制御ユニット4−100から受信し保持する。データ書き戻しアクセス転送回路3−130は、主記憶バス1−600を介して主記憶1−500〜1−501へ送信するデータ書き戻しアクセスをノード間リンク制御ユニット4−100から受信し保持する。読み出しデータ転送回路3−140は、ノード間制御ユニット4−100に送信するデータ読み出しアクセスまたはデータ読み直しアクセスに対する読み出しデータを主記憶1−500〜1−501から主記憶バス1−600を介して受信し保持する。主記憶アクセス制御回路3−150は、データ読み出しアクセス、データ読み直しアクセス、データ書き戻しアクセスのどれを主記憶1−500〜1−501へ送信するか制御し、データ読み出しアクセスまたはデータ読み直しアクセスを主記憶1−500〜1−501へ送信した場合には主記憶1−500〜1−501から受信する読み出しデータを読み出しデータ転送回路3−140に保持させ、さらにデータ書き戻しアクセスを主記憶1−500〜1−501へ送信した場合にはデータ書き戻し完了通知をノード間リンク制御ユニット4−100へ送信する。
本発明では、ブロードキャストリンク1−200を介してデータ書き戻し完了通知を全ノード1−100〜1−101へ送信する制御をするブロードキャスト転送制御回路4−230が新規である。
次に、本実施の形態の主記憶共有型マルチプロセッサシステムおよびデータのコヒーレンシ制御方法の動作例を説明する。
一方、ノード1−101では、ノード間リンク制御ユニット4−101がブロードキャストリンク1−200を介してノード1−100から受信したデータ読み出しアクセスをコヒーレンシ制御ユニット5−101へ送信する。コヒーレンシ制御ユニット5−101はノード間リンク制御ユニット4−101から受信したデータ読み出しアクセスの対象アドレスからキャッシュタグを参照しノード1−101が備えるプロセッサ上のキャッシュメモリに対象アドレスのデータが存在しないことを示すコヒーレンシ応答をノード間リンク制御ユニット4−101へ送信する。ノード間リンク制御ユニット4−101はコヒーレンシ制御ユニット5−100から受信したコヒーレンシ応答をノード101へコヒーレンシリンク1−210を介して送信する。
このとき、図11のタイムチャートはノード1−100と比較してノード1−101のデータ読み出しアクセスが遅れる場合を示している。また、図12のタイムチャートはノード1−100において主記憶バス制御ユニット3−100と比較してコヒーレンシ制御ユニット5−100のデータ読み出しアクセスが遅れる場合を示している。主記憶へのデータ読み出しアクセスを先行させることで、プロセッサの主記憶を高速化できる。
一方、ノード1−101では、フロントサイドバス制御ユニット2−101がフロントサイドバス1−401を介してプロセッサから受信したデータ書き戻しアクセスをコヒーレンシ制御ユニット5−101へ送信する。コヒーレンシ制御ユニット5−101はフロントサイドバス制御ユニット2−101から受信したデータ書き戻しアクセスをノード間リンク制御ユニット4−101へ送信する。ノード間リンク制御ユニット4−101はコヒーレンシ制御ユニット5−101から受信したデータ書き戻しアクセスをノード1−100へ1対1リンク1−202を介して送信する。
以上が、本発明に係わる実施の形態である。
(実施の形態の変形例1)
本発明の別の変形例では、ノード間リンクをクロスバスイッチで構成する。
クロスバスイッチは、全ノード1−100〜1−101から受信したデータ読み出しアクセス、データ書き戻し完了通知を順序付けする回路、順序付けされたデータ読み出しアクセス、データ書き戻し完了通知を全ノード1−100〜1−101へブロードキャスト転送する回路で構成する。
ノード間リンクをクロスバスイッチで構成する場合、ノード間リンク制御ユニット4−100のブロードキャストリンク送信制御部4−200においてデータ読み出しアクセス、データ書き戻し完了通知のブロードキャスト転送を制御する回路は必要ない。また、ノード間リンク制御ユニット4−100のブロードキャストリンク受信制御部4−300においてデータ読み出しアクセス、データ書き戻し完了通知を順序付ける回路は必要ない。
(実施の形態の変形例2)
本発明の別の変形例では、ノード間リンクをバスで構成する。
バスは、データ読み出しアクセス、データ書き戻し完了通知を受信した順序で全ノード1−100〜1−101へ送信する。
ノード間リンクをバスで構成する場合、ノード間リンク制御ユニット4−100のブロードキャストリンク送信制御部4−200は、バスのアイドル状態を検知してデータ読み出しアクセス、データ書き戻し完了通知をバスへ送信する回路を備える。また、ノード間リンク制御ユニット4−100のブロードキャストリンク受信制御部4−300は、バスのビジー状態を検知してデータ読み出しアクセス、データ書き戻し完了通知をバスから受信する回路を備える。
さらに、ノード間リンクをバスで構成する場合、ノード間リンク制御ユニット4−100のブロードキャストリンク送信制御部4−200においてデータ読み出しアクセス、データ書き戻し完了通知のブロードキャスト転送を制御する回路は必要ない。また、ノード間リンク制御ユニット4−100のブロードキャストリンク受信制御部4−300においてデータ読み出しアクセス、データ書き戻し完了通知を順序付ける回路は必要ない。
1−200…ブロードキャストリンク、
1−210…コヒーレンシリンク、
1−220…1対1リンク、
1−300〜1−301…プロセッサ、
1−400〜1−401…フロントサイドバス、
1−500〜1−501…主記憶、
1−600〜1−601…主記憶バス、
1−700〜1−701…チップセット、
2−100〜2−101…フロントサイドバス制御ユニット、
2−110…主記憶アクセス転送回路、
2−120…書き戻しデータ転送回路、
2−130…キャッシュスヌープアクセス転送回路、
2−140…読み出しデータ転送回路、
2−150…主記憶アクセス分配回路、
2−160…アドレスアクセス制御回路、
2−170…データアクセス制御回路、
3−100〜3−101…主記憶バス制御ユニット、
3−110…データ読み出しアクセス転送回路、
3−120…データ読み直しアクセス転送回路、
3−130…データ書き戻しアクセス転送回路、
3−140…読み出しデータ転送回路、
3−150…主記憶アクセス制御回路、
4−100〜4−101…ノード間リンク制御ユニット、
4−200…ブロードキャストリンク送信制御部、
4−210…データ読み出しアクセス転送回路、
4−220…データ書き戻し完了通知転送回路、
4−230…ブロードキャスト転送制御回路、
4−300…ブロードキャストリンク受信制御部、
4−310〜4−311…データ読み出しアクセス受信回路、
4−320〜4−321…データ書き戻し完了通知受信回路、
4−330…データ読み出しアクセス送信回路、
4−340…データ読み出しアクセス順序付け回路、
4−350…データ書き戻し完了通知順序付け回路、
4−360…データ読み出し−データ書き戻し追い越し検出回路、
4−400…コヒーレンシリンク送信制御部、
4−410…コヒーレンシ応答転送回路、
4−420〜4−421…コヒーレンシ応答制御回路、
4−500…コヒーレンシリンク受信制御部、
4−600…1対1リンク送信制御部、
4−610…主記憶アクセス転送回路、
4−620…読み出しデータ転送回路、
4−630〜4−631…1対1転送制御回路、
4−700…1対1リンク受信制御部、
4−710〜4−711…1対1アクセス受信回路、
4−720…読み出しデータ制御回路、
4−721…主記憶アクセス制御回路、
5−100〜5−101…コヒーレンシ制御ユニット、
5−110…データ読み出しアクセス転送回路、
5−120…データ書き戻しアクセス転送回路、
5−130…キャッシュスヌープアクセス転送回路、
5−140…主記憶アクセス分配回路、
5−150…コヒーレンシ制御回路、
5−160…データ書き戻しアクセス制御回路、
5−170…キャッシュスヌープアクセス制御回路。
Claims (4)
- 各々プロセッサと主記憶を備えた複数のノードがノード間リンクで互いに接続され、当該各ノードに設けられたプロセッサが他のノードに設けられた主記憶を共有し合い、前記ノード間リンクに備えられたノード間リンク制御ユニットが前記複数のノード間の情報送受信の制御を行う主記憶共有型マルチプロセッサシステムにおいて、
前記複数のノードのそれぞれは、
前記プロセッサに備えられたキャッシュメモリと、
前記プロセッサと、主記憶と、に接続されたチップセットとを有し、
前記複数のノードの一つである第1のノードが、前記第1のノードに設けられた前記主記憶である第1の主記憶に対して、第1のノードの前記キャッシュメモリからのデータの書き戻しを行うためのデータ書き戻しアクセスを行い、前記データの書き戻しが完了したことを契機に前記データの書き戻しが完了したことを示す書き戻し完了通知を、前記ノード間リンク制御ユニットを介して他の前記複数のノードのそれぞれにブロードキャストし、
前記第1のノードと異なる前記複数のノードの一つである第2のノードが、前記キャッシュメモリからのデータの書き戻しとは個別の処理として、前記第2のノード以外の前記ノードに設けられた前記主記憶に対してデータ読み出しアクセスを前記ノード間リンク制御ユニットを介して発行し、
前記ノード間リンク制御ユニットは、前記データ読み出しアクセスの対象である読み出し対象アドレスと、前記書き戻し完了通知に基づき取得したデータ書き戻しアクセスの対象である書き戻し対象アドレスと、を比較し、読み出し対象アドレスと前記書き戻し対象アドレスとが前記第1の主記憶のアドレスを示し、且つ前記書き戻し完了通知より前に前記データ読み出しアクセスを受信している場合に、前記第2のノードに対して、前記データ読み出しアクセスの対象である前記主記憶に対して再度のデータ読み出しアクセスを行う、ことを特徴とする主記憶共有型マルチプロセッサシステム。 - 請求項1記載の主記憶共有型マルチプロセッサシステムにおいて、
前記ノード間リンクはクロスバスイッチであり、
当該クロスバスイッチは、
前記第2のノードから受信したデータ読み出しアクセスを順序付けする回路と、
前記第1のノードから受信したデータ書き戻し完了通知を順序付けする回路と、
当該順序付けされたデータ読み出しアクセスを全ノードへブロードキャスト転送する回路と、
前記順序付けされたデータ書き戻し完了通知を前記各ノードへブロードキャスト転送する回路を備えることを特徴とする主記憶共有型マルチプロセッサシステム。 - 請求項1記載の主記憶共有型マルチプロセッサシステムにおいて、
前記ノード間リンクはバスであり、
前記チップセットは、
当該バスのアイドル状態を検知してデータ読み出しアクセスをバスへ送信する回路と、
前記バスのアイドル状態を検知してデータ書き戻し完了通知をバスへ送信する回路と、
前記バスのビジー状態を検知してデータ読み出しアクセスをバスから受信する回路と、
前記バスのビジー状態を検知してデータ書き戻し完了通知をバスから受信する回路を備えることを特徴とする主記憶共有型マルチプロセッサシステム。 - 各々プロセッサと主記憶を備えた複数のノードがノード間リンクで互いに接続され、当該各ノードに設けられたプロセッサが他のノードに設けられた主記憶を共有し合い、前記ノード間リンクに備えられたノード間リンク制御ユニットが前記複数のノード間の情報送受信の制御を行う主記憶共有型マルチプロセッサシステムにおけるデータのコヒーレンシ制御方法であって、
前記複数のノードの一つである第1のノードが、前記第1のノードに設けられた前記主記憶である第1の主記憶に対して、第1のノードの前記プロセッサに備えられたキャッシュメモリからのデータの書き戻しを行うためのデータ書き戻しアクセスを行い、前記データの書き戻しが完了したことを契機に前記データの書き戻しが完了したことを示す書き戻し完了通知を、前記ノード間リンク制御ユニットを介して他の前記複数のノードのそれぞれにブロードキャストし、
前記第1のノードと異なる前記複数のノードの一つである第2のノードが、前記キャッシュメモリからのデータの書き戻しとは個別の処理として、前記第2のノード以外の前記ノードに設けられた前記主記憶に対してデータ読み出しアクセスを前記ノード間リンク制御ユニットを介して発行し、
前記ノード間リンク制御ユニットが、前記データ読み出しアクセスの対象である読み出し対象アドレスと、前記書き戻し完了通知に基づき取得したデータ書き戻しアクセスの対象である書き戻し対象アドレスと、を比較し、読み出し対象アドレスと前記書き戻し対象アドレスとが前記第1の主記憶のアドレスを示し、且つ前記書き戻し完了通知より前に前記データ読み出しアクセスを受信している場合に、前記第2のノードに対して、前記データ読み出しアクセスの対象である前記主記憶に対して再度のデータ読み出しアクセスを行う、ことを特徴とする主記憶共有型マルチプロセッサシステムにおけるデータのコヒーレンシ制御方法。
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