JP2003280980A - 共有メモリ排他制御装置及び共有メモリ排他制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 システム全体の回路規模の増大を抑え且
つバスの使用効率及び処理性能を向上させた共有メモリ
排他制御装置を提供する。 【解決手段】 プロセッサ１１は、メモリバス１７を介
して共有メモリ１５にアクセスできた場合、メモリバス
１７のアドレス信号線にプロセッサ１１の識別番号を設
定して排他使用権を獲得する。メモリアクセスコントロ
ーラ１６は、アドレス信号線にプロセッサ１１の識別番
号が設定されたことにより、プロセッサ１１が共有メモ
リ１５にアクセスできたことを認識する。その後、プロ
セッサ１１が排他使用権を解放するまでプロセッサ１１
以外の共有メモリ１５にアクセスするプロセッサに対し
てメモリバス１７を介してリトライ応答を開始する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチプロセッサ
システムに用いて好適な共有メモリ排他制御装置及び共
有メモリ排他制御方法に関する。

【０００２】

【従来の技術】集約化の進んだ通信制御装置では、大量
のデータをリアルタイムに処理するマルチプロセッサ構
成が一般的である。このようなマルチプロセッサ構成は
複数のプロセッサと各プロセッサが共有するメモリとを
設けて、複数のプロセッサの１つが共有メモリを使用し
ている時に、他のプロセッサが共有メモリにアクセスし
てデータの更新等を行わないように排他制御する必要が
ある。

【０００３】そのような制御を行う従来の排他制御装置
として、例えば特開平５−７３４１２号公報又は特開平
５−２２５１１７号公報で開示されたものがある。特開
平５−７３４１２号公報で開示された排他制御装置で
は、共有メモリを複数のメモリブロックに分けてブロッ
ク番号で管理し、プロセッサが自プロセッサ番号と使用
するメモリブロック番号を含んだアクセス要求を生成し
てバス調停部に送信する。バス調停部は、受信したブロ
ック番号のメモリブロックが使用されているか否かを排
他フラグで確認し、共有メモリが使用されていなければ
使用許可を当該プロセッサに与えることにより、共有メ
モリの排他制御を行っている。

【０００４】特開平５−２２５１１７号公報で開示され
た排他制御装置では、共有メモリのアドレス情報と、ア
ドレスをアクセスロックしたプロセッサ番号と、アクセ
スロック情報を記憶する記憶部とを共有メモリとは別に
設けて、共有メモリを使用したいプロセッサがバス調停
部にアクセス要求を送信し、バス調停部が受信したプロ
セッサ番号と記憶部のプロセッサ番号を比較して、プロ
セッサ番号が一致している場合に使用許可を当該プロセ
ッサに与えることにより、共有メモリの排他制御を行っ
ている。

【０００５】上記２つの従来技術のバス調停部は、とも
にバスのアービタ回路内部で使用権を調停する回路であ
り、排他使用権獲得中の排他フラグ制御、排他フラグ領
域のメモリを回路内部に設けているため、共有メモリの
排他制御に共有メモリを使用しないことや排他使用権獲
得中の排他フラグ制御が容易になる利点がある。

【０００６】一方、ＯＳ（オペレーティングシステム）
もしくはソフトウェアで共有メモリの排他制御を実現す
る方法として、共有メモリを使用したいプロセッサが全
プロセッサに対してアクセス状況を確認し、他のプロセ
ッサも同時にアクセスを行おうとしていた場合には、予
め決めておいた優先順位に従って優先順位の高いプロセ
ッサが共有メモリの排他使用権を獲得する方法がある。

【０００７】

【発明が解決しようとする課題】しかしながら、従来の
排他制御技術においては、共有メモリを使用しない通信
（例えばプロセッサ間通信）を行う場合にも、常にプロ
セッサ番号とアドレス等をアービタ回路（図示略）が監
視する必要があるため、処理の高速性を要求されるマル
チプロセッサシステムの場合では、メモリバスとプロセ
ッサ間通信などの通信制御用バスとを分けることにな
り、システム全体の回路規模が複雑且つ増大するという
問題がある。

【０００８】また、従来のＯＳもしくはソフトウェアで
共有メモリの排他制御を実現する方法においては、共有
メモリをいずれのプロセッサも使用していない場合であ
っても、共有メモリを使用したいプロセッサが他のプロ
セッサにアクセス状況を確認し終わるまでバスを使用す
ることがないので、バスの使用効率が悪く処理性能が劣
化するという問題がある。

【０００９】本発明は係る点に鑑みてなされたものであ
り、システム全体の回路規模の増大を抑え且つバスの使
用効率及び処理性能を向上させることができる共有メモ
リ排他制御装置及び共有メモリ排他制御方法を提供する
ことを目的とする。

【００１０】

【課題を解決するための手段】請求項１に係る発明の共
有メモリ排他制御装置は、複数のプロセッサのいずれか
１つが共有メモリを使用している時に他のプロセッサが
前記共有メモリを使用できないように排他制御する共有
メモリ排他制御装置であって、前記複数のプロセッサ夫
々が前記共有メモリにアクセスするときのみプロセッサ
の識別番号を監視し、前記複数のプロセッサのうちいず
れか１つが前記共有メモリのアクセス権を獲得したこと
を認識すると、他のプロセッサの前記共有メモリへのア
クセス要求に対してリトライ応答を返す監視手段を具備
する構成を採る。

【００１１】この構成によれば、複数のプロセッサ夫々
が共有メモリをアクセスするときだけプロセッサの識別
番号を監視するので、処理の高速性を要求されるマルチ
プロセッサシステムにおいても、メモリバスとプロセッ
サ間通信などの通信制御用バスとを分ける必要がないの
で、システム全体の回路規模の増大を抑えることができ
る。

【００１２】また、プロセッサのメモリバス占有時間
は、バスクロックの十倍から数十倍（２０ＭＨｚクロッ
クのバスの場合でも、５００ｎｓｅｃ〜２μｓｅｃ程
度）なので、ソフトウェアで実現する場合に比べてバス
の使用効率及び処理性能を向上させることができる。

【００１３】請求項２に係る発明の共有メモリ排他制御
装置は、請求項１に係る発明の共有メモリ排他制御装置
において、前記共有メモリのアクセス権を獲得したプロ
セッサは、自己の識別番号をアドレス信号線の上位数ビ
ットに設定し、前記監視手段は、前記バスのアドレス信
号線の上位ビットを監視し、当該ビットに識別番号が設
定されていることを認識すると、当該識別番号のプロセ
ッサがアクセスする前記共有メモリの排他領域に対する
排他制御を行う構成を採る。

【００１４】この構成によれば、プロセッサの識別番号
をアドレス信号線の上位ビット（例えば、２ビット）に
設定し、監視手段がバスのアドレス信号線の上位ビット
を監視することにより、複数のアドレスをまとめて排他
領域として排他制御の対象とすることができる。

【００１５】請求項３に係る発明の共有メモリ排他制御
装置は、請求項２に係る発明の共有メモリ排他制御装置
において、前記共有メモリの異なる複数のアドレスに対
して複数の排他領域を指定する監視対象指定手段を具備
し、前記監視手段は、前記監視対象指定手段によって指
定された複数の排他領域に対して独立に排他制御を行う
構成を採る。

【００１６】この構成によれば、共有メモリの異なるア
ドレスに対して複数の排他領域を指定し、複数の排他領
域に対して独立に排他制御を行えるので、共有メモリの
排他制御を効率良く行うことができる。

【００１７】請求項４に係る発明の共有メモリ排他制御
装置は、請求項１から請求項３のいずれかに係る発明の
共有メモリ排他制御装置において、前記監視手段は、前
記共有メモリにアクセスする前記プロセッサのタスクの
識別番号を監視する構成を採る。

【００１８】この構成によれば、プロセッサ間の排他制
御だけでなく、タスク間の排他制御も可能となる。

【００１９】請求項５に係る発明の共有メモリ排他制御
装置は、請求項１から請求項４のいずれかに係る発明の
共有メモリ排他制御装置において、前記共有メモリのア
クセス権を与えられたプロセッサがバスを占有すること
ができる最大占有時間を設定するバス占有時間設定手段
を具備し、前記監視手段は、前記バス占有時間設定手段
によって設定された最大占有時間と前記共有メモリのア
クセス権を与られたプロセッサのバス占有時間とを比較
し、前記プロセッサのバス占有時間が前記最大占有時間
を超えた場合に占有時間違反を検出し、前記プロセッサ
の排他制御を無効にする構成を採る。

【００２０】この構成によれば、共有メモリを使用中の
プロセッサが自発的にバス占有を解除しなくてもメモリ
バスの占有時間違反を検出して排他制御を無効化するこ
とによりリトライ多発を防止できりとともに、共有メモ
リを使用中のプロセッサの障害を検出することができ
る。

【００２１】請求項６に係る発明のマルチプロセッサシ
ステムは、請求項１から請求項５のいずれかに係る発明
の共有メモリ排他制御装置を具備する構成を採る。

【００２２】この構成によれば、システム全体の回路規
模の増大を抑え且つバスの使用効率及び処理性能が向上
したマルチプロセッサシステムを提供できる。

【００２３】請求項７に係る発明の通信制御装置は、請
求項６に係る発明のマルチプロセッサシステムを具備す
る構成を採る。

【００２４】この構成によれば、小型且つ処理能力の高
い通信制御装置を提供することができる。

【００２５】請求項８に係る発明の共有メモリ排他制御
方法は、複数のプロセッサのいずれか１つが共有メモリ
を使用している時に他のプロセッサが前記共有メモリを
使用できないように排他制御する共有メモリ排他制御方
法であって、前記バスのアドレス信号線を監視する監視
工程と、前記複数のプロセッサのいずれか１つが前記バ
スのアドレス信号線に識別番号を設定したことを検出す
る検出工程と、前記識別番号からプロセッサを特定する
プロセッサ特定工程と、前記特定したプロセッサの他の
プロセッサが前記共有メモリへアクセスした場合にリト
ライ応答を返すリトライ応答工程とを具備する。

【００２６】この方法によれば、複数のプロセッサ夫々
が共有メモリをアクセスするときだけプロセッサの識別
番号を監視するので、処理の高速性を要求されるマルチ
プロセッサシステムにおいても、メモリバスとプロセッ
サ間通信などの通信制御用バスとを分ける必要がないの
で、システム全体の回路規模の増大を抑えることが可能
となる。

【００２７】また、プロセッサのメモリバス占有時間
は、バスクロックの十倍から数十倍（２０ＭＨｚクロッ
クのバスの場合でも、５００ｎｓｅｃ〜２μｓｅｃ程
度）なので、ソフトウェアで実現する場合に比べてバス
の使用効率及び処理性能を向上させることができる。

【００２８】

【発明の実施の形態】本発明の骨子は、複数のプロセッ
サ夫々が共有メモリにアクセスするときのみプロセッサ
の識別番号を監視し、複数のプロセッサのうちいずれか
１つが共有メモリのアクセス権を獲得した場合、そのア
クセス権を解放するまでの間に他のプロセッサが共有メ
モリをアクセスした場合に、そのプロセッサに対してリ
トライ応答を返すことで共有メモリの排他制御を行うこ
とである。

【００２９】以下、本発明の実施の形態について、図面
を参照して詳細に説明する。

【００３０】（実施の形態１）図１は、本発明の実施の
形態１に係るマルチプロセッサシステムの構成を示すブ
ロック図である。この図において、本実施の形態のマル
チプロセッサシステムは、４つのプロセッサ１１〜１４
と、共有メモリ１５と、メモリアクセスコントローラ
（監視手段）１６と、共有メモリ１５と各プロセッサ１
１〜１４とを接続するメモリバス１７と、図示していな
い外部装置と各プロセッサ１１〜１４とを接続するＩ／
Ｏ（入出力）バス１８とを備えている。なお、本実施の
形態では、プロセッサの数を４としたが、２つ以上であ
れば数に限定されるものではない。

【００３１】プロセッサ１１〜１４は、それぞれ同一の
処理（タスク）を分散して行う。各プロセッサ１１〜１
４は、他のプロセッサと区別するための識別番号（以
下、ＩＤと称する）を保持している。共有メモリ１５
は、各プロセッサ１１〜１４が共有して使用するメモリ
であり、アドレス領域（テーブル）の排他使用権獲得中
を表す排他フラグを備えている。この排他フラグを設定
したプロセッサのみがアドレス領域を使用することがで
きる。

【００３２】メモリバス１７は、共有メモリ１５と各プ
ロセッサ１１〜１４との間でのデータ授受に使用され
る。Ｉ／Ｏバス１８は、図示せぬ外部装置と各プロセッ
サ１１〜１４との間でのデータ授受に使用される。メモ
リアクセスコントローラ１６は、共有メモリ１５とメモ
リバス１７との間に配置され、各プロセッサ１１〜１４
が共有メモリ１５にアクセスするのを監視し、排他フラ
グを設定したプロセッサが当該フラグを解放するまでの
間に他のプロセッサが共有メモリ１５をアクセスした場
合にリトライ応答を返す。

【００３３】次に、上記構成のマルチプロセッサシステ
ムの動作について説明する。ここでは、プロセッサ１１
とプロセッサ１２が共有メモリ１５の同一アドレス領域
にデータを書き込む場合について説明する。プロセッサ
１１がメモリバス１７を介して共有メモリ１５にアクセ
スできると、メモリバス１７のアドレス信号線に自己の
ＩＤを設定する。この場合、プロセッサのＩＤをアドレ
ス信号線の上位数ビット（例えば２ビット）に設定する
ことで、複数のアドレスをまとめて排他領域として排他
制御の対象とすることができる。なお、アドレス信号線
以外のメモリバス１７の信号線を使用しても良い。

【００３４】メモリアクセスコントローラ１６は、アド
レス信号線にプロセッサ１１のＩＤが設定されたことに
より、プロセッサ１１が共有メモリ１５にアクセスでき
たことを認識する。プロセッサ１１は、アドレス信号線
に自己のＩＤを設定した後、共有メモリ１５の排他使用
権を獲得するため、排他フラグに使用中を表す値を設定
する。例えば排他フラグに「１」を書き込む。

【００３５】プロセッサ１１にて排他フラグに使用中を
表す値が設定された後、プロセッサ１２が共有メモリ１
５にアクセスすると、メモリアクセスコントローラ１６
はメモリバス１７を介してプロセッサ１２に対するリト
ライ応答を開始する。プロセッサ１２はメモリバス１７
のリトライサイクルに入り、プロセッサ１１が排他フラ
グを解放するまで（例えば排他フラグに「０」を書き込
むまで）、排他使用権獲得待ち状態となる。

【００３６】プロセッサ１１は、アドレス領域にデータ
の書き込み等が終了した時点で、排他フラグを解放する
ため、メモリバス１７を介して共有メモリ１５にアクセ
スし、アドレス信号線に自己（プロセッサ１１）のＩＤ
を設定する。メモリアクセスコントローラ１６は、アド
レス信号線にプロセッサ１１のＩＤが設定されたことに
より、プロセッサ１１が共有メモリ１５にアクセスした
ことを認識し、プロセッサ１１にメモリバス１７のアク
セスを許可する。これにより、プロセッサ１１は排他フ
ラグを開放する。

【００３７】メモリアクセスコントローラ１６は、プロ
セッサ１１が排他フラグを解放すると、その時点でプロ
セッサ１２に対するリトライ応答を停止し、プロセッサ
１２にメモリバス１７のアクセスを許可する。プロセッ
サ１２はメモリバス１７の書き込みサイクルに入る。

【００３８】このように、プロセッサ１１〜１４が共有
メモリ１５の同一アドレス領域にデータを書き込む場
合、メモリアクセスコントローラ１６は各プロセッサ１
１〜１４が共有メモリ１５にアクセスするのを監視し、
排他フラグを設定したプロセッサが当該フラグを解放す
るまでの間、他のプロセッサが共有メモリ１５をアクセ
スした場合にリトライ応答を返すことにより、共有メモ
リ１５の排他制御を行う。

【００３９】図２は、メモリバス１７で排他制御が行わ
れる際の信号線のタイミングチャートを示す図である。
この図を参照してメモリバス１７のリトライ応答のタイ
ミングについて説明する。さて、２つのプロセッサ１１
と１２からのメモリバス１７のアクセス要求は、ＢＲＱ
（バスリクエスト）１〜４信号としてメモリアクセスコ
ントローラ１６に送出される。メモリアクセスコントロ
ーラ１６は、メモリバス１７の使用状況を判断し、ラウ
ンドロビンなどの優先順位に基づいて１つのプロセッサ
を選択し、選択したプロセッサに使用許可を表すＢＧＮ
Ｔ（バスグラント）１１〜１４信号をイネーブル信号と
して送出する。このとき、プロセッサ１１が先にアクセ
ス中であってもプロセッサ１２からのＢＲＱ信号は有効
であり、ＢＧＮＴ信号は送出される。

【００４０】またこの場合、メモリアクセスコントロー
ラ１６のＢＢ（バスビジー）信号がプロセッサ１１には
送出されないが、プロセッサ１２には送出されるので、
プロセッサ１２はこのＢＢ信号がネゲートされるまでリ
トライを繰り返す。プロセッサ１１のメモリバス占有時
間は、バスクロックの十倍から数十倍（２０ＭＨｚクロ
ックのバスの場合でも、５００ｎｓｅｃ〜２μｓｅｃ程
度）なので、プロセッサ１２はソフトウェアで応答監視
によるリトライ処理を実現するよりも遥かに短時間でメ
モリアクセスが可能となる。

【００４１】このように本実施の形態のマルチプロセッ
サシステムによれば、プロセッサ１１〜１４が共有メモ
リ１５をアクセスするときにのみ、メモリアクセスコン
トローラ１６がバスのアドレス信号線を監視するので、
処理の高速性が要求されるマルチプロセッサシステムに
おいても、メモリバスと、プロセッサ間通信などの通信
制御用バスとを分ける必要がないので、システム全体の
回路規模の増大を抑えることができる。

【００４２】また、プロセッサのメモリバス占有時間
は、バスクロックの十倍から数十倍（２０ＭＨｚクロッ
クのバスの場合でも、５００ｎｓｅｃ〜２μｓｅｃ程
度）なので、ソフトウェアで実現する場合と比べてバス
の使用効率及び処理性能が向上する。

【００４３】なお、プロセッサの障害によるメモリバス
の占有や、他プロセッサのリトライ応答の多発を防止す
るために、メモリアクセスコントローラ１６にプログラ
マブルなパラメータを用意し、メモリバスの最大占有時
間を起動時に指定できるようにしてもよい。このように
することで、共有メモリ１５を使用中のプロセッサが排
他フラグを解放しなくても、メモリバスの占有時間違反
を検出して排他制御を無効にすることによりリトライ多
発を防止でき、さらに共有メモリ１５を使用中のプロセ
ッサの障害を検出することができる。また、プロセッサ
の障害を検出した場合に上位ソフトウェアで復旧処理を
行える機構を設けてもよい。

【００４４】また、起動時にメモリアクセスコントロー
ルのプログラマブルなパラメータにより、共有メモリ１
５の異なる複数のアドレスに対して複数の排他領域を指
定し、複数の排他領域に対して独立に排他制御を行える
ようにしてもよい。これにより、共有メモリ１５の異な
るアドレスに対して複数の排他領域を指定でき、複数の
排他領域に対して独立に排他制御を行えるので、共有メ
モリ１５の排他制御を効率良くできる。

【００４５】（実施の形態２）図３は、本発明の実施の
形態２に係るマルチプロセッサシステムの構成を示すブ
ロック図である。なお、図３では、図１で示した構成要
素と同一ないしは同等である要素には同一符号を付して
説明を省略する。ここでは、実施の形態２に関わる部分
を中心に説明する。

【００４６】図３に示すように、本実施の形態のマルチ
プロセッサシステムでは、図１の各プロセッサ１１〜１
４に異なるタスク２１、２２を備えている。各タスク２
１、２２は他のタスクと区別するためのタスク識別番号
（以下、ＴＩＤと称する。）を保持している。なお、本
実施の形態では、２つのタスクとしたが２以上であれば
その数に限定はない。

【００４７】次に、本実施の形態のマルチプロセッサシ
ステムの動作について説明する。なお、ここでは、タス
ク２１とタスク２２が共有メモリ１５の同一アドレス領
域に格納されたデータを書き込みする場合について説明
する。

【００４８】プロセッサ１１のタスク２１がメモリバス
１７を介して共有メモリ１５にアクセスできると、メモ
リバス１７のアドレス信号線（例えば上位２ビット）に
プロセッサ１１のＩＤを設定し、またアドレス信号線と
は別の信号線に自己のＴＩＤを設定する。なお、プロセ
ッサ１１のＩＤとタスク２１のＴＩＤを時分割多重し
て、同じアドレス信号線に設定しても良い。

【００４９】メモリアクセスコントローラ１６は、アド
レス信号線にプロセッサ１１のＩＤが設定され、且つア
ドレス信号線以外にタスク２１のＴＩＤが設定されたこ
とにより、プロセッサ１１のタスク２１が共有メモリ１
５にアクセスできたことを認識する。タスク２１は共有
メモリ１５の排他使用権を獲得するため、排他フラグに
使用中を表す値を設定する（例えば排他フラグに「１」
を書き込む）。

【００５０】このとき、プロセッサ１１のタスク２２が
共有メモリ１５にアクセスすると、メモリアクセスコン
トローラ１６はメモリバス１７を介してタスク２２に対
するリトライ応答を開始する。タスク２２はメモリバス
１７のリトライサイクルに入り、タスク２１が排他フラ
グを解放するまで（例えば排他フラグに「０」を書き込
むまで）、排他使用権獲得待ち状態となる。

【００５１】タスク２１はアドレス領域にデータの書き
込み等が終了した時点で排他フラグを解放するため、メ
モリバス１７を介して共有メモリ１５にアクセスしてア
ドレス信号線にプロセッサ１１のＩＤを設定し、またア
ドレス信号線とは別の信号線に自己のＴＩＤを設定す
る。

【００５２】メモリアクセスコントローラ１６はアドレ
ス信号線にプロセッサ１１のＩＤが設定され、且つアド
レス信号線以外にタスク２１のＴＩＤを設定されたこと
により、タスク２１が共有メモリ１５にアクセスできた
ことを認識し、タスク２１にメモリバス１７のアクセス
を許可する。これにより、タスク２１は排他フラグを解
放する。

【００５３】タスク２１が排他フラグを解放した時点
で、メモリアクセスコントローラ１６はプロセッサ１１
のタスク２２に対するリトライ応答を停止し、タスク２
２にメモリバス１７のアクセスを許可する。タスク２２
はメモリバス１７の書き込みサイクルに入る。

【００５４】このように、複数のタスクが共有メモリ１
５の同一アドレス領域に格納されたデータを書き込みす
る場合、メモリアクセスコントローラ１６は各タスク２
１、２２が共有メモリ１５にアクセスするのを監視し、
排他フラグを設定したタスクが排他フラグを解放するま
での間に、他のタスクが共有メモリ１５をアクセスした
場合にリトライ応答を返すことにより、共有メモリ１５
の排他制御を行う。

【００５５】なお、リトライ応答中には他のタスクが共
有メモリ１５にアクセスできないため、リトライアウト
回数を調整し、短時間で一旦リトライアウト（メモリバ
スのアクセスを解放）する必要がある。

【００５６】ここで、メモリバス１７のリトライ応答の
タイミングについて、図２を参照して説明する。この図
に示したプロセッサ２のリトライ中がプロセッサ１１の
タスク２２のリトライ中となる。プロセッサ１１のタス
ク２１とタスク２２とからのメモリバス１７のアクセス
要求は、ＢＲＱ（バスリクエスト）１〜４信号としてメ
モリアクセスコントローラ１６に送出される。

【００５７】メモリアクセスコントローラ１６は、メモ
リバス１７の使用状況を判断し、ラウンドロビンなどの
優先順位に基づいて１つのタスクを選択し、選択したタ
スクに使用許可を表すＢＧＮＴ（バスグラント）１１〜
１４信号をイネーブル信号として送出する。このとき、
プロセッサ１１のタスク２１が先にアクセス中であって
も、タスク２２からのＢＲＱ信号は有効であり、ＢＧＮ
Ｔ信号は送出される。この場合、メモリアクセスコント
ローラ１６のＢＢ（バスビジー）信号がプロセッサ１１
のタスク２１には送出されないが、タスク２２には送出
されるため、タスク２２はこのＢＢ信号がネゲートされ
るまでリトライを繰り返す。

【００５８】プロセッサ１１のタスク２１のメモリバス
占有時間は、バスクロックの十倍から数十倍（２０ＭＨ
ｚクロックのバスの場合でも、５００ｎｓｅｃ〜２μｓ
ｅｃ程度）なので、タスク２２はソフトウェアで応答監
視によるリトライ処理を実現するよりも遥かに短時間で
メモリアクセスが可能となる。

【００５９】このように本実施の形態のマルチプロセッ
サシステムによれば、プロセッサのタスクが共有メモリ
をアクセスする場合だけメモリアクセスコントローラが
バスのアドレス信号線を監視するので、処理の高速性を
要求されるマルチプロセッサシステムにおいても、メモ
リバスと、プロセッサ間通信などの通信制御用バスとを
分ける必要がないので、システム全体の回路規模の増大
を抑えることができる。また、プロセッサ間の排他制御
だけでなく、タスク間の排他制御を実現できる。

【００６０】また、タスクのメモリバス占有時間は、バ
スクロックの十倍から数十倍（２０ＭＨｚクロックのバ
スの場合でも、５００ｎｓｅｃ〜２μｓｅｃ程度）なの
で、ソフトウェアで実現する場合に比べてバスの使用効
率及び処理性能を向上させることができる。

【００６１】

【発明の効果】以上説明したように、本発明によれば、
システム全体の回路規模の増大を抑え、且つバスの使用
効率及び処理性能を向上させることができる。また、メ
モリバスの最大占有時間を起動時に指定することにより
リトライ多発を防止でき、さらに共有メモリを使用中の
プロセッサの障害を検出することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るマルチプロセッサ
システムの構成を示すブロック図

【図２】本発明の実施の形態１に係るマルチプロセッサ
システムの排他制御における動作を説明するためのタイ
ミングチャート図

【図３】本発明の実施の形態２に係るマルチプロセッサ
システムの構成を示すブロック図

【符号の説明】

１１〜１４ プロセッサ １５ 共有メモリ １６ メモリアクセスコントローラ １７ メモリバス １８ Ｉ／Ｏバス ２１、２２ タスク

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数のプロセッサのいずれか１つが共有
   メモリを使用している時に他のプロセッサが前記共有メ
   モリを使用できないように排他制御する共有メモリ排他
   制御装置であって、前記複数のプロセッサ夫々が前記共
   有メモリにアクセスするときのみプロセッサの識別番号
   を監視し、前記複数のプロセッサのうちいずれか１つが
   前記共有メモリのアクセス権を獲得したことを認識する
   と、他のプロセッサの前記共有メモリへのアクセス要求
   に対してリトライ応答を返す監視手段を具備することを
   特徴とする共有メモリ排他制御装置。
2. 【請求項２】 前記共有メモリのアクセス権を獲得した
   プロセッサは、自己の識別番号をアドレス信号線の上位
   数ビットに設定し、前記監視手段は、前記バスのアドレ
   ス信号線の上位ビットを監視し、当該ビットに識別番号
   が設定されていることを認識すると、当該識別番号のプ
   ロセッサがアクセスする前記共有メモリの排他領域に対
   する排他制御を行うことを特徴とする請求項１記載の共
   有メモリ排他制御装置。
3. 【請求項３】 前記共有メモリの異なる複数のアドレス
   に対して複数の排他領域を指定する監視対象指定手段を
   具備し、前記監視手段は、前記監視対象指定手段によっ
   て指定された複数の排他領域に対して独立に排他制御を
   行うことを特徴とする請求項２記載の共有メモリ排他制
   御装置。
4. 【請求項４】 前記監視手段は、前記共有メモリにアク
   セスする前記プロセッサのタスクの識別番号を監視する
   ことを特徴とする請求項１から請求項３のいずれかに記
   載の共有メモリ排他制御装置。
5. 【請求項５】 前記共有メモリのアクセス権を与えられ
   たプロセッサがバスを占有することができる最大占有時
   間を設定するバス占有時間設定手段を具備し、前記監視
   手段は、前記バス占有時間設定手段によって設定された
   最大占有時間と前記共有メモリのアクセス権を与られた
   プロセッサのバス占有時間とを比較し、前記プロセッサ
   のバス占有時間が前記最大占有時間を超えた場合に占有
   時間違反を検出し、前記プロセッサの排他制御を無効に
   することを特徴とする請求項１から請求項４のいずれか
   に記載の共有メモリ排他制御装置。
6. 【請求項６】 請求項１から請求項５のいずれかに記載
   の共有メモリ排他制御装置を具備することを特徴とする
   マルチプロセッサシステム。
7. 【請求項７】 請求項６記載のマルチプロセッサシステ
   ムを具備することを特徴とする通信制御装置。
8. 【請求項８】 複数のプロセッサのいずれか１つが共有
   メモリを使用している時に他のプロセッサが前記共有メ
   モリを使用できないように排他制御する共有メモリ排他
   制御方法であって、前記バスのアドレス信号線を監視す
   る監視工程と、前記複数のプロセッサのいずれか１つが
   前記バスのアドレス信号線に識別番号を設定したことを
   検出する検出工程と、前記識別番号からプロセッサを特
   定するプロセッサ特定工程と、前記特定したプロセッサ
   の他のプロセッサが前記共有メモリへアクセスした場合
   にリトライ応答を返すリトライ応答工程とを、具備する
   ことを特徴とする共有メモリ排他制御方法。