JP2014096173A - メモリシステム及びそれを含むメモリ処理方法 - Google Patents
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Abstract
【解決手段】マルチプロセッサシステムは第1プロセッサ、第1プロセッサと通信する第2プロセッサ、第1プロセッサ及び第2プロセッサをそれぞれブーティングするための第1コード及び第2コードが貯蔵され、第1プロセッサと通信する第1メモリ、第1プロセッサによってアクセスされる第2メモリ、第2プロセッサによってアクセスされる第3メモリ、及び第1プロセッサ及び第2プロセッサが共有する第4メモリを含む。
【選択図】図3A
Description
101:不揮発性メモリ
120:第1プロセッサ
130:第2プロセッサ
140:デュアルポートメモリ
150:第2排他的なバンク
151:共有されたバンク
152:第1排他的なバンク
160:通信チャンネル
Claims (27)
- 第1プロセッサと、
前記第1プロセッサと通信する第2プロセッサと、
前記第1プロセッサをブーティングするための第1コード及び前記第2プロセッサをブーティングするためのブートコードが貯蔵され、前記第1プロセッサと通信する第1メモリと、
前記第1プロセッサによってアクセスされる第2メモリと、
前記第2プロセッサによってアクセスされる第3メモリと、
前記第1プロセッサ及び前記第2プロセッサが共有する第4メモリとを含み、
前記第1プロセッサは、前記第1メモリから前記ブートコードを呼び出し、前記第2プロセッサをブーティングするために、前記第2プロセッサにリセット信号を放出した後、前記第1及び第2プロセッサの間の通信チャンネルを介して前記第1プロセッサから前記第2プロセッサに前記ブートコードを伝達することを特徴とするシステム。 - 前記第1メモリは、前記第2プロセッサを駆動するための第2コードをさらに貯蔵し、
前記第4メモリは前記第1メモリから呼び出した前記第2コードを貯蔵することを特徴とする請求項1に記載のシステム。 - 前記第3メモリは前記第1メモリから呼び出した前記第2プロセッサをブーティングするための前記ブートコードを貯蔵することを特徴とする請求項2に記載のシステム。
- 前記第2プロセッサを駆動するための前記第2コードは前記第4メモリから前記第3メモリにコピーされることを特徴とする請求項2に記載のシステム。
- 前記第3、及び第4メモリは前記第1及び第2プロセッサと接続された揮発性メモリ装置の一部分であり、前記第1メモリは前記第1プロセッサと接続される不揮発性メモリ装置であることを特徴とする請求項1に記載のシステム。
- 前記不揮発性メモリ装置はNANDフラッシュメモリであることを特徴とする請求項5に記載のシステム。
- 前記揮発性メモリ装置は動的ランダムアクセスメモリであることを特徴とする請求項5に記載のシステム。
- 第1プロセッサと、
第2プロセッサと、
前記第1プロセッサをブーティングするための第1コードと前記第2プロセッサをブーティングするためのブートコードとが貯蔵され、前記第1プロセッサに接続される第1メモリと、
前記第1及び第2プロセッサのための処理空間を提供し、前記第1及び第2プロセッサと接続された第2メモリと、を含み、
前記第2メモリは、
前記第1プロセッサによってアクセスされるように割り当てられた第1メモリ領域、前記第2プロセッサによってアクセスされるように割り当てられた第2メモリ領域、及び前記第1及び第2プロセッサによって共有される第3メモリ領域を含み、
前記第1プロセッサは、前記第1メモリから前記ブートコードを呼び出し、前記第2プロセッサをブーティングするために、前記第2プロセッサにリセット信号を放出した後、前記第1及び第2プロセッサの間の通信チャンネルを介して前記第1プロセッサから前記第2プロセッサに前記ブートコードを伝達することを特徴とするシステム。 - 前記第1メモリは、前記第2プロセッサを駆動するための第2コードをさらに貯蔵し、
前記第2メモリの前記第3メモリ領域は前記第1メモリから呼び出した前記第2コードを貯蔵することを特徴とする請求項8に記載のシステム。 - 前記第2メモリの前記第2メモリ領域は前記第1メモリから呼び出した前記第2プロセッサをブーティングするための前記ブートコードを貯蔵することを特徴とする請求項9に記載のシステム。
- 前記第2プロセッサを駆動するための前記第2コードは前記第3メモリ領域から前記第2メモリ領域にコピーされることを特徴とする請求項9に記載のシステム。
- 前記第1メモリは不揮発性メモリ装置であり、前記第2メモリは揮発性メモリ装置であることを特徴とする請求項8に記載のシステム。
- 第1プロセッサによって、前記第1プロセッサに接続された第1メモリから第1コードを呼び出して第1プロセッサをブーティングする段階と、
第2プロセッサをブーティングするためのブートコードを、前記第1プロセッサによって前記第1メモリから呼び出す段階と、
前記第1及び第2プロセッサの間の通信チャンネルを介して前記第2プロセッサに前記呼び出したブートコードを伝達する段階と、
前記第2プロセッサを駆動するための第2コードを、前記第1プロセッサによって前記第1メモリから呼び出す段階と、
前記第1プロセッサによって、呼び出した前記第2コードを第2メモリに貯蔵する段階と、
前記ブートコードに基づいて前記第2プロセッサをスタートする段階とを含むことを特徴とする第1プロセッサと第2プロセッサとを含むシステムをブーティングするための方法。 - 前記第2コードは前記第2プロセッサのためのO/Sコードを含むことを特徴とする請求項13に記載の第1プロセッサと第2プロセッサとを含むシステムをブーティングするための方法。
- 前記第2メモリに呼び出した前記第2コードを貯蔵する段階は、
前記第1プロセッサによって、呼び出した前記第2コードを第3メモリに貯蔵し、前記第3メモリは前記第1及び第2プロセッサによって共有されている段階と、
呼び出した前記第2コードを前記第2プロセッサによって前記第3メモリから前記第2プロセッサによってアクセスされる前記第2メモリにコピーする段階とを含むことを特徴とする請求項13に記載の第1プロセッサと第2プロセッサとを含むシステムをブーティングするための方法。 - 前記第2メモリに呼び出した前記第2コードを貯蔵する段階は、
前記第1プロセッサが前記第2メモリにアクセスできるように、前記第2メモリを第1モードにセッティングする段階と、
前記第1プロセッサによって呼び出した前記第2コードを前記第2メモリに貯蔵する段階と、
前記第2プロセッサが前記第2メモリにアクセスできるように、前記第2メモリを第2モードにセッティングする段階とを含むことを特徴とする請求項13に記載の第1プロセッサと第2プロセッサとを含むシステムをブーティングするための方法。 - 呼び出した前記ブートコードを貯蔵する前に、前記第1プロセッサにより前記第2メモリを初期化する段階をさらに含むことを特徴とする請求項13に記載の第1プロセッサと第2プロセッサとを含むシステムをブーティングするための方法。
- リセット信号を前記第1プロセッサから前記第2プロセッサに放出し、前記第2プロセッサは前記第1プロセッサによる前記リセット信号の放出後に前記ブートコードを呼び出す段階をさらに含むことを特徴とする請求項13に記載の第1プロセッサと第2プロセッサとを含むシステムをブーティングするための方法。
- 第1プロセッサによって、第1メモリに貯蔵された第1コードを呼び出し、前記第1コードに基づいて前記第1プロセッサをブーティングする段階と、
前記第1プロセッサによって前記第1メモリにアクセスして前記第1メモリから第2プロセッサをブーティングするためのブートコードを呼び出す段階と、
前記第1プロセッサによって、前記第1プロセッサ及び第2プロセッサに通信することができる第2メモリを初期化する段階と、
前記第1プロセッサによって前記第1メモリにアクセスして前記第1メモリから第2コードを呼び出す段階と、
前記第1プロセッサによって前記第2メモリにアクセスして呼び出した前記第2コードを前記第2メモリに貯蔵する段階と、
前記第2プロセッサをブーティングするために前記第1及び第2プロセッサの間の通信チャンネルを介して前記第2プロセッサに前記ブートコードを伝達する段階と、
前記第2プロセッサによって前記第2メモリにアクセスして貯蔵された前記第2コードに基づいて前記第2プロセッサを駆動する段階とを含むことを特徴とする第1プロセッサ及び第2プロセッサを含むシステムをブーティングする方法。 - 前記第2メモリの前記第1及び第2プロセッサに共有された領域にアクセスするためのリセット信号を前記第1プロセッサから前記第2プロセッサに放出して前記第2メモリの前記共有されたメモリ領域にアクセスする段階をさらに含むことを特徴とする請求項19に記載の第1プロセッサ及び第2プロセッサを含むシステムをブーティングする方法。
- 前記第2プロセッサによって前記第2メモリにアクセスして貯蔵された前記第2コードに基づいて前記第2プロセッサを駆動する段階は、
前記第2プロセッサによって前記第2メモリの第1メモリ領域にアクセスして前記第2コードを前記第1及び第2プロセッサによって共有される前記第1メモリ領域に貯蔵する段階と、
前記第1メモリ領域に貯蔵された前記第2コードを前記第2プロセッサによってアクセスされる前記第2メモリの第2メモリ領域にコピーする段階とを含むことを特徴とする請求項19に記載の第1プロセッサ及び第2プロセッサを含むシステムをブーティングする方法。 - 前記第1プロセッサによって前記第2メモリにアクセスして呼び出した前記第2コードを前記第2メモリに貯蔵する段階は、
前記第1プロセッサが前記第2プロセッサによってアクセスされる前記第2メモリの第2メモリ領域にアクセスできるように、前記第2メモリを第1モードにセッティングする段階と、
前記第1プロセッサによって呼び出した前記第2コードを前記第2メモリ領域に貯蔵する段階と、
前記第2プロセッサが前記第2メモリ領域にアクセスできるように、前記第2メモリを第2モードにセッティングする段階とを含むことを特徴とする請求項19に記載の第1プロセッサ及び第2プロセッサを含むシステムをブーティングする方法。 - 前記第2プロセッサをブーティングする段階の後、前記第2プロセッサによって前記第1プロセッサから前記第2プロセッサに、前記第2メモリの前記第1及び第2プロセッサによって共有される第1メモリ領域にアクセスするための信号を伝送する段階と、
前記信号が前記第2プロセッサにより受信されれば、前記第2プロセッサによって前記第1メモリ領域がアクセスされる段階と、
前記第1メモリ領域にアクセスした後、前記第2プロセッサによって前記信号を前記第2プロセッサから前記第1プロセッサに伝送する段階と、
前記信号が前記第1プロセッサにより受信されれば、前記第1プロセッサによって前記第1メモリ領域にアクセスする段階とを含むことを特徴とする請求項19に記載の方法。 - 前記第1プロセッサをパワーダウンする前に、前記信号が前記第1プロセッサに伝送されたか否かを前記第1プロセッサが判断する段階と、
前記信号が前記第1プロセッサに伝送されれば、前記第1プロセッサによって前記信号を前記第1プロセッサから前記第2プロセッサに伝送する段階と、
前記信号が前記第2プロセッサに伝送された時、前記第1プロセッサがパワーダウン動作を初期化する段階とをさらに含むことを特徴とする請求項23に記載の方法。 - 前記第2プロセッサによって前記第1メモリ領域にアクセスする前に、前記信号が前記第2プロセッサに伝送されたか否かを前記第2プロセッサが判断する段階と、
前記第2プロセッサに前記信号が伝送されなければ、前記第2プロセッサによって前記信号のための要請信号を前記第2プロセッサから前記第1プロセッサに伝送し、タイマをスタートする段階と、
前記第1プロセッサから前記信号が伝送された時、前記第2プロセッサによって前記タイマを止める段階と、
前記タイマが終わった時、前記第2プロセッサによって代理信号を生成する段階とをさらに含むことを特徴とする請求項23に記載の方法。 - 前記信号は前記第1と第2プロセッサとの間の通信チャンネルを介して前記第1と第2プロセッサとの間に伝送されることを特徴とする請求項23に記載の方法。
- 前記信号は前記第1メモリに係るレジスタを介して伝送されることを特徴とする請求項23に記載の方法。
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