TWI358640B - Memory system and memory management method includi - Google Patents

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TWI358640B
TWI358640B TW095145113A TW95145113A TWI358640B TW I358640 B TWI358640 B TW I358640B TW 095145113 A TW095145113 A TW 095145113A TW 95145113 A TW95145113 A TW 95145113A TW I358640 B TWI358640 B TW I358640B
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Sung-Jae Byun
Young Min Lee
Yun-Tae Lee
Gyoo-Cheol Hwang
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Samsung Electronics Co Ltd
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    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Description

22557pif.doc 九、發明說明： .【發明所屬之技術領域】 本發明是有關於一種 / 種記憶體系統以及包含此二體系統，且特別是有關於一 其可降低其中記憶體的數目讀系統的記憶體管理方法， 【先前技術】 逍者世界潮流走向行動 置必須在保持裝置的輕巧：巧領域’可攜式多媒體裝 要更大與更快記憶體容量來處理器並且需 體系統會包括兩個或多個微媒體㈣。例如，多媒 與數據機。 处盗，像是應用程式處理器 體以處理其二非揮發性記憶 源供應時不會遺失程式碼與資料。1 n) ^使得無電 要額外記憶體以提供處觀’母個微處理器需 。喊觀憶體-般鱗 因此，多媒體系統一般向虹加# > (~〇latile Ννϋ一個非揮發性記憶體 (―nememory)二二 特別是，隨著微處理器數目的個微處理器。 由此需要更多平台空間與更大的數目也會增加， 圖 7::是。如 主少兩個處理器，例如應用 1358640 22557pif.doc 二AP”) 1 與數據機處理器(“M〇DEM”) 2。 ::二 據機處理器2都需要非揮發性 ㈤篮以保持（h〇W)其各別管理資訊。 ，一特別是，數據機處理器2是直接地連接至第一 體4。再者，庫第-揮發性記憶 性纪,!·咅妒5、,二*式處斋疋直接地連接至第二揮發 声體4^第^^至第二快閃記憶體6。第—揮發性記 體5分別為應用程式處理器1與 數據機處理$ 2 k供處理記賴空間， 快閃讀體3與第二快閃記憶體6合分別 地保持用於應用程式處理器】與數據 1 與資料，並且是N0R快㈣橋興χτα，“的私式碼 〇neNANDTM杻… 、1 °己隐體、NAND快閃記憶體與 己憶體的其中之一，其中0_層™ 快閃记Itl具有NQR㈣記憶體 與NANDt閃記憶體之先進資料儲存功能的優t 圖8疋根據習知技術繪示另—多處理哭的概 圖，並且圖:;綠示圖8所示雙-埠記憶體的:要圖。如圖 8所不’母個應用程式處理器1與數據機處理器2都需要 非揮發性§己憶體以保持其各別管理資訊。此外，應用程式 ^節會制舰料料性記憶體 7，例如雙•垾RAM記憶體。 如圖9所不，傳統雙_埠揮發性 —與第二璋娜，其分別連接至;部褒有置= 1358640 22557pif.doc . 應用程式處理器1與數據機處理器2 (如圖8戶斤示）。雙· • 埠揮發性記憶體7的記憶胞可經由第一埠與第二 • 埠p〇RT2同步地存取。例如，倘若經由第一蜱p〇RTl所 接收的第一記憶體位址信號與經由第二卑PCRT2所接收 的弟一 έ己憶體位址#號是相同時，也就是倘若外部裝置需 要存取雙-埠記憶體的相同記憶胞時，則就會香生存取碰撞 (access collision)。 •修 【發明内容】 因此本發明是關於一種記憶體系統以及包含此記憶體 系統的记憶體官理方法，其可本質上地排酴甴於習知技術 的限制與缺點所產生的一個或多個問題。 本發明的目的就是提供一種記憶體系統以及包含此記 隐體系統的§己憶體管理方法’其可降低其才茫憶體的數目 並且提供在微處理之間增加資料速度。 本發明的再-目的是提供-種記憶體系先以及包含此 φ §己憶體系統的記億體管理方法，其可簡化實料流成-個非 揮發性記憶體組件。 本發明的又-目的是提供一種記憶體系絶以及包含此 纪憶體系統的記憶體管理方法，其可在不需I變微處理器 之間的標準界面之下經由具有存取保護蚋雙_埠RAM (dual-port RAM，DPRAM)或虛擬雙_埠 mm (pseud〇 dual-port RAM，PDP RAM)來更新在微處理矣之間輸出的 資料。 本發明的另-目的是提供—種記憶體系絶以及包含此 7 1358640 22557pif.doc f己憶體系統的記憶體管理方法，其可降低記憶體組 求數、最小化記憶體組件的需求面積並且降低系統: 本發明的其他目的與優勢將在以下詳細描述 由科明的實施例習得。本發明的目的與優點將藉由下^ ===舆其專利範圍和附件圖式所特定指出的結構來 為達成此些與其他優勢以及滿足本發明的目的 提供-種系統，其包括第一處理器 在^ 憶體、第三記憶體與第四上，第以 機第-處理器與第-處理_存分別用於開 處己^可^第-處理器通訊，第二記憶體是設計用匕 處理益，第三記憶體是設計祕$二處野，^ 憶懲是甴第-處理器與第二處理器來共用。 第四此 在再-方面，系統包括第一處理器\ 一記憶體與組件，第一記憶體連接至第第 儲存㈣用於開機第-處理器與第= 二：”處理器與第二處理Π = 理T 一記憶體區、設計用於第二處 三記憶體區。 < °°與弟〜處理器共用的第 在又ϋ，_包括第—與第 =在第-記憶體中取得第，開機;4: 由第-處理器在第—記憶體中取得第二υ理:第 8 22557pif.doc 一處理器中儲存所取得的第二碼 取得的第三碼；以及依據第二 弟「記憶體中健存所 在另-方面，P錢包括第一:“開機第二處理器。 法包括依據儲存在第-記憶體中的第t處理器之系統的方 器；由第-處理器存取第—記情，來開機第一處理 第二碼；在第-處理器十儲存二得=一記憶體中取得 件，其中組件可與第_處理胃 二碼；初始化組 處理器存取第-記憶體以從第二己二，麵訊；由第一 第-處理器存取組料在^得第三碼；由 第二處理器。 康斤述儲存的第三碼來開機 在另方面，在第一處理哭盘笛-南 器；倘若接收到符年栌士楚。。中傳迗付記至第二處理 其中第一記憶體在同；間;存取第一記憶體， 的其中之-來存取；才广抱楚一處理器與第二處理器 器中傳送符吒至筮¥一'己憶體之後’從第二處理 -處理=第以及崎收到符記時由第 延伸提供上述與後續詳細描述僅是範例’其用以 ^供如^專利範圍之更多本發明說明。 I貫施方式】 顯易ί讓=二述，他目的、特徵、和優點能更明 細說明如下：· + #貫施例，魏合所關式，作詳 1358640 22557pif.doc 圖1A是根據本發明實施例繪示記憶體系統的概要 圖。在圖1Α t，多處理器系統10包括第一處理器12、第 ,處理器14、第一記憶體16與第二記憶體18。第一處理 f 12與第二處理器14是連接成可彼此互相通訊。此外， 第一，理器12是連接至第一記憶體16 ’並且第—處理器 12與第二處理器14是經由不同的埠連接至第二記憶體18。 圖1B是根據本發明再一實施例繪示記憶體系統的概 要圖’圖1C是根據本發明又一實施例繪示記憶體系統的 概要圖’並且圖1D是根據本發明另一實施例繪示記憶體 系統的概要圖。如圖1B所示，在多處理器系統2〇中第一 6己憶體16與第二記憶體18會以整合形成的多埠混合晶片 來替代。 —另外’如圖1C所示，在多處理器系統3〇中第一記憶 體16與第二記憶體18會以另一種方式來連接。再者，在 圖中’替代的雙-埠非揮發性記憶體45會結合在多處 理器系統40中，並且此雙-埠記憶體包括以下述方法來構 成多個記憶體庫的記憶體空間。 系統10'20、30與40可以是可攜式裝置的一部分， 幻如行動電話、可攜式媒體播放器（portable media play er, )與個人數位助理（personal digital assistant，PDA) ’ 其包括兩個或多個處理器。例如，第一處理器12是系統的 ，應用程式（application，AP)處理器，並且第二處理器14 疋系統的數據機。第一記憶體16是用於保持系統管理資訊 (例如用於第一處理器12與第二處理器14的開機碼）的 1358640 22557pif.doc 非揮發性記憶體，並且第二記憶體18是用以提供用於第— 處理器12與第二處理器14之處理記憶體空間的揮發性記 憶體。再者，如圖1D所示，雙-埠非揮發性記憶體45是 替代用來保持系統資訊以及提供構成記憶體庫的處理記憶 體空間。 圖2A至2C是根據本發明不同實施例分別繪示用於圖 1A至1C記憶體系統之雙·埠記憶體的概要圖。如圖2八所 示，雙-埠記憶體包括組成多個記憶體庫（B ANK〇、 BANK1、BANK2 ' BANK3)的記憶體空間。每個記憶體 庫 ΒΑΝΚ0、ΒΑΝίΠ、BANK2 與 BANK3 會架構成由 yo 埠PORT1和PORT2來存取，但會具體地指派每個記憶體 庫ΒΑΝΚ0、BANK1、BANK2與BANK3的存取權，由此 避免存取碰撞。 例如，至少一個第一專用記憶體庫BANK2會被指派 為經由第一埠PORT1來專用地存取，並且至少一個第二 專用§己憶體庫ΒΑΝΚ0會被指派為經由第二埠p〇RT2來專 用地存取。此外，至少一個記憶體庫BANK1會被指派由 第一埠PORT1與第二埠PORT2來共用，然而，在給定時 間裡共用的記憶體庫BANK1會被指派經由第一埠p〇RTl 與第二埠PORT2的其中之一來存取。 如圖2B所示，雙·埠記憶體具有特殊運作模式。在正 常模式中’記憶體庫的存取權如圖2A所示。在特殊模式 中，正常專用記憶體庫會由另一埠來存取。例如，‘在正常 模式中第二專用記憶體庫BANK0被指派經由第二^ 1358640 22557pif.doc PORT2來專⑽存取。切殊模式巾，第二專航憶體庫 ΒΑΝΚ0也可經由第一埠Porti來存取。 如圖2C所# a埠5己憶體更包括用於處理資料的多 個多工器MUX，由此降低資料1/〇埠的數目。圖2a至2 c 所不的雙·埠記憶體是同步動態隨機存取記憶體 (synchronous dynamic random access mem〇ry5
SDRAM)。另外’雙·埠記憶體也可以使祕何適合的揮 發性記憶體’例如動態隨機存取記憶體（⑯⑽流服d〇m access memory，DRAM)、隨機存取記憶體（mnd〇m me丽y，RAM)、唯讀記憶體（read〇nlymem〇ry,R〇M) 以及前述之組合。 圖3A是根據本發明實施例繪示記憶體系統之通訊路 徑的概要圖’並且圖3B是繪示在圖3A所示記憶體系統中 啟動通訊路徑的概要圖。此外，圖3C是根據本發明實施
例繪示在圖3A所示記憶體系統中使用旗標位元之通訊路 徑的概要圖。 在圖3A中’系統1〇〇包括非揮發性記憶體1〇1、第— 處理益120、第二處理器13〇與雙_瑋記憶體14〇。非揮發 性記憶體ιοί是連接至第一處理器12〇β第一處理器12〇 與第二處理器13〇是經由通訊通道16〇彼此連接。通訊通 道〗60是使用標準介面（例如SRAM、UAR丁與usb介面 的其中之一）以在第—處理器12〇與第二處理器〗3〇之間 連接。 此外，第一處理器120與第二處理器130是連接至雙 12 1358640 22557pif.doc 埠記憶體140。例如’第—處理器12()是連接至雙·璋記憶 體140的第一埠141，並且第二處理器130是連接至雙_埠 記憶體140的第二埠142。
非揮發性錢體1G1會轉包括Ap開機碼、數據機 開機碼與數攄機作業軟體（“〇/s，,）碼的系統管理資訊。特 別是’非揮發性記憶體1G1 #記憶胞會組成多個區塊 llO'lln (η疋正整數）’並且每個區塊ιι〇 .·ιΐη會儲存 各別系統管理資訊。例如，第一記憶體區塊11〇會儲存Αρ 開機碼’第一錢體區塊ln會儲存數據機開機瑪，第三 1 己憶體區塊112會儲存數據機CVS碼，以及第η記憶魏 ^陪^會儲存錢資料。非揮發性記憶體1Q1可以是快閃 C憶體。 ^埠記憶體14G會提供處理記憶體空間給第一處理 ㈣合處理6 13G。特別是，雙·埠記憶體140的記 f也曰組成多個記憶體庫150、⑸、152與153。至少一 =隐，庫152或153會被指派經由第—埠141來專用地 用地存ί少=憶體庫150會被指派成經由第二埠來專 ‘二::嶋 151 會一 間，第！，：不，在系統100的啟動（start-up)作業期 的AP門^理裔120會根據健存在非揮發性記憶體101中 ㈣機。AP關碼可儲存在_發性記憶體 由存取第二塊110中’並且第一處理器120會藉 5己憶脰區塊11 〇以根據AP開機碼來開機。 13 1358640 22557pif.doc 在第一處理器12〇開機之後，第一處理器12〇會擷取 用於第二處理器130的啟動資訊。例如，數據機開機碼可 儲存在非揮發性記憶體1〇1的第二記憶體區塊111中，並 且數據機o/s碼可儲存在非揮發性記憶體101的第三記憶 ，區塊112中。隨後，第一處理器12〇會存取第二記憶體
區塊111以擷取數據機開機碼並在第一處理器120的RAM 體空間121中儲存所擷取的數據機開機碼。此外，第 一處理器120會存取第三記憶體區塊112以擷取數據機 〇/S碼並且在雙-埠記憶體140的共用記憶體庫151中儲存 所擷取的數據機Ο/S碼。 _在雙-埠記憶體140中儲存所擷取的數據機〇/s碼之 月丨J，第一處理器120會初始化整個雙_埠記憶體14〇。在初 始化之後’雙-埠記憶體140的暫存器會發送共用記憶體庫 151的存取旗標（access 至第一處理器。在接收 到存取旗標之後，第一處理器120會持有對共用記憶體庫 151的存取權並且之後經由第一埠141來在共用記憶體庫 151中開始寫入所擷取的數據機〇/s碼。 知後，第一處理器120會釋放數據機重置信號至第二 ，理器13G。數據機重置信號可由重置信號或經由在第一 處理器12G與第二處理器13G之間的通訊通道16〇來釋 放。重置錢可包括用於共帛記憶體庫151的存取旅標， ^吏得第二處理n w持有存取共用記憶體庫151的權以 j取數據機Q/S碼。另外，存取旗標可從第—處理器12〇 I獨地釋放至第二處理器130。 °° 14 1358640 22557pif.doc 在釋放數據機重置信號之後，第二處理器130會存取 第一處理器120的記憶體空間121以擷取數據機開 機碼。此外，第二處理器130會經由第二埠142來存取二 用圮憶體庫151以擷取數據機〇/s碼。特別是，第二處理 器130會從共用記憶體庫151中複製數據機〇/s碼至第二 專用記憶體庫150。在第二專用記憶體庫15〇中複製數據 機Ο/S碼之後，第二處理器130會根據數據機開機碼與數 據機ο/s碼來開始開機。 再者，在系統1〇〇作業期間，雙_埠記憶體14〇會由第 一處理器120與第二處理器130來存取。特別是，當第二 處理器130存取第二專用記憶體庫15〇時第一處理器12〇 會同時地存取第一專用記憶體庫丨52。 此外，在雙-埠記憶體14〇中會產生符記（t〇ken)以 用於每個共用記憶體庫。例如，用於共用記憶體庫151的 符記與對應指標會經由通訊通道16〇在第一處理器12〇與 第二處理器130之中傳送。 在雙-埠記憶體140中存取共用記憶體庫ι51之前，第 一處理器120與第二處理器13〇會確認其所有的符記。例 如，為了由第二處理器130寫入資料至共用記憶體庫151， 第二處理器130會檢查用於共用記憶體庫151的符記是否 已傳送於此。倘若用於共用記憶體庫151的符記已傳送至 第二處理器130時，則第二處理器13〇之後會存取共用記 憶體庫151以執行資料寫入作業。在資料寫入作業之後， 第二處理器130之後會釋放符記至第一處理器12〇。 15 獨 4〇 22557pif.doc “，接收到此符記之後，第—處理器120之後會存取共 用°己土體庫151。另外，在接收到此符記之後，在梅取資 料之别第一處理器120會複製在共用記憶體庫151中的資 料至第一專用記憶體庫152。 '
再者，在第—處理器120與第二處理器13〇其中之一 ^關機7休眠作業期間，第〆處理器120與第二處理器13〇 ，中之一的另一個會確認其所有用於共用記憶體庫151的 ^記。例如，在關機第一處理器12〇之前，倘若用於共用 ，體庫151的符記已傳送至第二處理器130時，則ς後 弟二處理器130會發送確認信號給第一處理器12(^在接 =到此確認信號之後，第一處理$ 12〇會㈣關衛休眠作 _然而，倘若用於共用記憶體庫151的符記未傳送到
13〇時’則第二處理器13G會發送用於符記的驾 备第一處理器120。在大約相同時間中，第二處理器13| 二啟動計時器。倘若第一處理器12〇仍然在運作模貝 ιΐΓίΓ112(3會在接收m釋放用於共用記憶體力 的付記至第二處理器130。 时然而，倘若在符記被傳送至第二處理器13〇之 益到期時，則系統會假設第一處理器u〇 遺失。因此，在計時器到期之後，= θ產生用於共用記憶體庫151的替代符記。 的4:由ΓΓ00運作之任何時間的期間，用她 月求會由弟一處理器120與第二處理器130的其中之一 16 1358640 22557pif.doc 發送至此第一處理器120與第二處理器13〇的其中之一 另-個。，例如，倘若第-處理器12〇需要存取共用記憶體 庫151並確認其未擁有此符記時，貝❻一處理@ 送用於共用記憶體庫151的請求至第二處理器13〇 收到用於共用記憶體庫151的請求之後，第二處群_ 會釋放此符記至第-處理器倘若當接收到此料時 第二處理器130正存取共用記憶體庫151時，則第二處理 益130會發送確認信號至第一處理器12〇，以使得第一产
理器120不會產生替代符記並且等待接收從第二處理J 130中所傳送的符記。 D 如圖3C所不，另外雙_埠記憶體14〇會包括且 位元㈣存器以追縱用於共用記憶體庫151的符記。j 如’第-處理器120與第二處理器13〇會檢查此旗標位元 以禮認此符記的佔用並請求此符記。此外，在存取共用記 憶體庫151完成之後暫存器會自動地清除旗標位元。此 外，。在開始關機/休眠作業之前，第-處理H 120或第二處 理器13G會在暫存n清除耻此符記的旗標位元之前完成 其對共用記憶體庫151的存取。 圖4A疋根據本發明再一實施例繪示記憶體系統之通 訊路控的概要圖，並且圖4B是緣示在圖4A所示記憶體系 統中^動通訊路徑的概要圖。此外，目4C是根據本發明 再實％例繪不在圖4Α所示記憶體系統中使用旗標位元 之通訊路徑的概要圖。 在圖4Α中’系統2〇〇包括非揮發性記憶體2〇卜第一 17 1358640 22557pif.doc 處理器220、第二處理器230與雙-埠記憶體240。非揮發 性記憶體201連接至第一處理器220。第一處理器22〇 ^ 弟一處理态230疋經由通訊通道260彼此連接。通訊通^ 260是使用標準介面（例如sraM、UART與USB介面的 其中之一）以在第一處理器220與第二處理器23〇之間 接。 此外，雙-埠記憶體240具有類似圖2β所示記憶體的 特殊模式。再者，非揮發性記憶體2〇1會保持包括Μ開 機碼、數據機開機碼與數據機〇/s碼的系統管理資訊。护 別是’非揮發性記憶體2()1㈣憶胞會組成多個區^ 210..^21η (η疋正整數），並且每個區塊21〇 ·21η會儲 各別系統管理資訊。例如，第一記憶體區塊21〇會儲存处 開機碼帛一δ己憶體區塊211會儲存數據機開機瑪，第三 =體區塊扣會儲存數據機⑽碼，以及第η記憶^ 記憶二會儲存系統資料。非揮發性記憶體201可以是快閃 理哭所示’在系統_啟動作業的期間，第—處 存在非揮發性記憶體2G1中的AP開機 記伊可儲存在非揮發性記憶體观的第一 :己匕^ 21Q中，並且第—處理器會藉由存取第— 錢肢&塊210以根據Ap開機碼來開機。 用於^第Z理裔220開機之後’第一處理器220會拍員取
儲存St器230的啟動資訊。例如，數據機開機竭可 储存在非揮發性記憶體201的第二記憶體區塊2ΐι中，I 18 1358640 22557pif.doc 且數據機o/s碼可儲存在非揮發性記憶體2〇ι的第三記憶 ，區塊212中。因此，第一處理器22〇會存取第二記憶體 品塊1以操取數據機開機碼並且在第一處理器220的 221帽存所娜的數職開機碼。此 第處理益220會存取第三記憶體區塊212以擷取數 = o/s碼並且在雙·埠記憶體中儲存所擷取的數據機
Ο/S 碼。 义结雙-淳5己憶體240中儲存所擁取的數據機ο/s碼之 刖/處理崙220會初始化整個雙_埠記憶體24〇。在初 :之後又_埠5己憶體240設為特殊模式。在正常模式 、技對於雙·璋記憶體240之每個記憶體庫的存取權是如實 戶f不。此外，在特殊模式中，正常專用記憶體庫可 由額外埠來存取。 如’在正常模式中’第二專用記憶體庫25G被指派 ^弟「埠242來專用地存取，並且在特殊模式中，第二 心意體庫250也可經由第一埠241來存取（如虛線箭 ' :°在特殊模式中’雙·埠記憶體24()的暫存器會發 πη。/用记憶體庫250的特殊存取旗標至第一處理器 饼笛-^收到特殊存取旗標之後’第一處理ϋ 220會持有 用記憶體庫250的特殊存取權並且可經由第一埠 爐；^^第―專用記憶體庫，中直接地寫人所擷取的數 Φ宜Λ *碼。在由第一處理器220在第二專用記憶體庫250 敌旒碑文據機Μ碼之後，第一處理器220會釋放特殊存 '、铽至雙-埠記憶體240並且雙_埠記憶體24〇會設定為 1358640 22557pif.doc • 正常模式。 • 此外，第一處理器220會釋放數據機重置信號至第二 •處理器230。數據機重置信號可由重置信號或經由在第一 處理器220與第二處理器230之間的通訊通道26〇來釋放。 • 在接收到數據機重置信號之後，第二處理器230會存 取第一處理器220的RAM記憶體空間221以擷取數據機 ，機碼。此外，第二處理器230會經由第二埠242來存取 春第二專用記憶體庫250以擷取數據機〇/s碼。之後，第二 處理裔230會根據此數據機開機碼與數據機〇/s碼來開始 開機。 再者，在系統200作業的期間，雙―埠記憶體會由 第一處理器220與第二處理器230來存取。特別是，當第 • 二處理器230存取第二專用記憶體庫250時第一處理器 220會同時地存取第一專用記憶體庫252。 此外，在雙-埠記憶體240中會產生符記以用於每個共 φ 用記憶體庫。例如，用於共用記憶體庫251的符記與對應 指標會經由通訊通道260在第一處理器220與第二^理^' 23〇之中傳送。另外，符記與指標可經由雙-埠記憶體24〇 的暫存器（未繪示）來傳送。 在雙-蜂ό己憶體240中存取共用記憶體庫mi之前，第 —處理器220與第二處理器230會確認其所有的符記。例 如，為了由第二處理器230寫入資料至共用記憶體庫251， 第一處理器230會檢查用於共用記憶體庫251的符#己是否 已傳送於此。倘若用於共用記憶體庫251的符記已傳送至 20 1358640 22557pif.doc 弟二處理ϋ 230時’則第二處理器23〇之後會存取共用記 ，體庫25丨以執行資料寫人作業。在資料寫人作業之後， 弟二處理器23G之後會釋放符記至第—處理器22〇。 在接收到此符記之後，第一處理器22〇之後會存取共 用α己^收庫2]。另外’在接收到此符記之後，在擷取資 料之二第-處理n 22G會複製在共用記憶體庫251中的資 料至第一專用記憶體庫252。
如圖4C所不，另外，雙_埠記憶體24〇會包括具有旗 ‘位兀的暫存器以追於共用記憶體庫251的符記。例 如^一處理器220與第二處理器23〇會檢查此旗標位元 ===記的佔用並請求此符記。此外，在共用記憶體 ^ 251的存取完成之後暫存器會自動地清除旗標位元。此 外，在開始關機/休眠作業之前，帛一處理器22〇或第二處 = ==:::此符記的旗標位元之前完成 / =根據本發明又—實施麟^憶體系統之通訊 3〇rc °在圖5中’系統包括非揮發性記憶體 錐埠二To3且20右第二處理器330與雙·槔記憶體340。 又-阜4體340具有如圖紐所示的特殊運作模式。 此外，非揮發性記憶體 、 數據機開機码與數據軸瑪的===: :=々3_記憶胞會組成多個區㈣^ 二正I數）’並且每個區塊3ι〇.·.3ΐη會 . 貧訊。例如’第—記憶體區塊31〇會儲存Μ開機碼^第 21 1358640 22557pif.doc 一。己隐體區塊311會儲存數據 ^ 312會儲存數據機〇/s瑪，機碼’ #三記憶體區塊 存系統資料。非揮發性 11記仏體區塊31n會儲 ^#_生記憶體3 二 機碼可儲存轉揮發杜 =1；^絲職。AP開 中，並且第-處理器記=區塊31。 以根據AP開機碼來開機。 錢體區塊310 在第-處理器320開機之後，第一處 用於第二處理器330的啟動n此，會榻取 Μ左y )啟動貝5fl。例如，數據機開機碼可 儲存在非縣性記憶體3〇1的第二記憶體區塊扣中，並 且數據機o/s碼可儲存在非揮發性記憶體3 體區塊312中。因此，第一處理器32〇會存㈣ 311與第三記憶體區塊312以操取數據機開機碼盘數 ，機o/s碼。此外，第一處理器32〇會在雙_痒記憶體· 中儲存所擷取的數據機開機碼與數據機〇/s碼。 在雙-埠記憶體340中儲存所擷取的數據機〇/s碼血數 據機Ο/S碼之前，第一處理器32〇會初始化整個雙_埠記憶 體340。在初始化之後，雙·埠記憶體34〇設為特殊模°式了 在正常模式中’對於雙-埠記憶體340之每個記憶體庫的存 取權是如實心箭頭所示。此外，在特殊模式中，正常專用 記憶體庫可由額外埠來存取。 例如，在正常模式中，第二專用記憶體庫35〇被指派 經由第二埠342來專用地存取，並且在特殊模式中第二專 22 1358640 22557pif.doc 用記憶體庫35〇也可經由第-蜂川來麵（如虛線箭頭 所示）。在特殊模式中，雙-埠記憶體34〇的暫存器會發送 用於第二專用記憶體庫350的特殊存取旗標至第一處理器 320 〇 在接收到特殊存取旗標之後，第一處理器320會持有 對第二專用記憶體庫350的特殊存取權並且可經由第4 341在第二專用記憶體庫35〇中直接地寫入所操取的數據 機開機碼與數據機ο/s ^在㈣—處理器32g在第二專 =體庫3:"寫入數據機開機碼與數據機〇/s碼之
Lo’:日H器320會釋放特殊存取旗標至雙埠記憶體 W又阜记憶體340會設定為正常模式。 严理ΐΙ’/Γ處理器320會釋放數據機重置信號至第二 3:::*楚在接收到數據機重置信號之後，第二處理器 埠342來存取第二專用記憶體庫350以擷 取數據機開機碼與數據機〇 會根:數據機開機碼與數據機二 的開機4=合=據機處理器(第二處理器） 業的此開機竭的轉移可i成f機。並且用於開機與⑽作 圖6是根據本發步驟中完成。 圖。如圖6斛- /力一霄施例繪示記憶體系統的概要 處理器系統：〇 3$括三個或更多處理器。例如， 第二處理器435。系統4〇f里器420、第一處理器430與 的非揮發性記憶體4Q1更包括用以保持糸統管理資訊 兴用以提供處理記憶體空間的多埠 23 1358640 22557pif.doc • §己憶體440。特別是，非揮發性記憶體401的記憶胞合％ 成多個區塊41〇...41n (n是正整數），並且每個^塊 .41〇···41η會儲存各別系統管理資訊。 例如，第一記憶體區塊410會儲存用於開機主處理器 ，42G ^機碼〇，第二記憶體區塊411會儲存用於開機第L 處理，430的開機碼1，第三記憶體區塊412會儲存用於 開機第二處理器435的開機碼2,以及第n記憶體區塊41n # 會儲存系統育料。非揮發性記憶體401可以是快閃記憶體。 此外，主處理器420、第一處理器43〇與第二處理器 435是經由各別埠連接至多埠記憶體440。多埠記憶體440 包括多個記憶體空間’其組成多個記憶體庫45〇、451、452 - 與453。例如，第一記憶體庫450是指派由第一處理器430 - 來專用地存取，第二記憶體庫451是指派由主處理器420、 第一處理器430與第二處理器435來共用地存取，第三記 憶體庫452是指派由主處理器42〇來專用地存取，並且第 四記憶體庫453是指派由第二處理器435來專用地存取。 籲 儘管未繪示’但在系統100、200、300與400中的記 憶體可以圖1B或1C的方式排列。例如，圖3所示的非揮 發性記憶體101與雙-埠記憶體14〇可整合地形成多埠混合 晶片、可直接地彼此連接（如圖le所示）或合併成多埠 #揮龟性5己丨思體（如圖1D所示）。再者，例如圖5所示 的非揮發性記憶體3〇1與雙_埠記憶體34〇可整合地形成多 埠此合晶片、可直接地彼此連接或合併成多埠非揮發性記 憶體。 24 1358640 22557pif.doc 此外’雙·埠記憶體140、240與340可具有不只兩埠。 再者，雙-埠記憶體140、240與340可以是虛擬（pseud〇) 雙-埠§己憶體（如圖2C所示）。 再者’值管在圖3、4與5中第一處理器120、220與 320疋繪不成應用程式處理器，但第一處理器12〇、220與 320也可以是任何適合的微處理器。類似地，儘管在圖3、 =與5中第-處理器13〇、23G與33()是綠示成數據機處理 i理ί第一處理器130、230與330也可以是任何適合的微 如上所述，根據本發明實施例之多處理界 含此記憶體系、统的記憶體管理方二「。 尤奸诚士欲ηη — 々/2r具有數項優點。例如， 統的記憶體管理方法中，一個 l3此5己隐體系 此=:的=二==: 此外，在根據本發明實施例 此記憶體系統的記憶體管理^夕處理盗系統以及包含 用一個具有多個記憶體庫的多埠個或多個處理器共 庫會被指派由每個處理器來專二2。至少一個記憶體 憶體庫會被指派由此些處理器存，’並且至少一個記 再者，在根據本發明實施你;之j此J低電源消耗。 此記憶體系統的記憶體管理夕处理益系統以及包含 在中，兩個或多個處理器共 25
圖 圖 1358640 22557pif>(joc 用一個具有多個記憶體庫的多埠記憶體，其中共用記憶體 的存取權會被指派與控制，由此避免存取碰撞。存取權是 由符記交握（token handshake )來控制。 再者’在根據本發明實施例之多處理器系統以及包含 此π憶體系統的記憶體管理方法中5共用多埠記憶體具有 特殊運作模式。在特殊運作模式中，正常專用記憶體庫可 經由額外埠來存取，由此增加資料轉移速率。 再者，在根據本發明實施例之多處理器系統以及包含 此圮憶體系統的記憶體管理方法中，共用多埠記憶體包括 具有旗標位元的暫存器以追蹤用於共用記憶體庫的存取符 記。特別是，在共用記憶體庫的使用完成之後暫存器會自 動地清除旗標位元。 此外，在根據本發明實施例之多處理器系統以及包含 此5己fe體系統的記憶體管理方法中，在處理器的關機/休眠 作業之前，會確期於共用記憶體庫的符記，並且倘 記被判斷為it失時，齡在預定時_期之後產生替代产 雖然本發明已以較佳實施例揭露如上，然其並非 限定本發明，任何熟習此技藝者，在不脫離本發明 和範圍内，當可作些許之更動與_，因此本發明之保 範圍當視後附之申請專利範圍所界定者為準。 ’'嗖 【圖式簡單說明】 1Α是根據本發明實施例繪示記憶體系統的概要 是根據本發明再一實施例誇示記憶體系統的回概 26 1358640 22557pif.doc 要圖。 圖1C是根據本發明又一實施例繪示記憶體系統的概 要圖。 圖1D是根據本發明另一實施例繪示記憶體系統的概 要圖。
圖2A至2C是根據本發明不同實施例分別繪示用於圖 1A至1C記憶體系統之雙-埠記憶體的概要圖。 圖3A是根據本發明實施例繪示記憶體系統之通訊路 徑的概要圖。 圖3B是繪不在圖3A所示記憶體系統中啟動通訊路徑 的概要圖。 圖3C是根據I發明f施例緣示在圖3八所示記憶體系 統中使用旗標位元之通訊路徑的概要圖。 i圖4八是根據本發明再一實施例緣示記憶體系統之通 汛路徑的概要圖。 圖4B是繞示在圖4A所示記憶體系統中啟 路徑 的概要圖。 圖4C是根據本發明再一實施例 體系統中使用旗標位元之通訊路經的概要圖回。不。思 圖5是根據本發明又一實施例絡 路徑的概要圖。 j'、、日不讀體錢之通訊 圖。圖6是根據本發明另—實施例_記憶體系統的概要 圖7是根據習知技術繪示多處理器系統的概要圖。 27 1358640 22557pif.doc 圖8是根據習知技術繪示另一多處理器系統的概要 圖。 圖9是繪示圖8所示雙-埠記憶體的概要圖。 【主要元件符號說明】 10 :多處理器系統 12 :第一處理器 14 :第二處理器 16 :第一記憶體 18 :第二記憶體 20 :多處理器系統 30 :多處理器系統 40 :多處理器系統 45 :雙-埠非揮發性記憶體 100 :系統 101 :非揮發性記憶體 110、111、112、113、1 In :記憶體區塊 120 :第一處理器 121 : RAM記憶體空間 130 :第二處理器 140 :雙-埠記憶體 141 :第一埠 142:第二埠 150、151、152、153 :記憶體庫 160 :通訊通道 28 1358640 22557pif.doc 200:系統 201 :非揮發性記憶體 210、211、212、213、21η :記憶體區塊 220 第一處理器 221 RAM記憶體空間 230 第二處理器 240 雙-埠記憶體 241 第一埠 242 第二埠 250 第二專用記憶體庫 251 共用記憶體庫 252 第一專用記憶體庫 260 通訊通道 300 糸統 301 非揮發性記憶體
310、311、312、313、31η :記憶體區塊 320 第一處理器 330 第二處理器 340 雙-埠記憶體 341 第一埠 342 第二埠 350 第二專用記憶體庫 400 3-處理器系統 401 非揮發性記憶體 29 1358640 22557pif.doc 410、411、412、41η :記憶體區塊 420 :主處理器 430 :第一處理器 435 :第二處理器 440 :多埠記憶體 450 :第一記憶體庫 451 :第二記憶體庫 452 :第三記憶體庫 453 :第四記憶體庫 1 :應用程式處理器 2:數據機處理器 3 :第一快閃記憶體 4:第一揮發性記憶體 5:第二揮發性記憶體 6:第二快閃記憶體 7 :雙-埠揮發性記憶體 30

Claims (1)

1358640
22557pif.doc 爲第95145113號中文專利 十 公告本 申請專利範圍： 1.一種記憶體系統，复 第-處理器； 括· 第二處理器，其可與所述第 第一記憶體，其用益通訊， 器'第二碼與啟動灿開 一記憶體可與所述第—處理器通^處心’其中所述弟 ?:記憶體，其設計用於所述第一處理哭； :二§己憶體’其設計用於所述第二處理J: 來共用第四記憶體，其由所述第一處理轉所述第=理器 $，一處理器從所述第-記憶體取得所述啟動 ί之==是經由所述第-處理器與所‘= 理器，用於開機所述第-^哭處/傳达至所述第二處 第一記憶體取得所述第一處理器從所述 第四記憶體中，且所诚笛一\並將所述第二碼儲存到所述 取得之所述第二碼複製到心第四記憶體所 述第====”體系統，其中所 處理器的其中之-來由所衫—處理器與所述第二 述第3二如範圍第1項/斤述之記憶體系統，其中所 分，：&化二、㈤讀妓揮發性記㈣裝置的一部 其中所述揮發性記憶體裝置是連接至所述第-L器 31 1358640 22557pif.doc 理咨，並且所述第-記憶體是連接至所述第 -處理益的非揮發性記憶體裝置。 Μ 、戒當-I:專利範圍第1項所述之記憶體系統，其中所 ^且一、第三與第四記憶體是揮發性記憶體裝置的-部分 性士己是非揮發性記憶體裝置’所述非揮發 的^通訊通道揮發性記憶體具有連接至所述第一處理器 5_·如^請專利範圍第ι項所述之記憶體系統，其中所 並且-、第二與第四記憶體是揮發性記憶體裝置的一部分 性記是連接至所述揮發性記憶體的非揮發 述第6一如ζ請專1範圍第1項所述之記憶體系統’其中所 的一邙八弟一、第二與第四記憶體是非揮發性記憶體裝置 7.一種記憶體系統，其包括： 第一處理器； 第二處理器； 、第一記憶體，其連接至所述第一處理器並且儲存第— 碼以開機所述[處理^、第二碼與轉碼關機所述 二處理器；以及 弟 、組件，其連接至所述第一處理器與所述第二處理器， 所述組件具有設計用於所述第一處理器的第一記憶體D 32 1358640 22557pif.doc 設計用於所述第二處理器的第 器與所述第二處理器共用的第和所述第—處理 其中所述第一處理器從所述 碼，且所述啟動碼是經由所述第取得所述啟動 器之間的通訊通道’由所述第二::::述第二處理 理器’用於開機所述第二處理=达至所述第二處 第-記憶體取得所述第二碼，：U-處理器從所述 第三記憶體區中’且所述第二處理器存到所述 區所Γ寻第二碼複製到所述第二記憶體區一己憶體 …8·如=專利範圍第7項所述之記憶體系統，其中所 述組件的第二。憶體區在同—時間可*所述第—處理器與 所述第二處理器的其中之一來存取。 。… 9. 如申請專利範圍第7項所述之記憶體系統，其 述第-記憶體是非揮發性記紐裝置，並且所述㈣牛 發性記憶體裝置。 10. —種開機包括第一與第二處理器之系統的方法立 包括： ” 在第一記憶體中取得第一碼以開機所述第—處理器； 由所述第一處理器在第一記憶體中取得啟動碼； 由所述第一處理器在所述第一記憶體中取得第二石馬； 在第二記憶體中儲存所取得的所述第二碼；以及 依據所述啟動碼啟動所述第二處理器， 其t所述啟動碼是經由所述第一處理器與所述第二處 理器之間的通訊通道，由所述第一處理器傳送至所述第二 33 22557pif.doc 處理器；且 括 其中在所述第二記憶體中儲存所取得的所述第二碼包 述第二碼：所述^憶體中儲存所取得的所 二處理器所共用；；心由所處理器與所述第 所述第三記憶體中複製所取得的 於所述第二處理器。〜4 ’所述苐二記憶體是設計用 二處第10項所述之開機包括第-與第 述第二處理考之門嫉、’其中所述第二碼包括具有用於所 器之⑽碼“第L|碼的第二碼或具有用於所述第二處理 二處圍第10項所述之開機包括第-與第 取得的所述第二碼包^I其中在所述第二記憶體中儲存所 第二= =體在用於所述第-處理器存取所述 所述理器在所述第二記憶體中儲存所取得的 第二體在用於所述第二處理器存取所述 13·如申請專利範圍第1〇項所述之開機包括第一與第 一处理态之系統的方法，更包括： 34 !358640 22557pif.doc 體 在儲存所取得的所述第二碼之前初始化所述第二記憶 二 R如申請專利範圍第1Q項所述之開機包 處理器之系統的方法，更包括： /、乐 從所述第-處理器中釋放重置信號 二處理器會在所述第-處理器釋= 置佗唬之後取得所述第二喝。 包括a-種開機包括第一與第二處理器之系統的方法，其 處理=據赫在第-記憶财的第—碼來開機所述第一 由所述第-處理器存取所述第—記 一記憶體中取得第二碼； m 初始化組件’所述組件可朗述第—處第 二處理器通訊； 由所述第-處理器存取所述第—記憶體以從所述第 一記憶體中取得啟動不| ; 由所衫-處理ϋ麵所述崎以 儲 存所取得的啟動碼； ΙϋΤΓ 由所述第二處_麵所馳件 啟動碼來開機所述第二處理器，以及 騎賴4 ，所述J-處理器與所述第二處理器之間的通訊通 二傳送所《二碼至所述第二處理器叫機所述第二處 理态， 35 1358640 22557pif.doc 其中由所述第二處理器存取所述組件 存的啟動碼來開機所述第二處理器包括： 艨所述儲 由所述第二處理器存取所述組件的第 在所述第-記憶體區儲存所述啟動碼，其 ^體f以 體區是設計來由所述第—處理器與所述第 2 用；以及 爽！益所共 件的記憶體區的所述啟動喝到所述組 I第玆理ί中所述第二記憶體區是設計用於所 =中請專利範圍第15項所述之開機包括第一虚 一處理益之錢的方法，更包括從所述第—處理^ 重置信號至所述第二處理器，所述重置信號是對;存= 述組件之制錢觀的權力。 q應存取所 —L7:如申請專利範㈣15項所述之開機包括第-與第 :件以統的方法，其中由所述第一處理器存取所述 、^^述組件中儲存所取得的啟動碼包括： 第』器存取所述組件之 用於所述第二ΪΪ器其帽述第二記憶體區是設計 的啟處理器在所述第二記憶體區中儲存所取得 憶體在用於所述第二處理器存取所述第二記 36
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101275752B1 (ko) 2005-12-06 2013-06-17 삼성전자주식회사 메모리 시스템 및 그것의 부팅 방법
KR20070112950A (ko) * 2006-05-24 2007-11-28 삼성전자주식회사 멀티-포트 메모리 장치, 멀티-포트 메모리 장치를 포함하는멀티-프로세서 시스템, 및 멀티-프로세서 시스템의 데이터전달 방법
KR100822468B1 (ko) * 2006-09-11 2008-04-16 엠텍비젼 주식회사 공유 메모리를 구비한 장치 및 코드 데이터 전송 방법
US20080113525A1 (en) * 2006-11-15 2008-05-15 Sandisk Il Ltd. Compact solid state drive and processor assembly
US8296581B2 (en) * 2007-02-05 2012-10-23 Infineon Technologies Ag Secure processor arrangement having shared memory
US8397010B1 (en) * 2007-04-16 2013-03-12 Juniper Networks, Inc. Convenient, flexible, and efficient management of memory space and bandwidth
KR101456593B1 (ko) * 2007-06-22 2014-11-03 삼성전자주식회사 플래시 메모리 장치를 포함하는 메모리 시스템
KR20090005786A (ko) * 2007-07-10 2009-01-14 삼성전자주식회사 메모리 사용확장 기능을 갖는 멀티패쓰 억세스블 반도체메모리 장치 및 그에 따른 메모리 사용확장 방법
JP2009080747A (ja) * 2007-09-27 2009-04-16 Panasonic Corp マルチプロセッサ装置および情報処理装置
KR101430687B1 (ko) * 2007-09-28 2014-08-18 삼성전자주식회사 다이렉트 억세스 부팅동작을 갖는 멀티 프로세서 시스템 및그에 따른 다이렉트 억세스 부팅방법
US9674176B2 (en) * 2007-12-26 2017-06-06 Intel Deutschland Gmbh Radio communication device and method for booting a radio communication device
KR20090095955A (ko) 2008-03-07 2009-09-10 삼성전자주식회사 불휘발성 메모리의 공유 구조에서 다이렉트 억세스 기능을제공하는 멀티포트 반도체 메모리 장치 및 그를 채용한멀티 프로세서 시스템
KR20100034415A (ko) * 2008-09-24 2010-04-01 삼성전자주식회사 메모리 링크 아키텍쳐를 활용한 부팅기능을 갖는 멀티 프로세서 시스템
KR101524602B1 (ko) * 2008-12-30 2015-06-01 삼성전자주식회사 듀얼 스탠바이 휴대단말기의 표시 방법 및 장치
KR20100100395A (ko) * 2009-03-06 2010-09-15 삼성전자주식회사 복수의 프로세서를 포함하는 메모리 시스템
US8254199B1 (en) 2009-12-29 2012-08-28 Micron Technology, Inc. Multi-channel memory and power supply-driven channel selection
JP5200085B2 (ja) * 2010-11-04 2013-05-15 レノボ・シンガポール・プライベート・リミテッド コンピュータを短時間で起動する方法およびコンピュータ
CN102654858B (zh) * 2011-03-04 2015-02-04 国基电子（上海）有限公司 双处理器系统及双处理器系统的通信方法
WO2013077867A1 (en) * 2011-11-22 2013-05-30 Intel Corporation Access control for non-volatile random access memory across platform agents
US8868876B2 (en) * 2011-12-28 2014-10-21 International Business Machines Corporation Dedicated large page memory pools
JP5824472B2 (ja) * 2013-04-25 2015-11-25 京セラドキュメントソリューションズ株式会社 メモリーアクセス制御システム及び画像形成装置
JP6038828B2 (ja) * 2014-03-17 2016-12-07 京セラドキュメントソリューションズ株式会社 電子機器およびデータ管理プログラム
WO2016014043A1 (en) * 2014-07-22 2016-01-28 Hewlett-Packard Development Company, Lp Node-based computing devices with virtual circuits
US10445240B2 (en) * 2014-08-01 2019-10-15 Analog Devices Global Unlimited Company Bus-based cache architecture
KR20160054850A (ko) * 2014-11-07 2016-05-17 삼성전자주식회사 다수의 프로세서들을 운용하는 장치 및 방법
US9952967B2 (en) 2015-03-10 2018-04-24 Toshiba Memory Corporation Method for controlling nonvolatile memory and storage medium storing program
US9983885B2 (en) * 2015-05-06 2018-05-29 Elbit Systems Of America, Llc BIOS system with non-volatile data memory
US10908614B2 (en) 2017-12-19 2021-02-02 Here Global B.V. Method and apparatus for providing unknown moving object detection
KR102504332B1 (ko) * 2018-02-21 2023-02-28 삼성전자주식회사 서로 이격되어 배치되는 범프 어레이들을 포함하는 메모리 장치 및 이를 포함하는 전자 장치
US11385829B2 (en) * 2019-08-05 2022-07-12 Cypress Semiconductor Corporation Memory controller for non-interfering accesses to nonvolatile memory by different masters, and related systems and methods

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5297260A (en) * 1986-03-12 1994-03-22 Hitachi, Ltd. Processor having a plurality of CPUS with one CPU being normally connected to common bus
DE3639571A1 (de) * 1986-11-20 1988-06-01 Standard Elektrik Lorenz Ag Verfahren und schaltungsanordnung zum urladen eines zweitrechners
US5155833A (en) * 1987-05-11 1992-10-13 At&T Bell Laboratories Multi-purpose cache memory selectively addressable either as a boot memory or as a cache memory
JPH02166549A (ja) 1988-12-21 1990-06-27 Mitsubishi Electric Corp 共有メモリ制御装置
JPH03192460A (ja) * 1989-12-22 1991-08-22 Matsushita Electric Ind Co Ltd 共通メモリ制御装置
JPH0410050A (ja) 1990-04-26 1992-01-14 Nec Corp 計算機システム
KR970002882B1 (ko) * 1992-06-11 1997-03-12 엘지전보통신 주식회사 다중 프로세서 시스템의 부트 스트랩 프로그램 로딩 방법 및 장치
JPH06195310A (ja) 1992-12-22 1994-07-15 Fujitsu Ltd マルチｃｐｕに対する制御データ書換え方法
JPH0736373A (ja) 1993-07-16 1995-02-07 Omron Corp プログラマブルコントローラ
JPH08161283A (ja) * 1994-12-07 1996-06-21 Sony Corp 複数プロセツサシステム
KR0178215B1 (ko) 1995-06-30 1999-04-15 배순훈 회전체의 신호전달 장치
US6438687B2 (en) * 1997-10-30 2002-08-20 Micron Technology, Inc. Method and apparatus for improved storage of computer system configuration information
US6385704B1 (en) * 1997-11-14 2002-05-07 Cirrus Logic, Inc. Accessing shared memory using token bit held by default by a single processor
KR19990055450A (ko) 1997-12-27 1999-07-15 윤종용 듀얼포트 메모리를 사용하는 프로세서의 인터페이스 장치
JP2000020492A (ja) 1998-06-29 2000-01-21 Yaskawa Electric Corp サブｃｐｕへのプログラムダウンロード方法およびそのｎｃ装置
US6308264B1 (en) 1998-09-30 2001-10-23 Phoenix Technologies Ltd. Dual use master boot record
US6401110B1 (en) * 1998-11-30 2002-06-04 International Business Machines Corporation Method for managing concurrent processes using dual locking
JP4123315B2 (ja) 1999-02-19 2008-07-23 株式会社安川電機 デュアルポートｒａｍのデータ受け渡し装置および方法
US6584560B1 (en) * 2000-04-19 2003-06-24 Dell Usa, L.P. Method and system for booting a multiprocessor computer
JP2002091934A (ja) 2000-09-12 2002-03-29 Mitsubishi Electric Corp デュアルポートメモリを用いたデータ伝送システム、及びデュアルポートメモリ
JP4154855B2 (ja) 2000-12-07 2008-09-24 富士電機システムズ株式会社 データ伝送制御装置
CN1251105C (zh) 2001-01-31 2006-04-12 株式会社日立制作所 数据处理系统和数据处理器
JP2003280980A (ja) 2002-03-20 2003-10-03 Matsushita Electric Ind Co Ltd 共有メモリ排他制御装置及び共有メモリ排他制御方法
EP1548601A1 (fr) * 2003-12-23 2005-06-29 Stmicroelectronics SA Contrôle d'accès mémoire dans un appareil électronique
DE102004009497B3 (de) 2004-02-27 2005-06-30 Infineon Technologies Ag Chipintegriertes Mehrprozessorsystem und Verfahren zur Kommunikation zwischen mehreren Prozessoren eines chipintegrierten Mehrprozessorsystems
US7623543B2 (en) * 2004-03-19 2009-11-24 Fujitsu Limited Token-controlled data transmissions in communication networks
JP4669673B2 (ja) 2004-07-02 2011-04-13 株式会社リコー メモリ排他制御装置、画像処理装置、及び画像形成装置
EP1653331B8 (en) * 2004-10-29 2012-03-14 ST-Ericsson SA An apparatus and method for entering and exiting low power mode
US7305544B2 (en) * 2004-12-10 2007-12-04 Intel Corporation Interleaved boot block to support multiple processor architectures and method of use
KR101275752B1 (ko) 2005-12-06 2013-06-17 삼성전자주식회사 메모리 시스템 및 그것의 부팅 방법
US8270732B2 (en) * 2009-08-31 2012-09-18 Behavioral Recognition Systems, Inc. Clustering nodes in a self-organizing map using an adaptive resonance theory network

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Publication number Publication date
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