KR19990055450A - 듀얼포트 메모리를 사용하는 프로세서의 인터페이스 장치 - Google Patents
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Abstract
프로세서의 인터페이스 장치가; 제1 및 제2데이타 영역과 제1 및 제2 플래그 영역으로 할당되며, 플래그 데이타 세트시 인터럽트신호를 발생하는 듀얼포트 메모리와; 데이타 전송시 듀얼포트 메모리의 제1플래그 영역에 표시 플래그를 세트한 후 듀얼포트 메모리의 제1데이타 영역에 전송할 데이타를 기록하며, 인터럽트신호 수신시 듀얼포트 메모리의 제2플래그 영역이 세트상태이면 제2데이타 영역에 저장된 데이타를 리드한 후 제1플래그 영역에 응답 플래그를 세트하고, 제2플래그 영역의 응답플래그가 세트상태이면 상기 듀얼포트 메모리를 초기화시킨 후 프리상태로 천이시키는 제1프로세서와; 데이타 전송시 듀얼포트 메모리의 제2플래그 영역에 표시 플래그를 세트한 후 듀얼포트 메모리의 제2데이타 영역에 전송할 데이타를 기록하며, 인터럽트신호 수신시 듀얼포트 메모리의 제1플래그 영역이 세트상태이면 제1데이타 영역에 저장된 데이타를 리드한 후 제2플래그 영역에 응답 플래그를 세트하고, 제1플래그 영역의 응답플래그가 세트상태이면 듀얼포트 메모리를 초기화시킨 후 프리상태로 천이시키는 제2프로세서로 구성된다.
Description
본 발명은 프로세서의 인터페이스 장치 및 방법에 관한 것으로, 특히 듀얼포트 메모리를 이용한 대기 단자가 없는 마이크포 프로세서의 인터페이스 장치 및 방법에 관한 것이다.
일반적으로 듀얼포트 메모리(Dual Port Random Access Memory)는 메모리의 정보를 억세스할 수 있는 포트들을 듀얼 포트로 구성하며, 이로인해 두개의 프로세서가 상기 듀얼포트 메모리를 억세스할 수 있다. 따라서 상기 듀얼포트 메모리는 멀티 프로세서 시스템에서 매우 유용하게 사용되고 있다. 즉, 상기 듀얼포트 메모리는 두개의 프로세서 사이를 인터페이스하는 장치에서 프로세서 간 인터페이스 기능을 매우 편리하게 수행한다.
이때 상기 프로세서와 듀얼포트 메모리 간에 데이터를 인터페이스하는 경우, 종래에는 상기 프로세서가 대기 단자(wait pin)를 구비하고 상기 프로세서가 비지 단자(busy pin)를 구비하여 데이터의 인터페이싱 흐름을 제어한다. 도 1는 듀얼포트 메모리113을 이용하여 프로세서10이 인터페이스 기능을 수행하는 구성을 도시하고 있다. 상기 도 1에서 디코더(decoder)115는 상기 프로세서111이 상기 듀얼포트 메모리113을 억세스할 시 상기 프로세서111의 출력을 디코딩하여 상기 듀얼포트 메모리113을 선택(chip enable)하는 기능을 수행한다.
상기 도 1을 참조하여 종래의 인터페이스 동작을 살펴보면, 프로세서111은 인터럽트 또는 요구(inquiry)에 의해 상기 듀얼포트 메모리113을 억세스할 수 있다. 이때 두개의 프로세서는 듀얼포트 메모리113을 동시에 억세스할 수 있는데, 이런 경우 데이터는 오류가 발생될 수 있다. 따라서 상기 듀얼포트 메모리113의 억세스 충돌(access conflict)을 방지하기 위하여, 인터페이스 장치는 중재로직(arbitration logic)을 갖는다. 상기 듀얼포트 메모리113은 두 포트들이 동시에 동일한 위치가 억세스되는 것은 표시하기 위한 비지로직(busy logic)을 구비한다. 그리고 상기 듀얼포트 메모리113은 억세스 가능한 두 개 중 어느 한 측의 처리를 허용하는 경우 나머지 다른 측에는 비지신호를 발생한다. 따라서 상기 도 1에 도시된 비지 단자는 현재 사용 중인 측의 동작이 종료될 때 까지 다른 측이 억세스하지 못하도록 상기 비지신호를 스톨(stall)한다. 상기 듀얼포트 메모리113을 정확하게 억세스하기 위하여, 프로세서111은 상기 듀얼포트 메모리113의 비지신호에 응답하기 위한 대기단자를 구비하고 있다. 따라서 상기 프로세서111은 데이터 인터페이스 시, 상기 대기단자의 상태를 검사하여 비지신호가 활성화된 상태이면 상기 듀얼포트 메모리113을 억세스하지 않고 대기하며, 상기 비지신호가 비활성화된 상태이면 상기 듀얼포트 메모리113을 억세스한다.
여기서 상기 비지 로직은 상기 듀얼포트 메모리113의 제1포트 및 제2포트가 동시에 동일한 어드레스를 억세스하는 상태를 하드웨어적으로 표시한다. 상기 비지 상태는 비지 상태에서 다른 측의 동작이 종료될 때 까지 유지되며, 상대측의 동작이 종료된 후에 해제된다. 일반적으로 상기 비지단자는 프로세서111의 대기단자에 연결된다. 상기 프로세서111이 상기 듀얼포트 메모리113을 억세스하는 경우, 상기 비지신호가 활성화된 상태이면 대기 시간 사이클(wait time cycles)이 억세스 시간 사이클(access time cycles)에 삽입된다. 상기 비지신호가 비활성화될 때 까지 상기 억세스 동작은 수행된다.
그러나 일부의 프로세서들은 대기 단자를 구비하지 않는다. 예를들면, 8051 계열의 마이크로 콘트롤러들은 상기 대기 단자를 구비하지 않고 있다. 상기 8051 계열은 8비트 마이크로 콘트롤러로서, 많은 분야에서 제어를 위하여 사용되고 있다. 따라서 상기와 같이 대기단자 없는 프로세서에서 상기 듀얼포트 메모리를 이용하여 인터페이스 기능을 수행하는 경우에도 상기와 같은 방법으로 듀얼포트 메모리의 억세스 동작을 제어할 수 있어야 데이터 충돌이 발생되지 않는다.
따라서 본 발명의 목적은 듀얼포트 메모리를 이용하여 대기단자 없는 프로세서의 인터페이스 기능을 구현할 시 데이터 충돌이 발생되지 않도록 인터페이스 기능을 구현할 수 있는 장치 및 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 실시에에 따른 프로세서의 인터페이스 장치는; 제1 및 제2데이타 영역과 제1 및 제2 플래그 영역으로 할당되며, 플래그 데이타 세트시 인터럽트신호를 발생하는 듀얼포트 메모리와; 데이타 전송시 상기 듀얼포트 메모리의 제1플래그 영역에 표시 플래그를 세트한 후 상기 듀얼포트 메모리의 제1데이타 영역에 전송할 데이타를 기록하며, 상기 인터럽트신호 수신시 상기 듀얼포트 메모리의 제2플래그 영역이 세트상태이면 상기 제2데이타 영역에 저장된 데이타를 리드한 후 상기 제1플래그 영역에 응답 플래그를 세트하고, 상기 제2플래그 영역의 응답플래그가 세트상태이면 상기 듀얼포트 메모리를 초기화시킨 후 프리상태로 천이시키는 제1프로세서와; 데이타 전송시 상기 듀얼포트 메모리의 제2플래그 영역에 표시 플래그를 세트한 후 상기 듀얼포트 메모리의 제2데이타 영역에 전송할 데이타를 기록하며, 상기 인터럽트신호 수신시 상기 듀얼포트 메모리의 제1플래그 영역이 세트상태이면 상기 제1데이타 영역에 저장된 데이타를 리드한 후 상기 제2플래그 영역에 응답 플래그를 세트하고, 상기 제1플래그 영역의 응답플래그가 세트상태이면 상기 듀얼포트 메모리를 초기화시킨 후 프리상태로 천이시키는 제2프로세서로 구성된 것을 특징으로 한다.
도 1은 대기단자가 있는 프로세서를 듀얼포트 메모리를 이용하여 인터페이스하는 장치의 구성을 도시하는 도면
도 2는 듀얼포트 메모리의 단자 구성 배열을 도시하는 도면
도 3은 대기단자가 없는 마이크포 프로세서를 듀얼포트 메모리를 이용하여 인터페이스하는 장치의 구성을 도시하는 도면
도 4는 상기 도 3의 듀얼포트 메모리의 메모리 맵 구성을 도시하는 도면
도 5는 본 발명의 실시예에 따라 대기 단자가 없는 프로세서의 인터페이스 기능을 수행하는 듀얼포트 메모리에서 데이터를 전송하는 과정을 도시하는 흐름도
도 6은 본 발명의 실시예에 따라 대기 단자가 없는 프로세서의 인터페이스 기능을 수행하는 듀얼포트 메모리에서 인터럽트를 처리하는 과정을 도시하는 흐름도
도 2는 일반적인 8 비트 듀얼포트 메모리의 단자 구성(pin configuration)을 도시하고 있다. 상기 도 2를 참조하면, 상기 듀얼포트 메모리20은 칩 인에이블단자(Chip Enable: CEL, CER), 리드/라이트(Read/Write: R/WL, R/WR), 비지단자(BUSYL, BUSYR), 인터럽트단자(INTL, INTR), 출력 인에이블단자(Output Enable: OEL, OER), 어드레스단자(AnL, AnR), 데이터 입출력단자(I/OnL, I/OnR) 등이 양측에 배열되며, 모두 듀얼 포트들로 구성됨을 알 수 있다. 여기서 하첨자(subscript)로 표시된 R은 우측(right)에 위치된 단자들을 의미하고 L은 좌측(left)에 위치된 단자들을 의미한다. 본 발명의 실시예에서는 상기 듀얼포트 메모리20이 IDT7130인 경우를 예로들어 설명하기로 한다. 상기 IDT7130은 8K(1K*8비트) CMOS 듀얼포트 램으로서, 상기 어드레스 단자들은 A0-A9의 10비트로 구성되고, 데이터 입출력단자 들은 I/O0-I/O7의 8비트로 구성된다.
도 3은 대기단자를 갖지 않는 프로세서10의 인터페이스 기능을 듀얼포트 메모리20을 이용하여 구현하는 장치의 구성을 도시하는 도면이다.
도 4는 상기 도 3의 듀얼포트 메모리20의 메모리 맵 영역 할당 예를 도시하는 도면으로, 4개의 영역으로 할당된다. 여기서 좌측 포트를 제1포트라고 가정하고 우측포트를 제2포트라 가정하며, 상기 좌측 포트에 연결되는 프로세서는 제1프로세서10이라고 가정하고, 우측포트에 연결되는 도시하지 않은 프로세서는 제2포트라고 가정한다. 상기 도 4와 같은 듀얼포트 메모리20에서 제1영역(000H-1FFH)21은 상기 제1프로세서10에서 기록하고 제2프로세서30에서 읽어가는 데이터 메모리 영역이며, 제2영역(200H-3FDH)22는 상기 제2프로세서30에서 기록하고 상기 제1프로세서10에서 읽어가는 데이터 메모리 영역이고, 제3영역(3FEH)23은 상기 제2프로세서30이 상기 듀얼포트 메모리20의 상태를 상기 제1프로세서10에 알리기 위한 플래그들을 저장하는 영역이며, 제4영역(3FFH)24는 상기 제1프로세서10이 상기 듀얼포트 메모리20의 상태를 상기 제2프로세서30에 알리기 위한 플래그들을 저장하는 영역이다. 따라서 상기 제1영역21 및 제2영역22는 데이타를 저장하는 영역이고, 제3영역23 및 제4영역24는 플래그를 저장하는 영역이다. 그리고 상기 플래그들은 상기 데이타 영역에 데이타를 저정하였음을 표시하는 데이타_표시_플래그(DATA_INDICATE)와 상기 데이타_표시_플래그에 응답하여 데이타를 리드하였음을 표시하는 데이타_응답_플래그(DATA_ACK)가 있다. 여기서 상기 제1영역21은 제1데이타 영역이 되고, 제2영역22는 제2데이타 영역이 되며, 제4영역24는 제1플래그 영역이 되고, 제3영역23은 제2플래그 영역이 된다.
상기와 같이 대기단자가 없는 프로세서는 상기 듀얼포트 메모리20을 억세스할 시, 상기 비지신호에 응답하지 않는다. 본 발명의 실시예는 대기단자가 없는 프로세서들이 상기 듀얼포트 메모리20을 이용하여 인터페이스 기능을 수행하는 방법에 관한 것이다. 본 발명의 기본적인 원리는 프로세서들이 동시에 상기 듀얼포트 메모리20의 동일한 위치를 억세스하지 않도록 제어한다. 이를위하여 본 발명의 실시예에서는 도 4에 도시한 바와 같이 상기 듀얼포트 메모리20의 영역을 각각의 기능에 따라 4개의 영역으로 할당하며, 임의 프로세서가 듀얼포트 메모리20을 사용할 시 해당하는 영역이 사용중 상태임을 표시한다. 따라서 상대 측 프로세서가 현재의 듀얼포트 메모리20의 사용중인 영역을 알 수 있으며, 따라서 사용중인 영역의 억세스를 비활성화시키므로써 비지 상태를 미연에 방지한다.
상기 도 2 - 도 4를 참조하면, 상기한 바와 같이 듀얼포트 메모리20은 상기 제1영역21 및 제2영역22에 데이터를 리드 또는 라이트 억세스 기능을 각각 독립적으로 수행할 수 있도록 2개의 포트들을 갖는다. 상기 듀얼포트 메모리20의 억세스 동작을 살펴보면, 우측에 위치된 제2프로세서30은 상기 듀얼포트 메모리20의 제2영역22에 데이터를 저장한 후 상기 제3영역23에 데이타_표시_플래그를 세트하며, 이때 상기 듀얼포트 메모리20은 상기 제1프로세서10에 인터럽트신호를 발생한다. 그러면 상기 제1프로세서10은 상기 듀얼포트 메모리20의 제2영역에 저장된 데이타를 리드한 후 상기 제4영역24에 데이타_응답_플래그를 세트하며, 상기 듀얼포트 메모리20은 상기 제2프로세서30에 인터럽트신호를 발생한다. 그러면 상기 제2프로세서30은 상기 듀얼포트 메모리20의 제2영역22에 저장한 데이타가 리드되었음을 감지하며, 상기 듀얼포트 메모리20은 프리 상태로 천이된다.
또한 좌측에 위치된 제1프로세서10은 상기 듀얼포트 메모리20의 제1영역21에 데이터를 저장한 후 상기 제4영역24에 데이타_표시_플래그를 세트하며, 이때 상기 듀얼포트 메모리20은 상기 제2프로세서30에 인터럽트신호를 발생한다. 그러면 상기 제2프로세서30은 상기 듀얼포트 메모리20의 제1영역21에 저장된 데이타를 리드한 후 상기 제3영역23에 데이타_응답_플래그를 세트하며, 상기 듀얼포트 메모리20은 상기 제1프로세서10에 인터럽트신호를 발생한다. 그러면 상기 제1프로세서10은 상기 듀얼포트 메모리20의 제1영역21에 저장한 데이타가 리드되었음을 감지하며, 상기 듀얼포트 메모리20은 프리 상태로 천이된다.
도 5 및 도 6은 본 발명의 실시예에 따라 상기 프로세서10 및 30이 상기 듀얼포트 메모리20을 통해 데이타를 전송하는 과정을 도시하는 흐름도로서, 도 5는 프로세서1가 듀얼포트 메모리20에 데이타를 전송하는 과정을 도시하는 흐름도이고, 도 6은 듀얼포트 메모리20에 저장된 데이타를 리드하는 동작을 도시하는 흐름도이다. 본 발명의 실시예에서는 상기 제1프로세서10이 상기 듀얼포트 메모리20에 데이타를 저장하고 제2프로세서30이 듀얼포트 메모리20에 저장된 데이타를 리드하는 예를 설명한다. 상기 도 5 및 도 6에서 괄호"( )"의 내용은 상기 제2프로세서30이 상기 듀얼포트 메모리20에 데이타를 저장하고 제1프로세서10이 듀얼포트 메모리20에 저장된 데이타를 리드하는 경우의 예를 설명하고 있다.
상기 도 5를 참조하면, 데이타를 상기 제2프로세서30에 전송하고자 하는 경우 상기 제1프로세서10은 51단계에서 상기 도 4와 같은 구조를 갖는 듀얼포트 메모리20의 제4영역(3FFH)24의 상태를 검사하여 상기 듀얼포트 메모리20의 상태를 검사한다. 이때 상기 듀얼포트 메모리20의 상태가 프리상태가 아닌 경우에는 데이타 전송 동작을 대기한다. 그러나 상기 듀얼포트 메모리20의 상태가 프리상태인 경우에는 52단계로 진행하여 상기 듀얼포트 메모리20의 제1영역(000H-1FFH)21에 전송하고자 하는 데이타를 기록한다. 이때 상기 듀얼포트 메모리20의 제1영역21에 전송 데이타를 기록 완료하면, 상기 제1프로세서10은 53단계에서 상기 듀얼포트 메모리20의 제4영역24에 데이타가 기록되었음을 나타내는 데이타_표시_플래그(DAT_INDICATE)를 기록하고, 54단계에서 상기 듀얼포트 메모리20의 상태를 비지상태로 천이시킨 후 전송 동작을 종료한다.
그러면 상기 듀얼포트 메모리20은 상기 제4영역24에 데이타_표시_플래그가 세트되면 상기 인터럽트단자 INTR을 활성화시키며, 이로인해 상기 제2프로세서30은 상기 듀얼포트 메모리20으로 부터 인터럽트신호를 수신하게 된다.
상기 인터럽트신호를 수신하면 상기 제2프로세서30은 도 6과 같은 과정으로 상기 듀얼포트 메모리20에 저장된 데이타를 리드한다. 상기 인터럽트신호가 수신되면, 상기 제2프로세서30은 61단계에서 상기 듀얼포트 메모리20의 제4영역24의 데이타를 리드하여 검사한다. 이때 상기 제2프로세서20은 62단계에서 상기 제4영역24에 데이타_표시_플래그가 세트되어 있음을 감지하면, 63단계에서 상기 듀얼포트 메모리20의 제1영역21에 기록된 데이타를 리드하며 인터럽트를 클리어시킨다. 이후 상기 제2프로세서30은 상기 제3영역23에 데이타_응답_플래그를 세트시킨다. 그러면 상기 듀얼포트 메모리20은 인터럽트단자 INTL을 활성화시킨다. 그러면 상기 제1프로세서10은 상기 인터럽트신호에 의해 상기 듀얼포트 메모리20의 제3영역23에 기록된 데이타를 리드하며, 65단계에서 상기 데이타_응답_플래그가 세트되었음을 감지하고, 66단계에서 상기 듀얼포트 메모리20의 상태를 프리상태로 천이시킨다.
상기와 같은 동작은 제1프로세서10에서 상기 듀얼포트 메모리20에 데이타를 기록하고 상기 제2프로세서30이 데이타를 읽어가는 동작을 예로들어 설명하고 있다. 그리고 상기 제2프로세서30에서 상기 듀얼포트 메모리20에 데이타를 기록하고 상기 제1프로세서10이 데이타를 읽어가는 동작도 동일하게 수행됨을 알 수 있다.
상술한 바와 같이 본 발명의 실시예에 따른 프로세서의 인터페이스 방법은 프로세서들이 상기 듀얼포트 메모리20의 동일 위치를 동시에 억세스하지 못하도록 상기 듀얼포트 메모리20의 영역들을 각 프로세서들에 대응되는 데이타 저장영역 및 플래그 영역들을 할당한다. 그리고 데이타 전송시 상기 듀얼포트 메모리에서 해당 프로세서에 할당된 플래그 영역에 데이타 기록을 알리는 플래그를 세트시킨 이후에 대응되는 데이타 저장영역에 데이타를 기록하며, 상대편 프로세서는 상기 플래그 영역의 상태에 따라 상기 데이타 저장영역에 기록된 데이타를 리드한 후, 자신에게 할당된 플래그 영역에 데이타를 읽어갔음을 표시한다. 따라서 상기 프로세서들은 상기 듀얼포트 메모리의 할당된 영역을 억세스하여 데이타를 기록하거나 리드하므로, 상기 듀얼포트 메모리의 동일한 위치를 동시에 억세스하지 않으며, 따라서 대기단자를 구비하지 않는 프로세서의 경우에도 상기 듀얼포트 메모리를 이용하여 정확한 인터페이스 기능을 수행할 수 있는 이점이 있다.
Claims (2)
- 프로세서의 인터페이스 장치에 있어서,제1 및 제2데이타 영역과 제1 및 제2 플래그 영역으로 할당되며, 플래그 데이타 세트시 인터럽트신호를 발생하는 듀얼포트 메모리와,데이타 전송시 상기 듀얼포트 메모리의 제1플래그 영역에 표시 플래그를 세트한 후 상기 듀얼포트 메모리의 제1데이타 영역에 전송할 데이타를 기록하며, 상기 인터럽트신호 수신시 상기 듀얼포트 메모리의 제2플래그 영역이 세트상태이면 상기 제2데이타 영역에 저장된 데이타를 리드한 후 상기 제1플래그 영역에 응답 플래그를 세트하고, 상기 제2플래그 영역의 응답플래그가 세트상태이면 상기 듀얼포트 메모리를 초기화시킨 후 프리상태로 천이시키는 제1프로세서와,데이타 전송시 상기 듀얼포트 메모리의 제2플래그 영역에 표시 플래그를 세트한 후 상기 듀얼포트 메모리의 제2데이타 영역에 전송할 데이타를 기록하며, 상기 인터럽트신호 수신시 상기 듀얼포트 메모리의 제1플래그 영역이 세트상태이면 상기 제1데이타 영역에 저장된 데이타를 리드한 후 상기 제2플래그 영역에 응답 플래그를 세트하고, 상기 제1플래그 영역의 응답플래그가 세트상태이면 상기 듀얼포트 메모리를 초기화시킨 후 프리상태로 천이시키는 제2프로세서로 구성된 것을 특징으로 하는 듀얼포트 메모리를 이용한 프로세서의 인터페이스 장치.
- 대응되는 프로세서들에 의해 각각 억세스되는 데이타 영역 들 및 플래그 영역들로 할당되며, 임의 플래그 데이타 세트시 상대 프로세서 측에 인터럽트신호를 발생하는 듀얼포트 메모리를 구비하는 프로세서의 인터페이스 방법에 있어서,데이타 전송시 송신측 프로세서에 할당된 상기 듀얼포트 메모리의 플래그 영역에 표시 플래그를 세트하고 상기 송신측 프로세서에 할당된 데이타 영역에 전송 데이타를 기록하는 과정과,인터럽트신호 발생시 수신측 프로세서가 상기 송신측 프로세서에 할당된 상기 듀얼포트 프로세서의 플래그 영역을 리드하며, 상기 표시 플래그 세트시 상기 송신측 프로세서의 데이타 저장 영역에 기록되는 데이타를 리드한 후 수신측 프로세서에 할당된 상기 듀얼포트 메모리의 플래그 영역에 응답 플래그를 세트하는 과정과,상기 인터럽트신호 발생시 상기 송신측 프로세서가 상기 수신측 프로세서에 할당된 상기 듀얼포트 메모리의 플래그 영역을 리드하며, 상기 응답 플래그 세트 상기 듀얼포트 메모리20을 초기화시켜 프리상태로 천이시키는 과정으로 이루어짐을 특징으로 하는 듀얼포트 메모리를 이용하는 프로세서의 인터페이스 방법.
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Publications (1)
| Publication Number | Publication Date |
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| KR19990055450A true KR19990055450A (ko) | 1999-07-15 |
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| KR1019970075394A KR19990055450A (ko) | 1997-12-27 | 1997-12-27 | 듀얼포트 메모리를 사용하는 프로세서의 인터페이스 장치 |
Country Status (1)
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1997
- 1997-12-27 KR KR1019970075394A patent/KR19990055450A/ko not_active IP Right Cessation
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