KR950000125B1 - 듀얼 포트램을 이용한 at-버스와 입출력 콘트롤러 프로세서의 인터페이스 회로 - Google Patents

듀얼 포트램을 이용한 at-버스와 입출력 콘트롤러 프로세서의 인터페이스 회로 Download PDF

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Abstract

내용 없음.

Description

듀얼 포트램을 이용한 AT-버스와 입출력 콘트롤러 프로세서의 인터페이스 회로
제 1 도는 본 발명에 따른 블럭구성도.
제 2 도는 제 1 도중 AT-버스 인터페이스부(30)의 상세 회로도.
제 3 도는 제 1 도중 DPR중재 로직부(50)의 상세 회로도.
제 4 도는 제 2 도 및 제 3 도의 각 부분의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 입출력 콘트롤러 프로세서 20 : 버퍼
30 : AT-버스 인터페이스부 40 : DPR
50 : DPR 중재 로직부 60 : 리프래쉬 및 DPR 제어 로직부
70 : 메모리 디코우드 로직
본 발명은 듀얼 포트램(Dual Port Random Access Memory : 이하 "DPR"이라 함)을 이용한 AT-버스와 입출력 콘트롤러(Controller) 프로세서(Processor)의 인터페이스(Interface) 회로에 관한 것으로, 특히 인텔(Intel) 계열의 32비트 프로세서(이하 "호스트"라 함)가 AT-버스를 채용하고 있는 시스템(System)에서 입출력 콘트롤러 프로세서로 모터롤라(Motorola)계열의 32비트 프로세를 사용할 경우 AT-버스와 입출력 콘트롤러 프로세서의 인터페이스 회로에 있어서, 16비트의 폭을 갖는 AT-버스와 32비트 프로세싱(Processing)을 하는 입출력 콘트롤러 프로세서가 입출력 콘트롤러 보드(Board)내의 로칼 메모리(Local Memory)인 DPR을 공유하여 호스트(PC-AT 또는 80386)와 입출력 콘트롤러의 데이타 전송이 가능토록 하는 인터페이스 회로에 관한 것이다.
종래의 AT-버스를 채용한 32비트 프로세서간의 데이타 전송은 입출력 콘트롤러 보드내에 래치(Latch)가 가능한 버퍼(Buffer)를 이용하여 호스트가 롱 워드(Long Word)이상의 데이타 전송시 16비트씩 2회에 걸쳐 버퍼에 데이타를 래치시킨후, 입출력 콘트롤러 프로세서에 인터럽트(Interrupt)를 걸어 읽어갈 수 있도록 되어 있다. 따라서 추가적인 버프 콘트롤 회로 및 인터럽트 교환 회로가 필수적으로 필요하게 되며, 2사이클(Cycle) 래치후 인터럽트란 순차적 절차를 항상 거쳐야 하므로 호스트에서는 웨이트(Wait) 사이클이 요구됨에 따라 AT-버스의 밴드폭(Bandwidth)에 나쁜 영향을 미치는 문제점이 있었다. 따라서 본 발명의 목적은 AT-버스와 입출력 콘트롤러 프로세서의 인터페이스 회로에 있어서, AT-버스와 입출력 콘트롤러 프로세서 이므로 회로 구성의 간소화 DMA(Mirect Memory Access) 전송이 가능하며, DPR을 공유하여 입출력 콘트롤러 프로세서는 호스트의 메모리 맵핑(Memory Mapping)에 독립적인 맵핑구조로 바이트(Byte), 워드(Word), 롱 워드단위의 액세스(Access)를 할 수 있고, 호스트는 바이트, 워드 단위의 액세스가 가능하며 듀얼포트 메모리 기능을 완벽하게 수행할 수 있는 인터페이스 회로를 제공함에 있다.
본 발명의 다른 목적은 DPR로서 DRAM(Dynamic Random Access Memory)을 사용하여 원가를 절감시킬 수 있으며 밴드폭을 충분히 이용할 수 있는 인터페이스 회로를 제공함에 있다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제 1 도는 본 발명에 따른 블럭 구성도로서, 입출력 콘트롤러를 전반적으로 제어하는 32비트 입출력 콘트롤러 프로세서(10)와, 상기 입출력 콘트롤러 프로세서(10)의 어드레스 콘트롤 신호 및 데이타를 버퍼링(Buffering)하는 버퍼(20)와, 어드레스 버스(1100)와 콘트롤 버스(1200) 및 데이타 버스(1300)를 갖는 16비트 폭의 AT-버스와 상기 버퍼(20)을 통한 상기 입출력 콘트롤러 프로세서(10)간의 데이타 전송을 비퍼링 및 제어하는 AT-버스 인터페이스부(30)와, 소정의 메모리 영역을 가지며 데이타 버스(2300)를 통하여 상기 AT-버스를 통한 호스트(도시하지 않았음)와 상기 입출력 콘트롤러 프로세서(10)에 의해 액세스되는 32비트폭의 DPR(40)과, 콘트롤 버스(2200)를 통한 상기 호스트와 상기 입출력 콘트롤러 프로세서(10)의 제어에 의해 상기 DPR(40)의 메모리 공유를 중재하는 DPR중재(Arbiter) 로직(Logic)부 (50)와, 어드레스 버스(2100)와 콘트롤 버스(2200)를 통하여 제어되며 상기 DPR(40)의 리프레쉬 및 액세스를 제어하는 리프레쉬 및 DPR 제어 로직부(60)와, 상기 입출력 콘트롤러 프로세서 (10)의 어드레스 신호를 디코우딩(Decoding)하여 상기 DPR(40)의 메모리 맵핑을 제어하는 메모리 디코우드 로직부(70)로 구성된다.
상기 제 2 도의 구성중 도시하지 않은 호스트는 인텔사의 32비트 프로세서인 80386이 사용될 수 있으며, 입출력 콘트롤러 프로세서(30)는 모토롤라사의 MC68020이 사용될 수 있다. 그리고 DPR(40)은 1M 바이트의 저장 용량을 갖도록 하면 충분하여, 4개의 256K DRAM으로 구성할 수 있다.
제 2 도는 상기 제 1 도의 구성중 AT-버스 인터페이스부(30)의 상세회로도로서, 상기 어드레스 버스(1100)를 통한 상기 호스트로부터의 어드레스중 하위 2비트 어드레스(SAØ, SA1)와 바이트, 워드 단위를 구별토록 하는 바이트 인에이블 신호(SBHE)를 입력하여 상기 DPR(40)에 액세스 바이트를 선택하는 제 1-제 4 바이트 선택신호(S1-S4)를 출력하는 바이트 선택회로(11)와, 상기 어드레스 버스(1100)를 통한 상기 호스트의 어드레스중 1 비트의 어드레스(SA1) 및 이의 반전된 어드레스
Figure kpo00001
와 상기 콘트롤 버스(1200)를 통한 메모리 선택신호
Figure kpo00002
, 메모리 리드신호
Figure kpo00003
와 상기 DPR(40)에 액세스되는 상기 데이타 버스(1300)를 통한 하위 8비트 데이타(Dø-D7) 및 상위 8비트 데이타(D8-D15)와 상기 데이타 버스(2300)를 통한 32비트 데이타(RDØ-RD31)의 상기 콘트롤 버스(2200)를 통한 호스트 인에이블 신호
Figure kpo00004
를 입력하여 버퍼 개폐를 제어하는 버퍼 제어회로(12)로 구성된다.
상기 제 2 도의 구성중 바이트 선택회로(11)는 인버터(N1)와 오아게이트(G1-G4)로 구성되며, 버퍼 제어회로(12)는 오아게이트(G5-G7)와 버스 트램시버(Bus Transceiver)(B1-B4)로 구성된다. 그리고 바이트 인에이블 신호
Figure kpo00005
는 상기 AT-버스의 데이타 버스(1300)의 하이 바이트 인에이블 신호로서 "하이(High)"일때는 바이트 단위의 데이타를 "로우(Low)"일때는 워드단위의 데이타를 액세스하고자 하는 것을 나타내는 신호이다. 제 1-제 4 바이트 선택신호(S1-S4)는 상기 2비트 어드레스(SAØ, SA1)와 상기 바이트 인에이블 신호(SBHE)에 따라 상기 DPR(40)의 액세스되는 데이타 바이트를 선택하는 신호로서 제 1 바이트 선택신호(S1)는 제 1 바이트 데이타(DØ-D7)를, 제 2 바이트 선택신호(S2)는 제 2 바이트 데이타(D8-D15)를, 제 3 바이트 선택신호(S3)는 제 3 바이트 데이타(D16-D23)를, 제 4 바이트 선택신호(S4)는 제 4 바이트 데이타(D24-31)를 선택하는 신호이다. 또한 상기 메모리 선택신호
Figure kpo00006
는 상기 콘트롤 버스(1200)를 통하여 상기 호스트로부터 입력되는 신호로서 상기 DPR(40)을 선택하는 메모리 디코우드 신호이다. 메모리 리드신호
Figure kpo00007
는 상기 콘트롤버스(1200)를 통하여 상기 호스트로부터 입력되는 신호로서 상기 DPR(40)에 저장된 데이타의 리드신호이다. 호스트 인에이블 신호
Figure kpo00008
는 상기 DPR중재 로직부(50)로부터 입력되는 신호로서 상기 호스트의 상기 DPR(40)에 대한 액세스 허용 신호이다.
제 3 도는 상기 제 1 도의 구성중 DPR중재 로직부(50)의 상세회로도로서, 상기 호스트의 상기 메모리 선택신호
Figure kpo00009
와 상기 입출력 콘트롤러 프로세서(10)의 램선택 신호
Figure kpo00010
와 시스템 클럭(CLK) 및 이의 반전 클럭
Figure kpo00011
과 시스템 리세트신호
Figure kpo00012
를 입력하여 상기 DPR(40)의 액세스를 중재하는 호스트 인에이블 신호
Figure kpo00013
와 콘트롤러 인에이블 신호
Figure kpo00014
를 발생하여 각각 상기 호스트와 입출력 콘트롤러 프로세서(10)로 출력하는 DPR 액세스 인에이블 회로(31)와, 상기 호스트 인에이블 신호 및
Figure kpo00015
상기 콘트롤러 인에이블 신호
Figure kpo00016
와 상기 호스트로부터의 메모리 라이트 신호
Figure kpo00017
및 메모리 리드 신호
Figure kpo00018
와 상기 입출력 콘트롤러 프로세서(10)로부터의 데이타 스트로브(Strobe) 신호
Figure kpo00019
와 시스템 리세트 신호(RESET)와 상기 반전 클럭
Figure kpo00020
을 입력하여 상기 호스트로 입출력 채널 준비신호
Figure kpo00021
를 발생출력하여 상기 입출력 콘트롤러 프로세서(10)로 데이타 스트로브 액크날리지(Acknowledge) 신호
Figure kpo00022
를 발생 출력하여 상기 호스트와 상기 입출력 콘트롤러 프로세서(10)가 동시에 상기 DPR(40)를 액세스하고자 할때 액세스를 못하지 된쪽에 웨이트(Wait)상태가 되도록 하는 웨이트회로(32)와, 상기 시스템 클럭(CLK)를 반전시켜 상기 DPR액세스 회로(31)와 웨이트 회로(32)에 제공하는 인버터(N2)로 구성된다.
상기 제 3 도의 구성중 DPR 액세스 회로(31)는 오아게이트(G8-G9)와 D 플립플롭(DF1-DF4)과 저항(R1)으로 구성되며, 웨이트 회로(32)는 낸드게이트(G10)와 오아게이트(G11-G13)와 앤드게이트(G14-G15)와 인버터(N3-N5)와 D 플립플롭(DF5)과 카운터(CNT1)와 콘넥터(C1-C2)로 구성된다. 여기서 상기 콘넥터(C1-C2)는 설계시에 소망하는 단자를 접속시킴으로써 상기 입출력 채널 준비신호
Figure kpo00023
및 데이타 스트로브 액크날리지 신호
Figure kpo00024
의 타이밍을 조절할 수 있다. 또한 메모리 선택신호
Figure kpo00025
와 메모리 리드 신호
Figure kpo00026
와 호스트 인에이블 신호
Figure kpo00027
는 전술한 바와 같으며, 램 선택 신호
Figure kpo00028
는 상기 입출력 콘트롤러 프로세서(10)로부터 메모리 디코우드 로직부(70)를 통하여 입력되는 신호로서 상기 DPR(40)에 데이타를 라이트하기 위한 신호이다. DPR(40)를 선택하는 신호이다. 시스템 클럭(CLK)은 시스템의 메인 클럭으로 본 발명에서는 25MHZ가 된다. 메모리 라이트 신호
Figure kpo00029
는 상기 콘트롤 버스(1200)를 통하여 상기 호스크로부터 입력되는 신호로서 상기 데이타 스트로브 신호
Figure kpo00030
는 상기 입출력 콘트롤러 프로세서(10)의 데이타 스토로브 신호이다. 입출력 채널 준비 신호
Figure kpo00031
는 상기 호스트와 입출력 콘트롤러 프로세서(10)가 동시에 액세스하고자 하여 호스트가 액세스를 하지 못하게 될때 호스트를 웨이트상태가 되도록 하는 신호이며, 데이타 스트로브 액크날리지 신호
Figure kpo00032
는 입출력 콘트롤러 프로세서(10)가 액세스를 하지 못하게 될때 입출력 콘트롤러 프로세서(10)를 웨이트 상태가 되도록 하는 신호이다. "콘트롤러 인에이블 신호
Figure kpo00033
는 상기 입출력 콘트롤러 프로세서(10)의 상기 DPR(40)에 대한 액세스 허용 신호이다.
제 4 도는 상기 제 2 도 및 제 3 도의 각 부분의 동작 타이밍도로서, (A)는 호스트만이 DPR(40)을 액세스할때의 신호 파형을 나타낸 것이며, (B)는 입출력 콘트롤러 프로세서(10)만이 DPR(40)을 액세스할때의 신호 파형을 나타낸 것이며, (C)는 호스트가 DPR(40)을 액세스하고 있는중에 입출력 콘트롤러 프로세서(10)가 액세스하고자 할때의 신호 파형을 나타낸 것이며, (D)는 입출력 콘트롤러(10)가 DPR(40)을 액세스하고 있는 중에 호스트가 액세스하고자 할때의 신호 파형을 나타낸 것이다.
이하 본 발명에 따른 제 1 도 내지 제 3 도의 동작예를 제 4 도의 동작 타이밍도를 참조하여 상세히 설명한다. 도시하지 않는 호스트와 제 1 도의 입출력 콘트롤러 프로세서(10)는 1M 바이트 범위내에서 서로 독립되게 맵핑된 DPR(40)을 공유하게 된다. 상기와 같은 상태에서 호스트와 입출력 콘트롤러 프로세서(10)가 서로 다른 시간에 DPR(40)을 액세스할 경우에는 상기 DPR(40)내의 DRAM의 리프레쉬 시간을 제외한 웨이트없이 액세스가 가능하게 된다. 그러나 호스트 또는 입출력 콘트롤러 프로세서(10)가 동시에 DPR(40)을 액세스하고자 할때와 어느 한쪽이 액세스중에 다른 쪽에서 액세스할 경우 DPR중재 로직부(50)의 중재에 의하여 상기 DPR(40)에 대한 액세스를 제어하게 된다. 그리고 AT-버스 인터페이스부(30)의 바이트 선택회로(11)에 의해 상기 호스트에 의해 액세스되는 DPR(40)의 바이트 데이타를 선택함으로써 바이트, 워드, 롱워드 단위의 액세스가 가능하게 되며 버퍼 제어회로(12)에 의해 버퍼의 개폐가 제어된다. 먼저 상기 호스트 또는 입출력 콘트롤러 프로세서(10)중 어느 하나만에 의해 DPR(40)이 액세스되는 각 경우의 동작을 설명하면 다음과 같다.
첫번째로 호스트에서 DPR(40)을 액세스할 때 즉, 리드 또는 라이트할때는 제 4a 도와 같이 주변회로에서 메모리 선택회로
Figure kpo00034
가 "로우(Low)"가 되며, 이 신호에 의해 제 3 도의 DPR 액세스 인에이블 회로(31)에서 2사이클 후 호스트 인에이블 신호
Figure kpo00035
를 "로우"로 만들어 입출력 콘트롤러 프로세서(10)의 동작에 아무런 영향을 주지 않고 DPR(40)을 리드 또는 라이트할 수 있다. 이때 실제로 DPR(40)에 리드 또는 라이트되는 시간은 제 4a 도에서 T1시간 동안이다. 그리고 웨이트 회로(32)의 입출력은 제 4a 도에 나타낸 바와 같다.
두번째로 입출력 콘트롤러 프로세서(10)가 DPR(40)을 액세스할때는 제 4b 도와 같이 랩 선택신호
Figure kpo00036
가 "로우"가 되며, 이 신호에 의해 제 3 도의 DPR 액세스 인에이블 회로(31)에서 2사이클후 콘트롤러 인에이블 신호
Figure kpo00037
를 "로우"로 만들어 호스트에 영향을 미치지 않고 리드 또는 라이트할 수 있다. 이때 실제로 DPR(40)에 리드 또는 라이트되는 시간은 제 4b 도에서 T2시간 동안이다. 그리고 웨이트 회로(32)의 입출력은 제 4b 도에 나타낸 바와 같다. 한편 호스트와 입출력 콘트롤러 프로세서(10)가 동시에 DPR(40)을 액세스할 경우 액세스할 당시의 프로세서 클럭의 위상에 따라 우선 순위가 결정되어 우선권을 얻은 쪽이 DPR(40)을 액세스하고 다른 쪽은 웨이트 상태가 되어 DPR(40)이 릴리즈(Release)될때를 기다린다. 즉, 어느 한쪽이 DPR(40)을 액세스 중 다른 쪽에서 액세스할때는 먼저 액세스중인 사이클이 끝날때까지 웨이트 상태가 되며 액세스 사이클이 끝나면 바로 다른 쪽에서 액세스할 수 있게 된다.
상기 호스트 또는 입출력 콘트롤러 프로세서(10)중 어느 한쪽이 DPR(40)을 액세스 하는 중에 다른쪽이 액세스를 하는 경우의 동작을 설명하면 다음과 같다. 첫번째로 호스트가 이미 DPR(40)에 리드 또는 라이트하는 중에 입출력 콘트롤러 프로세서(10)가 액세스하고자 하면 제 4c 도와 같이 호스트 인에이블 신호
Figure kpo00038
에 의해 콘트롤러 인에이블 신호
Figure kpo00039
를 금지(Inhidit)시켜 호스트의 액세스 사이클이 끝날때까지 입출력 콘트롤러 프로세서(10)를 대기 상태로 만들게 되며, 호스트 인에이블 신호
Figure kpo00040
가 "하이"가 된 이후 콘트롤러 인에이블 신호
Figure kpo00041
가 "로우"가 되어 입출력 콘트롤러 프로세서(10)에 의한 리드 또는 라이트가 가능하게 된다. 이때 호스트가 DPR(40)을 리드 또는 라이트하는 시간은 T1시간 동안이며 입출력 콘트롤러 프로세서(1)가 리드 또는 라이트하는 시간은 T2시간 동안이다. 그리고 DPR중재 로직부(50)의 입출력은 제 4c 도에 나타낸 바와같다. 두번째로 입출력 콘트롤러 프로세서(10)가 이미 DPR(40)에 리드 또는 라이트하는 중에 호스트가 액세스하고자 하면 제 4d 도와 같이 콘트롤러 인에이블 신호
Figure kpo00042
가 "하이"가 된 이후에 호스트 인에이블 신호
Figure kpo00043
가 "로우"가 되어 호스트에 의한 리드 또는 라이트가 가능하게 된다. 이때 T1, T2시간은 상기 제 4c 도에서와 같으며 DPR중재 로직부(50)의 입출력은 제 4d 도에 나타낸 바와 같다. 한편 16비트쪽의 AT-버스를 통한 메모리 액세스와 입출력 콘트롤러 프로세서(10)의 직접 액세스는 바이트, 워드, 롱워드 단위로 각각 고유의 특성을 유지하면서 DPR의 역할을 하게 된다. 상술한 바와 같이 본 발명은 AT-버스와 입출력 콘트롤러 프로세서의 인터페이스 회로에 있어서, AT-버스와 입출력 콘트롤러 프로세서가 DPR을 공유하여 입출력 콘트롤러 프로세서가 호스트의 메모리 맵핑에 독립적인 맵핑구조로 바이트, 워드, 롱 워드 단위의 액세스를 하며 호스트는 바이트, 워드 단위의 액세스를 할 수 있도록 하는 인터페이스 회로로서 회로의 구성을 간단히 하여 원가를 절감시킬 수 있으며 밴드폭을 충분히 이용할 수 있는 잇점이 있다. 또한 호스트와 입출력 콘트롤러 프로세서간에 데이타의 DMA 전송이 가능한 잇점이 있다.

Claims (3)

  1. 듀얼 포트 랩을 이용한 AT-버스와 입출력 콘트롤러 프로세서의 인터페이스 회로에 있어서, 입출력 콘트롤러를 전반적으로 제어하는 32비트 입출력 콘트롤러 프로세서(10)와, 상기 입출력 콘트롤러 프로세서(10)의 어드레스와 콘트롤 신호 및 데이타를 버퍼링하는 버퍼(20)와, 어드레스 버스(1100)와 콘트롤 버스(1200) 및 데이타 버스(1300)를 갖는 16비트 폭의 AT-버스와 상기 버퍼(20)를 통한 상기 입출력 콘트롤러 프로세서(10)간의 데이타 전송을 버퍼링 및 제어하는 AT-버스 인터페이스부(30)와, 소정의 메모리 영역을 가지며 데이타 버스(2300)을 통하여 상기 AT-버스를 통한 호스트와 상기 입출력 콘트롤러 프로세서(10)에 의해 액세스되는 32비트 폭의 DPR(40)과, 콘트롤 버스(2200)를 통한 상기 호스트와 상기 입출력 콘트롤러 프로세서(10)의 제어에 의해 상기 DPR(40)의 메모리 공유를 중재하는 DPR중재 로직부(50)와, 어드레스 버스(2100)와 콘트롤 버스(2200)를 통하여 제어되며 상기 DPR(40)의 리프레쉬 및 액세스를 제어하는 리프레쉬 및 DPR 제어 로직부(60)와, 상기 입출력 콘트롤러 프로세서(10)의 어드레스 신호를 디코우딩하여 상기 DPR(40)의 메모리 맵핑을 제어하는 메모리 디코우드 로직부(70)로 구성됨을 특징으로 하는 듀얼 포트 램을 이용한 AT-버스와 입출력 콘트롤러의 프로세서의 인터페이스 회로.
  2. 제 1 항에 있어서, AT-버스 인터페이스부(30)가 상기 어드레스 버스(1100)를 통한 상기 호스트로부터의 어드레스중 하위 2비트 어드레스(SAØ, SA1)와 바이트, 워드 단위를 구별토록 하는 바이트 인에이블 신호(SBHE)를 입력하여 상기 DPR(40)의 액세스 바이트를 선택하는 제 1-제 4바이트 선택신호(S1-S4)를 출력하는 바이트 선택회로(11)와, 상기 어드레스 버스(1100)를 통한 상기 호스트의 어드레스중 1비트의 어드레스(SA1) 및 이의 반전된 어드레스
    Figure kpo00044
    와 상기 콘트롤 버스(1200)를 통한 메모리 선택신호
    Figure kpo00045
    , 메모리 리드신호
    Figure kpo00046
    와 상기 DPR(40)에 액세스되는 상기 데이타 버스(1300)를 통한 하위 8비트 데이타(Dø-D7) 및 상위 8비트 데이타(D8-D15)와 상기 데이타 버스(2300)를 통한 32비트데이타(RDø-RD31)의 상기 콘트롤 버스(2200)를 통한 호스트 인에이블 신호
    Figure kpo00047
    를 입력하여 버퍼 개체를 제어하는 버퍼 제어회로(12)로 구성됨을 특징으로 하는 듀얼 포트 램을 이용한 AT-버스와 입출력 콘트롤러 프로세서의 인터페이스 회로.
  3. 제 1 항에 있어서, DPR중재 로직부(50)가 상기 호스트의 상기 메모리 선택신호
    Figure kpo00048
    와 상기 입출력 콘트롤러 프로세서(10)의 램 선택신호
    Figure kpo00049
    와 시스템 클럭(CLK) 및 이의 반전 클럭
    Figure kpo00050
    과 시스템 리세트 신호
    Figure kpo00051
    를 입력하여 상기 DPR(40)의 액세스를 중재하는 호스트 인에이블 신호
    Figure kpo00052
    와 콘트롤러 인에이블 신호
    Figure kpo00053
    를 발생하여 각각 상기 호스트와 입출력 콘트롤러 프로세서(10)로 출력하는 DPR 액세스 인에이블 회로(31)와, 상기 호스트 인에이블 신호
    Figure kpo00054
    및 상기 콘트롤러 인에이블 신호
    Figure kpo00055
    와 상기 호스트로부터의 메모리 라이트 신호
    Figure kpo00056
    및 메모리 리드 신호
    Figure kpo00057
    와 상기 입출력 콘트롤러(10)로부터의 데이타 스트로브 신호
    Figure kpo00058
    와 시스템 리세트 버스 신호(RESET)와 상기 반전 클럭
    Figure kpo00059
    를 입력하여 상기 호스트로 입출력 채널 준비신호
    Figure kpo00060
    를 발생출력하여 상기 입출력 콘트롤러 프로세서(10)로 데이타 스트로브 액크날리지 신호
    Figure kpo00061
    Figure kpo00062
    를 발생 출력하여 상기 호스트와 상기 입출력 콘트롤러 프로세서(10)가 동시에 상기 DPR(40)을 액세스하고자 할때 액세스를 못하에 된 쪽에 웨이트상태가 되도록 하는 웨이트 회로(32)와, 상기 시스템 클럭(CLK)을 반전시켜 상기 DPR 액세스 회로(31)와 웨이트 회로(32)에 제공하는 논리게이트(N2)로 구성됨을 특징으로 하는 듀얼 포트 램을 이용한 AT-버스와 입출력 콘트롤러 프로세서의 인터페이스 회로.
KR1019900013527A 1990-08-30 1990-08-30 듀얼 포트램을 이용한 at-버스와 입출력 콘트롤러 프로세서의 인터페이스 회로 KR950000125B1 (ko)

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