KR19980068130A - 공유메모리를 이용한 데이터 액세스 제어장치 - Google Patents
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Abstract
본 발명은 공유메모리를 이용한 데이터 액세스 제어장치에 관한 것으로서, 특히 복수의 입출력포트를 구비하고 소정의 어드레스신호와 제어신호에 따라 소정의 데이터가 리드 및 라이팅되는 공유메모리와; 상기 공유메모리의 일측포트단과 어드레스버스 및 제어신호라인을 공유하고 상기 공유메모리로부터 데이터 액세스 대기신호를 전송받을 수 없는 제 1 프로세서와; 상기 공유메모리의 타측포트단과 어드레스버스 및 제어신호라인을 공유하고 상기 공유메모리로부터 데이터 액세스 대기신호를 전송받을 수 있는 제 2 프로세서; 및 상기 공유메모리와 대기신호단자가 없는 제 1 프로세서 사이에 설치되고 상기 공유메모리로부터 대기신호가 출력되면 제 1 프로세서에서 출력된 어드레스 및 제어신호를 일정시간 지연시켜 데이터를 액세스하는 액세스제어부를 구비한다. 따라서, 본 발명은 공유메모리와 데이터를 액세스하는 복수의 프로세서가 동시에 동일한 데이터를 액세스할 때 대기상태가 지원되지 않는 경우에 발생되는 데이터 충돌현상을 방지함으로써, 공유메모리를 사용한 데이터 통신 방식에 있어서 프로세서의 선택범위를 넓혀주고, 임의의 데이터 전송규약없이도 데이터 교환이 가능하며, 고속의 데이터 통신이 가능한 효과가 있다.
Description
본 발명은 공유메모리(듀얼포트 메모리)에 관한 것으로서, 특히 공유메모리와 데이터를 액세스하는 복수의 프로세서가 동시에 동일한 데이터를 공유메모리로부터 액세스할 때 대기상태가 지원되지 않는 경우에 발생될 수 있는 데이터 충돌현상을 방지한 공유메모리를 이용한 데이터 액세스 제어장치에 관한 것이다.
일반적으로, 하나 이상의 마이크로프로세서를 사용하는 시스템에 있어, 프로세서들 사이에서 빠른 데이터 교환을 위해 공유메모리를 사용하는 시스템이 많아지고 있다. 상기 공유메모리란 하나의 데이터 공간을 가지면서 두 개의 포트 즉, 데이터버스와, 어드레스버스 및 제어신호를 두 개 이상 가지고 있는 메모리를 말한다.
상기 공유메모리는 두 개의 프로세서가 동일한 어드레스를 동시에 액세스하고자 할 때 데이터 충돌 현상을 막기 위해 조금이라도 나중에 액세스 한 프로세서로 하여금 대기상태에 놓이도록 함으로써 데이터 충돌 현상을 막을 수 있다.
종래의 공유메모리 장치의 일실시예는 도면 도 1 에 도시된 바와 같이, 소정의 어드레스 및 제어신호에 따라 데이터가 리드/라이트되는 공유메모리(1)와, 상기 공유메모리의 일측포트단과 어드레스버스와 리드/라이트 제어신호 및 데이터버스를 공유하고 소정의 데이터를 처리하는 제 1 프로세서(3)와, 상기 공유메모리의 타측포트단과 어드레스신호와 리드/라이트 제어신호 및 데이터버스를 공유하고 소정의 데이터를 처리하는 제 2 프로세서(5)로 구성되어 있다.
한편, 상기 제 2 프로세서(5)는 대기신호단자(Ready)를 구비하고 있어 공유메모리(1)와 대기신호(/BUSY2) 라인이 연결되어 있고, 상기 제 1 프로세서(3)는 대기신호단자(Ready)를 구비하고 있지 않으므로 공유메모리(1)와 대기신호(/BUSY1) 라인이 연결되어 있지 않다.
상기와 같이 구성된 공유메모리(1)는 제 2 프로세서(5)에서 공유메모리의 소정의 데이터를 액세스하고 있는 도중, 제 1 프로세서(3)에서 동일한 어드레스의 데이터를 액세스하게 되면 데이터의 충돌이 발생하게 된다.
상기 데이터의 충돌을 방지하기 위해, 공유메모리(1)는 내부에 액세스 우선순위 비교를 통해 제 2 프로세서(5)가 액세스하고 있는 동일한 어드레스를 제 1 프로세서(3)에서 액세스하게 되면, 먼저 액세스한 제 2 프로세서(5)가 액세스를 끝낼 동안 공유메모리(1)는 제 1 프로세서(3)에 대기신호(/BUSY1)를 발생하도록 되어 있지만, 동도면에 도시된 바와 같이 제 1 프로세서(3)는 공유메모리(1)의 대기신호(BUSY1)를 입력받을 대기신호단자(Ready)가 없으므로 제 1 프로세서(3)의 버스연장이나 제어신호선의 연장이 불가능하므로, 데이터의 충돌 현상이 발생할 수 있었다.
또한, 종래와 같은 방법으로 하드웨어를 구성하였다면 상기의 문제 즉, 데이터 충돌을 방지하기 위해 소프트웨어를 이용할 수도 있지만, 소프트웨어적으로 데이터 전송에 대한 규약을 설정하고, 데이터 전송에 관한 체크섬(checksum) 등의 데이터의 손상여부를 알 수 있는 기법들을 도입해야 하고, 이에 따른 비용증대와 통신 속도의 저하를 야기시킬 수 있는 또다른 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래기술의 문제점을 해결하기 위하여, 공유메모리와 데이터를 액세스하는 복수의 프로세서가 동시에 동일한 데이터를 공유메모리로부터 액세스할 때 대기상태가 지원되지 않는 경우에 발생될 수 있는 데이터 충돌현상을 방지한 공유메모리를 이용한 데이터 액세스 제어장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여 본 발명의 장치는, 복수의 입출력포트를 구비하고 소정의 어드레스신호와 제어신호에 따라 소정의 데이터가 리드 및 라이팅되는 공유메모리와; 상기 공유메모리의 일측포트단과 어드레스버스 및 제어신호라인을 공유하고 상기 공유메모리로부터 데이터 액세스 대기신호를 전송받을 수 없는 제 1 프로세서와; 상기 공유메모리의 타측포트단과 어드레스버스 및 제어신호라인을 공유하고 상기 공유메모리로부터 데이터 액세스 대기신호를 전송받을 수 있는 제 2 프로세서; 및 상기 공유메모리와 대기신호단자가 없는 제 1 프로세서 사이에 설치되고 상기 공유메모리로부터 대기신호가 출력되면 제 1 프로세서에서 출력된 어드레스 및 제어신호를 일정시간 지연시켜 데이터를 액세스하는 액세스제어부를 구비한다.
또한, 상기 액세스제어부는, 상기 제 1 프로세서에서 출력된 라이트신호와 칩선택신호 및 상기 공유메모리에서 출력된 대기신호를 입력받고 상기 라이트신호를 소정의 시간동안 지연시킨 후 상기 공유메모리로 출력하는 라이트신호제어부와; 상기 제 1 프로세서에서 출력된 칩선택신호 및 리드신호를 입력받고 상기 칩선택신호를 소정의 시간동안 지연시킨 후 상기 공유메모리로 출력하는 선택신호제어부와; 상기 제 1 프로세서에서 출력된 리드신호와 공유메모리에서 출력된 대기신호를 입력받고 소정의 시간동안 지연시킨 후 인에이블신호를 발생하는 리드신호제어부; 및 상기 리드 및 라이트신호제어부에서 출력된 소정의 제어신호에 따라 상기 프로세서와 공유메모리간의 데이터를 액세스하는 데이터신호제어부로 구성된다.
도 1 은 종래기술에 의한 공유메모리를 이용한 데이터 액세스 제어장치를 나타낸 블록도이다.
도 2 는 본 발명에 의한 공유메모리를 이용한 데이터 액세스 제어장치를 나타낸 블록도이다.
도 3 은 본 발명의 일실시예에 의한 상기 도 2 의 액세스제어부를 나타낸 상세회로도이다.
도 4 는 상기 도 3 의 라이팅 과정에서 대기신호가 발생된 경우의 각 신호 타이밍을 나타낸 도면이다.
도 5 는 상기 도 3 의 리드 과정에서 대기신호가 발생된 경우의 각 신호 타이밍을 나타낸 도면이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10 : 공유메모리(Dual-Port Memory).20 : 제 1 프로세서.
30 : 제 2 프로세서.40 : 액세스제어부.
50 : 라이트신호제어부.60 : 선택신호제어부.
70 : 리드신호제어부.80 : 데이터신호제어부.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 기술하고자 한다.
도 2 는 본 발명에 의한 공유메모리를 이용한 데이터 액세스 제어장치를 나타낸 블록도로서, 공유메모리(10)와, 제 1 프로세서(20)와, 제 2 프로세서(30), 및 액세스제어부(40)를 포함한다.
한편, 공유메모리(10)는 소정의 어드레스신호 및 제어신호(칩선택신호, 리드/라이트신호, 및 대기신호)에 따라 소정의 데이터가 리드 및 라이트되는 복수의 입출력포트로 구성되어 있다.
또한, 제 1 프로세서(20)는 상기 공유메모리(10)의 일측포트단과 어드레스버스(ADDR1)와 리드/라이트신호(/RD1, /WR1)와 칩선택신호(/CS1), 및 데이터버스(DATA_BUS1)를 공유하고 소정의 데이터를 처리(리드 및 라이팅)하도록 구성되어 있고, 제 1 프로세서(20)에는 상기 공유메모리(10)에서 발생되는 대기신호(/BUSY1)를 입력받는 대기신호단자(Ready)가 없다.
또한, 제 2 프로세서(30)는 상기 공유메모리(10)의 타측포트단과 어드레스버스(ADDR2)와 리드/라이트신호(/RD2, /WR2)와 칩선택신호(/CS2), 및 데이터버스(DATA_BUS2)를 공유하고 소정의 데이터를 처리하도록 구성되어 있고, 제 2 프로세서(30)에는 상기 공유메모리(10)에서 발생되는 대기신호(/BUSY2)신호를 입력받는 대기신호단자(Ready)가 있다.
또한, 액세스제어부(40)는 상기 공유메모리(10)와 대기신호단자가 없는 제 1 프로세서(20) 사이에 구비되어 있어, 공유메모리(10)에서 대기신호(/BUSY1)가 출력되면 제 1 프로세서(20)에서 출력된 제어신호를 일정시간 지연시켜 출력하여 데이터의 충돌 현상을 방지한다.
한편, 상기 액세스제어부(40)는, 상기 제 1 프로세서(20)에서 출력된 라이트신호(/WR)와 칩선택신호(/CS1) 및 상기 공유메모리(10)에서 출력된 대기신호(/BUSY1)를 입력받고 상기 라이트신호를 소정의 시간동안 지연시킨 후 상기 공유메모리(10)로 출력하는 라이트신호제어부(50)와, 상기 제 1 프로세서(20)에서 출력된 칩선택신호(/CS1) 및 리드신호(/RD1)를 입력받고 상기 칩선택신호(/CS1)를 소정의 시간동안 지연시킨 후 상기 공유메모리(10)로 출력하는 선택신호제어부(60)와, 상기 제 1 프로세서(20)에서 출력된 리드신호(/RD1)와 공유메모리(10)에서 출력된 대기신호(/BUSY1)를 입력받고 소정의 시간동안 지연시킨 후 인에이블신호를 발생하는 리드신호제어부(70)와, 상기 라이트 및 리드신호제어부(50, 70)에서 출력된 소정의 제어신호에 따라 상기 제 1 프로세서(20)와 공유메모리(10)간의 데이터를 액세스하는 데이터신호제어부(80)로 구성되어 있다.
도 3 은 본 발명의 일실시예에 의한 상기 도 2 의 액세스제어부를 나타낸 회로도로서, 라이트신호제어부(50)와, 선택신호제어부(60)와, 리드신호제어부(70), 및 데이터신호제어부(80)를 포함하며, 상기 도 2를 참조하여 설명하면 다음과 같다.
한편, 라이트신호제어부(50)는, 제 1 프로세서에서 출력된 라이트신호 및 칩선택신호를 입력받고 논리합하는 제 1 게이트(51)와, 상기 제 1 게이트(51)의 출력신호 및 공유메모리(10)에서 출력된 대기신호(/BUSY1)를 입력받고 논리곱하는 제 2 게이트(53)와, 상기 제 2 게이트(53)의 출력신호를 입력받아 버퍼링하고 공유메모리(10)의 라이트신호단(/WR)으로 출력하는 제 1 버퍼(55)로 구성되어 있다.
또한, 선택신호제어부(60)는, 제 1 프로세서에서 출력된 칩선택신호 및 리드신호를 입력받고 논리합하는 제 3 게이트(61)와, 상기 제 1 버퍼(55)의 출력신호 및 제 3 게이트(61)의 출력신호를 입력받아 논리곱하고 공유메모리(10)의 칩선택신호단(/CS1)으로 출력하는 제 4 게이트(63)로 구성되어 있다.
또한, 리드신호제어부(70)는, 제 1 프로세서에서 출력된 리드신호를 입력받고 반전시키는 제 2 버퍼(71)와, 소정의 리셋단자(BRE)로 상기 제 2 버퍼(71)의 출력신호와 클리어단자(CLR)로 대기신호(/BUSY1)를 입력받고 접지전압에 데이터(D)와 클럭신호가 연결되어 있는 D플립플롭(73)과, 상기 D플립플롭(73)의 출력신호와 상기 제 3 게이트(61)의 출력신호를 입력받고 논리합하는 제 5 게이트(75)와, 상기 D플립플롭(73)의 출력신호를 입력받아 반전시키는 제 3 버퍼(77)와, 상기 제 3 게이트(61)의 출력신호 및 제 3 버퍼(77)의 출력신호를 입력받고 논리합하는 제 6 게이트(79)로 구성되어 있다.
또한, 데이터신호제어부(80)는, 제 1 프로세서에서 출력된 리드신호와 공유메모리에서 출력한 대기신호(/BUSY1)를 입력받아 논리합하고 반전시키는 제 7 게이트(81)와, 상기 제 1 게이트(51)의 출력신호와 제 1 버퍼(55)의 출력신호를 각각 클럭단자와 인에이블단자로 입력받고 상기 제 1 프로세서에서 출력된 데이터를 랫치한 후 공유메모리로 라이팅하는 제 1 D플립플롭(83)과, 상기 제 6 게이트(79)의 인에이블신호에 따라 공유메모리의 데이터를 제 1 프로세서로 리드하는 랫치(85)와, 상기 제 5 게이트(75)의 출력신호와 제 7 게이트(81)의 출력신호를 각각 인에이블단자와 클럭단자로 입력받고 공유메모리와 제 2 프로세서 사이의 데이터버스(DATA_BUS2)의 신호를 제 1 프로세서로 리드하는 제 2 D플립플롭(87)으로 구성되어 있다.
즉, 제 1 프로세서(20)가 공유메모리(10)에 기록된 데이터를 리드할 때, 공유메모리(10)로부터 대기신호(/BUSY1)가 발생되면 상기 제 2 D플립플롭(87)으로 데이터버스2(DATA_BUS2)로 액세스되는 데이터를 리드하고, 대기신호(/BUSY1)가 발생되지 않았으면 상기 랫치(85)를 통하여 공유메모리의 데이터를 제 1 프로세서로 리드한다.
도 4 는 상기 도 3 의 라이팅 과정에서 대기신호가 발생된 경우의 각 신호 타이밍을 나타낸 도면으로서, 상기 도 2, 및 도 3 을 참조하여 살펴보면 다음과 같다.
먼저, 제 2 프로세서(30)가 공유메모리(10)의 데이터버스2(DATA_BUS2)를 점유하고 있는 상태에서, 제 1 프로세서(20)가 제 2 프로세서(30)와 동일한 어드레스의 데이터를 액세스한다는 가정에서 본 발명을 기술하고자 한다.
제 1 프로세서에서 라이팅신호를 로우 신호로 인에이블하면 제 1 프로세서의 라이팅 데이터가 데이터버스(DATA_BUS1)에 실린다. 상기 데이터버스에 실린 데이터는 제 2 프로세서가 데이터버스를 점유(/BUSY1신호로 판단함)하고 있으므로 공유메모리에 올바른 데이터가 기록되지 않는다.
따라서, 데이터버스(DATA_BUS1)와 칩선택신호, 및 라이팅신호를 제 2 프로세서(30)의 공유메모리(10)에 대한 액세스가 끝날 때 까지 연장시켜 주어야 한다. 데이터 충돌 현상의 발생과 제 2 프로세서의 공유메모리 액세스가 끝났는지 여부는 대기신호(/BUSY1)를 가지고 판단할 수 있다. 대기신호(/BUSY1)가 끝나면('로우'→'하이') 어느정도의 시간이 흐른 후, 제 1 프로세서는 공유메모리의 데이터버스(DATA_BUS1)를 액세스할 수 있다.
상기 도 3의 제 2 게이트(53)를 통해 라이트신호와 대기신호를 논리곱시키고 제 1 버퍼(55)의 거치면 공유메모리의 라이팅신호(/WR1) 및 칩선택신호(/CS1)를 얻는다. 이때, 제 1 프로세서(20)의 데이터는 유효하지 않은 상태이므로, 상기 공유메모리의 라이팅신호 및 칩선택신호가 동작하면 사용자가 원하지 않는 데이터가 공유메모리에 기록된다.
따라서, 제 1 프로세서의 라이팅 데이터를 공유메모리(10)의 라이트신호(/WR1) 및 칩선택신호(/CS1)가 하이로 될 때까지 유지시켜 주어야 한다. 이를 위해 제 1 D플립플롭(83)을 사용하여 데이터를 유지시켰다. 제 1 프로세서의 출력 데이터는 라이트신호(/WR1)가 상승 에지에서 랫치가 된다.
도 5 는 상기 도 3 의 리드 과정에서 대기신호가 발생된 경우의 각 신호 타이밍을 나타낸 도면으로서, 상기 도 2, 및 도 3 을 참조하여 살펴보면 다음과 같다.
먼저, 제 2 프로세서(30)가 공유메모리(10)의 데이터버스2(DATA_BUS2)를 점유하고 있는 상태에서, 제 1 프로세서(20)가 제 2 프로세서(30)와 동일한 어드레스의 데이터를 액세스한다는 가정에서 본 발명을 기술하고자 한다.
제 1 프로세서에서 리드신호(/RD1)를 발생하면, 공유메모리(10)의 어드레스신호(ADDR1)가 출력되고, 이때 공유메모리(10)의 데이터버스1(DATA_BUS1)에도 데이터가 실리지만, 대기신호(/BUSY1)가 발생했기 때문에 공유메모리의 데이터버스2(DATA_BUS2)도 데이터가 실린다. 그러나, 제 1 프로세서(20)의 데이터버스1(DATA_BUS1)에 연결되는 것은 공유메모리 데이터버스2(DATA_BUS2)의 랫치된 데이터이다. 상기 데이터버스2의 데이터는 공유메모리에 리드, 또는 라이트하는 데이터이므로 유효한 데이터이다.
상기 리드시의 원리를 도 3의 동작으로 간단히 살펴보면, 대기신호(/BUSY1)가 발생하지 않으면 제 1 프로세서는 랫치(85)를 통해 공유메모리의 데이터1(DATA1)를 리드하고, 대기신호(/BUSY1)가 발생하면 제 1 프로세서는 제 2 D플립플롭(87)을 통해 공유메모리의 데이터2(DATA2)를 읽어들인다. 또한 플립플롭(73)은 대기신호가 발생하면 제 2D플립플롭(87)을 인에이블시키고, 제 3 버퍼(77)를 통해 랫치(85)와 제 2 D 플립플롭(87)이 동시에 선택되지 않도록 한다.
상기 공유메모리의 데이터2(DATA2)는 대기신호(/BUSY1)가 하강 에지일 때 제 2 D플립플롭(87)에 랫치되고 제 1 프로세서(20)로 리드된다.
따라서, 상술한 바와 같이 본 발명에서는 공유메모리와 데이터를 액세스하는 복수의 프로세서가 동시에 동일한 데이터를 공유메모리로부터 액세스할 때 대기상태가 지원되지 않는 경우에 발생될 수 있는 데이터 충돌현상을 방지함으로써, 공유메모리를 사용한 데이터 통신 방식에 있어서 프로세서의 선택범위를 넓혀주고, 임의의 데이터 전송 규약없이도 서로의 데이터 교환이 가능하도록 하고, 고속의 데이터 통신이 가능하도록 하는 효과가 있다.
Claims (6)
- 복수의 입출력포트를 구비하고 소정의 어드레스신호와 제어신호에 따라 소정의 데이터가 리드 및 라이팅되는 공유메모리와; 상기 공유메모리의 일측포트단과 어드레스버스 및 제어신호라인을 공유하고 상기 공유메모리로부터 데이터 액세스 대기신호를 전송받을 수 없는 제 1 프로세서와; 상기 공유메모리의 타측포트단과 어드레스버스 및 제어신호라인을 공유하고 상기 공유메모리로부터 데이터 액세스 대기신호를 전송받을 수 있는 제 2 프로세서; 및 상기 공유메모리와 대기신호단자가 없는 제 1 프로세서 사이에 설치되고 상기 공유메모리로부터 대기신호가 출력되면 제 1 프로세서에서 출력된 어드레스 및 제어신호를 일정시간 지연시켜 데이터를 액세스하는 액세스제어부를 구비한 것을 특징으로 하는 공유메모리를 이용한 데이터 액세스 제어장치.
- 제 1 항에 있어서, 상기 액세스제어부는, 상기 제 1 프로세서에서 출력된 라이트신호와 칩선택신호 및 상기 공유메모리에서 출력된 대기신호를 입력받고 상기 라이트신호를 소정의 시간동안 지연시킨 후 상기 공유메모리로 출력하는 라이트신호제어부와; 상기 제 1 프로세서에서 출력된 칩선택신호 및 리드신호를 입력받고 상기 칩선택신호를 소정의 시간동안 지연시킨 후 상기 공유메모리로 출력하는 선택신호제어부와; 상기 제 1 프로세서에서 출력된 리드신호와 공유메모리에서 출력된 대기신호를 입력받고 소정의 시간동안 지연시킨 후 인에이블신호를 발생하는 리드신호제어부; 및 상기 리드 및 라이트신호제어부에서 출력된 소정의 제어신호에 따라 상기 프로세서와 공유메모리간의 데이터를 액세스하는 데이터신호제어부로 구성된 것을 특징으로 하는 공유메모리를 이용한 데이터 액세스 제어장치.
- 제 1 항 및 제 2 항에 있어서, 상기 라이트신호제어부는, 제 1 프로세서에서 출력된 라이트신호 및 칩선택신호를 입력받고 논리합하는 제 1 게이트와; 상기 제 1 게이트의 출력신호 및 공유메모리로부터 출력된 대기신호를 입력받고 논리곱하는 제 2 게이트; 및 상기 제 2 게이트의 출력신호를 입력받아 버퍼링하고 공유메모리의 라이트신호단으로 출력하는 제 1 버퍼로 구성된 것을 특징으로 하는 공유메모리를 이용한 데이터 액세스 제어장치.
- 제 1 항 내지 제 3 항에 있어서, 상기 선택신호제어부는, 제 1 프로세서에서 출력된 칩선택신호 및 리드신호를 입력받고 논리합하는 제 3 게이트; 및 상기 제 1 버퍼의 출력신호 및 제 3 게이트의 출력신호를 입력받아 논리곱하고 공유메모리의 칩선택신호단으로 출력하는 제 4 게이트로 구성된 것을 특징으로 하는 공유메모리를 이용한 데이터 액세스 제어장치.
- 제 1 항 내지 제 4 항에 있어서, 상기 리드신호제어부는, 제 1 프로세서에서 출력된 리드신호를 입력받고 반전시키는 제 2 버퍼와; 소정의 리셋단자로 상기 제 2 버퍼의 출력신호와 클리어단자로 대기신호를 입력받고 접지전압과 데이터와 클럭신호가 연결되어 있는 D플립플롭과; 상기 D플립플롭의 출력신호와 상기 제 3 게이트의 출력신호를 입력받고 논리합하는 제 5 게이트와; 상기 D플립플롭의 출력신호를 입력받아 반전시키는 제 3 버퍼; 및 상기 제 3 게이트의 출력신호 및 제 3 버퍼의 출력신호를 입력받고 논리합하는 제 6 게이트로 구성된 것을 특징으로 하는 공유메모리를 이용한 데이터 액세스 제어장치.
- 제 1 항 내지 제 5 항에 있어서, 상기 데이터신호제어부는, 제 1 프로세서에서 출력된 리드신호와 공유메모리에서 출력한 대기신호1를 입력받아 논리합하고 반전시키는 제 7 게이트와; 상기 제 1 게이트의 출력신호와 제 1 버퍼의 출력신호를 각각 클럭단자 및 인에이블단자로 입력받고 상기 제 1 프로세서의 데이터를 랫치한 후 공유메모리로 라이팅하는 제 1 D플립플롭과; 상기 제 6 게이트의 인에이블신호에 따라 공유메모리의 데이터를 제 1 프로세서로 리드하는 랫치; 및 상기 제 5 게이트의 출력신호와 제 7 게이트의 출력신호를 각각 인에이블단자 및 클럭단자로 입력받고 공유메모리와 제 2 프로세서 사이의 데이터버스2의 신호를 제 1 프로세서로 리드하는 제 2 D플립플롭으로 구성된 것을 특징으로 하는 공유메모리를 이용한 데이터 액세스 제어장치.
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|---|---|---|---|
| KR1019970004582A KR100227740B1 (ko) | 1997-02-15 | 1997-02-15 | 공유메모리를 이용한 데이터 액세스 제어장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970004582A KR100227740B1 (ko) | 1997-02-15 | 1997-02-15 | 공유메모리를 이용한 데이터 액세스 제어장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980068130A true KR19980068130A (ko) | 1998-10-15 |
| KR100227740B1 KR100227740B1 (ko) | 1999-11-01 |
Family
ID=19497122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970004582A KR100227740B1 (ko) | 1997-02-15 | 1997-02-15 | 공유메모리를 이용한 데이터 액세스 제어장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100227740B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050023699A (ko) * | 2003-09-02 | 2005-03-10 | 삼성전자주식회사 | 복수의 ｃｐｕ 시스템에서 디바이스를 공유하는 방법 및장치 |
| KR100736902B1 (ko) * | 2005-06-23 | 2007-07-10 | 엠텍비젼 주식회사 | 복수의 프로세서에 의한 메모리 공유 방법 및 장치 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100441742B1 (ko) * | 2002-07-26 | 2004-07-23 | (주)엔텔스 | 정보교환 버스를 이용한 프로세스간 통신 데이터 제어방법및 그 시스템 |
| KR100703161B1 (ko) | 2005-06-03 | 2007-04-06 | 삼성전자주식회사 | 영상처리장치 및 데이터처리방법 |
| KR101366967B1 (ko) * | 2012-06-12 | 2014-02-25 | 엘에스산전 주식회사 | 메모리 공유 회로 |
-
1997
- 1997-02-15 KR KR1019970004582A patent/KR100227740B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050023699A (ko) * | 2003-09-02 | 2005-03-10 | 삼성전자주식회사 | 복수의 ｃｐｕ 시스템에서 디바이스를 공유하는 방법 및장치 |
| KR100736902B1 (ko) * | 2005-06-23 | 2007-07-10 | 엠텍비젼 주식회사 | 복수의 프로세서에 의한 메모리 공유 방법 및 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100227740B1 (ko) | 1999-11-01 |
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