KR200210744Y1

KR200210744Y1 - 복수개의 보드간 프로세서 통신 장치

Info

Publication number: KR200210744Y1
Application number: KR2020000023599U
Authority: KR
Inventors: 김승곤
Original assignee: 엘지정보통신주식회사
Priority date: 2000-08-21
Filing date: 2000-08-21
Publication date: 2001-01-15

Abstract

본 고안은 프로세서간 통신을 위한 하드웨어 설계시 설계과정의 중복을 최소화하도록 SRAM을 이용하는 복수개의 보드간 프로세서 통신 장치를 제공하기 위한 것으로, 이러한 본 고안은, 데이터 버스를 통하여 다른 보드로부터 데이터를 수신하며, 읽기/쓰기 동작시 제어신호를 출력하여 다른 보드로 전송하고 제어로직부를 제어하여 메모리부에 데이터를 쓰는 프로세서와; 일정한 제어로직을 구비하여 상기 프로세서의 제어신호에 따라 메모리부에 데이터를 쓰고, 다른 보드의 프로세서가 전송하는 제어신호에 따라 메모리부에 기록된 데이터를 읽어 다른 보드의 프로세서로 전송하는 제어로직부와; 상기 제어로직부의 제어로직에 따라 데이터를 저장하고 출력하는 메모리부로 구성되어, DPRAM을 사용하지 않고 복수개의 보드를 동일하게 설계할 수 있으므로 설계중복이 없어 개발시간이 단축되고 가격대비 성능이 우수한 시스템을 구현할 수 있다.

Description

복수개의 보드간 프로세서 통신 장치 {Apparatus for data communication between processors}

본 고안은 프로세서간 통신(Inter-Process Communication, IPC)에 관한 것으로, 특히 CPU(중앙처리장치) 프로세서를 이용하여 하드웨어 설계시 복수개의 보드상에 구비된 각 CPU간의 통신에 SRAM(Static RAM)을 사용함으로써, 종래 DPRAM(Dual Port RAM) 또는 시리얼(Serial) 통신방식에서 유발되는 설계과정의 중복을 최소화하도록 한 복수개의 보드간 프로세서 통신 장치에 관한 것이다.

일반적으로 프로세서간 통신은 두 개 이상의 프로세서가 어떤 처리동작을 수행하는 과정에 서 필요로 하는 데이터 및 자료 등을 공유하거나 상기 데이터 처리동작의 동기를 서로 맞추는 것이다.

특히, 다수의 보드가 실장되는 시스템의 경우에는 각 보드마다 일정한 신호처리 동작을 제어하는 CPU 프로세서가 장착되는데, 본 고안은 이처럼 다수의 보드에 구비된 프로세서간 통신에 관한 것이다.

이하, 복수개의 보드상에 구비된 프로세서간 통신에 관한 종래기술을 설명한다.

먼저, 도1은 종래기술에 의한 복수개의 보드간 프로세서 통신 장치의 블록구성도이다.

종래 다수의 보드에 구비된 프로세서간 통신을 위하여 주로 DPRAM(이중포트 램)을 사용하게 되는데, 두 개의 프로세서로부터 전달되는 어드레스 버스(Address Bus) 및 데이터 버스(Data Bus), 제어신호를 각각 받아서 처리하게 된다.

이때 두 개의 프로세서간 제어신호로는 /CS, /OE, R/W, /BUSY, /INT가 사용되는데, 상기에서 두 개의 프로세서가 동시에 DPRAM에 접근하는 것을 방지하기 위해 /BUSY 또는 /INT를 사용하게 된다.

즉, 도1에 도시된 바와 같이 종래의 장치는, 두 개의 보드에 각각 구비된 두 개의 CPU(11, 12)와; 상기 두 개의 프로세서(11, 12)의 입출력에 따라 데이터를 저장하거나 출력하는 DPRAM(13)으로 구성된다.

이처럼 구성된 장치는, 제1 CPU(11)에서 데이터를 읽거나 쓸 경우에, 제1 CPU(11)는 칩선택 신호(Chip Select)(/CS)를 발생시키고, 읽기할 것인지 쓰기할 것인지를 선택하는 신호(R/W) 및 어드레스 버스, 데이터 버스 신호를 발생시킨다.

상기의 동작으로 제1 CPU(11)가 DPRAM(13)에 접근시 제2 CPU(12)로 /BUSY 신호를 전송함으로써 현재 DPRAM(13)이 사용중임을 통지하게 된다. 이때 DPRAM(13)이 사용중임을 통지하는 방식은 PGA(Programmable Gate Array) 또는 PLD(Programmable Logic Device)를 이용하여 하드웨어적으로 처리하는 방식과 BUSY 상태 값을 레지스터에 기록하여 소프트웨어적으로 처리하는 방식 등이 있다.

그래서 제1 CPU(11)가 DPRAM(13)을 사용하는 동안 제2 CPU(12)는 대기상태에 있게 된다. 상기 제1 CPU(11)는 DPRAM(13)의 사용을 마치면 /INT 신호를 발생시킴으로써, 상기 /INT 신호를 수신하는 제2 CPU(12)가 DPRAM(13)에 접근가능한 상태임을 표시하게 된다.

한편, 이러한 DPRAM(13)에의 접근제어를 소프트웨어적으로 처리하는 경우에는 /BUSY 신호가 발생할 때 기록되는 레지스터 값을 읽어 DPRAM(13)을 선택하기 위한 칩선택 신호를 디스에이블 상태로 만드는 루틴(Routine)이 필요하게 된다. 또한, /INT 신호가 발생했을 경우에는 칩선택 신호를 다시 인에이블 상태로 되돌리는 루틴이 필요하다.

그러나 상기 설명한 종래기술은, DPRAM을 이용한 프로세서간 통신을 2.5G SDH(Synchronous Digital Hierarchy) 전송장비의 TSIU(Time Slot Interchange Unit)과 같이 동일한 보드 두장이 이중화되어 사용되는 경우에는, 기능은 같으나 설계를 서로 다르게 해야 하는 문제점을 갖게 된다.

따라서 이중화된 유니트에 적용하는 경우에는 보드의 설계에 따른 비용이 과다해지는 단점이 있었다.

이에 본 고안은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 고안의 목적은 프로세서간 통신을 위한 하드웨어 설계시 복수개의 보드상에 구비된 각 CPU간의 통신에 SRAM을 사용함으로써, 종래 DPRAM(Dual Port RAM) 또는 시리얼 통신방식에서 유발되는 설계과정의 중복을 최소화하도록 한 복수개의 보드간 프로세서 통신 장치를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여 본 고안에 의한 복수개의 보드간 프로세서 통신 장치는, 데이터 버스를 통하여 다른 보드로부터 데이터를 수신하며, 읽기/쓰기 동작시 제어신호를 출력하여 다른 보드로 전송하고 제어로직부를 제어하여 메모리부에 데이터를 쓰는 프로세서와; 일정한 제어로직을 구비하여 상기 프로세서의 제어신호에 따라 메모리부에 데이터를 쓰고, 다른 보드의 프로세서가 전송하는 제어신호에 따라 메모리부에 기록된 데이터를 읽어 다른 보드의 프로세서로 전송하는 제어로직부와; 상기 제어로직부의 제어로직에 따라 데이터를 저장하고 출력하는 메모리부로 이루어짐을 그 기술적 구성상의 특징으로 한다.

도1은 종래기술에 의한 복수개의 보드간 프로세서 통신 장치의 블록구성도이고,

도2는 본 고안의 일실시예에 의한 복수개의 보드간 프로세서 통신 장치의 블록구성도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

21, 25 : 프로세서 22, 26 : 제어로직부

23, 27 : 메모리부

이하, 상기와 같은 본 고안에 의한 복수개의 보드간 프로세서 통신 장치의 기술적 사상에 따른 일실시예에 의거 본 고안의 구성 및 동작을 설명하면 다음과 같다.

먼저, 도2는 본 고안의 일실시예에 의한 복수개의 보드간 프로세서 통신 장치의 블록구성도이다.

상기 도2에 도시된 바와 같이 본 고안의 적절한 실시예는, 이중화된 보드의 어느 한쪽 보드에 있어서, 다른 보드로부터 데이터를 수신하며, 읽기/쓰기 동작시 제어신호를 출력하여 다른 보드로 전송하고 PGA(22)를 제어하여 SRAM(23)에 데이터를 쓰는 CPU(21)와; 일정한 제어로직을 구비하여 상기 CPU(21)의 제어신호에 따라 SRAM(23)에 데이터를 쓰고, 다른 보드의 CPU(25)가 전송하는 제어신호에 따라 SRAM(23)에 기록된 데이터를 읽어 다른 보드의 CPU(25)로 전송하는 PGA(22)와; 상기 PGA(22)의 제어로직에 따라 데이터를 저장하고 출력하는 SRAM(23)으로 구성된다.

이와 같이 구성되는 장치의 동작을 설명하면 다음과 같다.

본 고안은 종래 DPRAM에 의해 수행되던 복수개의 프로세서간 데이터 교환을 SRAM을 이용함으로써 이중화된 보드와 같이 동일하게 설계된 보드상의 프로세서간 통신에 적합하도록 한다. 즉, 보드 1장을 설계하는 것만으로도 Working 및 Protection 동작 제어에 의한 이중화 구현이 가능하도록 프로세서간 통신장치를 구성하는 것이다.

이때 각 프로세서가 SRAM에 데이터를 읽고 쓰는 동작이 서로 충돌하지 않도록 PGA(Programmable Gate Array) 또는 PLD(Programmable Logic Device) 등을 사용하여 제어로직을 구성하게 된다.

즉, 도2에서 제1 CPU(21)와 제2 CPU(25)간에는 각 보드에서 처리되기 위한 데이터(DATA) 및 상기 데이터(DATA)의 저장위치를 지시하는 어드레스(ADD) 신호를 함께 교환하게 된다. 상기 데이터 및 어드레스의 교환은 버스를 통해 이루어진다.

그리고 제1 CPU(21)는 데이터에 대한 읽기/쓰기 동작을 수행하는 경우, 상기 동작이 수행되고 있음을 통지하는 제어신호(Control Signal)를 제1 및 제2 PGA(22, 26)로 각각 전달하게 된다. 이러한 제어신호 출력동작은 제2 CPU(25)가 동작하는 경우에도 동일하게 적용된다.

상기 제1 CPU(21)와 제2 CPU(25)에서 각각 발생되는 데이터와 어드레스 및 제어신호는 PGA(22, 26)상의 제어로직에 따라 각 보드의 SRAM(23, 27)에 전달된다. 이때 각 보드안에 구비된 SRAM(23, 27)에서는 쓰기동작만 수행되도록 설계하고, 다른 보드의 CPU는 상기 SRAM에 저장된 데이터를 읽어가기만 할수 있도록 설계하게 된다.

구체적으로, 제1 CPU(21)가 제2 CPU(25)의 데이터를 읽는 동작의 경우, 제2 PGA(26)로부터 수신하는 데이터(DATA) 및 어드레스(ADD) 정보는 제1 CPU(21)로 입력된다. 이때 제2 PGA(26)가 제1 CPU(21)로 전송하는 데이터는 제2 SRAM(27)에 저장되어 있던 데이터가 된다.

그리고 제1 CPU(21)가 데이터를 쓰는 동작의 경우, 제1 CPU(21)는 제1 PGA(22)로 읽기/쓰기 제어신호와 데이터를 전송함으로써, 상기 전송된 데이터를 제1 PGA(22)상에 구비된 제어로직에 따라 제1 SRAM(23)에 기록하도록 한다. 이때 제1 CPU(21)의 읽기/쓰기 제어신호는 제2 PGA(26)로도 전송되어 제2 CPU(25)가 해당 데이터를 읽을 수 있는 상태가 되었음을 통지하게 된다.

상기 동작은 제1 CPU(21)가 구비된 보드의 경우를 중심으로 설명한 것으로, 제2 CPU(25)가 장착된 보드의 동작에도 동일하게 적용된다. 즉, 본 고안에 의한 장치는 동일하게 설계된 두 개 또는 복수개의 보드간에 데이터 통신이 이루어질 수 있도록 하는 것이다.

특히, 본 고안에 의한 장치의 각 PGA(22, 26)는 PLD로도 대체될 수 있는 것으로, 이처럼 제어로직의 구성이 가능한 구성요소를 이용하여 복수개의 CPU간의 데이터 통신이 가능하도록 한다. 상기에서 각 PGA(22, 26)에 구비되는 제어로직의 예를 들면 다음의 ＜표1>과 같다.

＜표1>

제1 CPU_/CS	제2 CPU_/CS	R/W	사용 BUS
H	H	X	X
H	L	H	제1 CPU BUS
H	L	L	X
L	H	H	X
L	H	L	제2 CPU BUS
L	L	X	X

상기 ＜표1>은 각 CPU(21, 25)의 제어신호에 따라 동작하는 PGA(22, 26)의 제어로직을 도시한 것으로, 제1 CPU(21)와 제2 CPU(25)가 동작하는 경우에 각각의 칩선택 신호(제1 CPU_/CS, 제2 CPU_/CS)는 H가 되며, 미동작시에는 L이 된다. 또한, 읽기/쓰기 제어신호(R/W)는 제1 CPU(21)의 읽기동작에서 H가 되고, 제2 CPU(25)의 읽기동작에서 L이 된다.

그래서 제1 CPU(21)와 제2 CPU(25)가 동시에 동작하지만 읽기/쓰기 제어신호(R/W)가 없는 경우에는 프로세서간 데이터 통신이 수행되지 않으므로, 데이터 통신을 위한 버스도 사용되지 않는다.

그리고 제1 CPU_/CS는 H이고 제2 CPU_/CS는 L이며 R/W가 H이면, 제1 CPU측의 버스를 통한 데이터 통신이 이루어진다. 즉, 제1 CPU(21)가 제2 SRAM(27)에 저장된 데이터를 읽게 되는 것이다.

상기와 같이 동작하여 제1 CPU_/CS는 L이고 제2 CPU_/CS는 H이며 R/W가 L일 때에는 제2 CPU측의 버스를 통한 데이터 통신이 이루어지게 된다.

이처럼 본 고안에 의한 장치는, 동일하게 설계된 두 개의 보드내 구비된 프로세서가 서로 다른 버스를 통해 데이터의 교환 및 제어신호의 교환을 수행하도록 하고, 상기 두 개 프로세서간 데이터 교환동작의 동기제어를 PGA의 제어로직으로 구현함으로써 복수개의 프로세서간 데이터 읽기/쓰기가 가능하도록 하는 것이다.

이상에서 본 고안의 바람직한 실시예를 설명하였으나, 본 고안은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 고안은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 실용신안등록청구범위의 한계에 의해 정해지는 본 고안의 범위를 한정하는 것이 아니다.

이상에서 살펴본 바와 같이 본 고안에 의한 복수개의 보드간 프로세서 통신 장치는, DPRAM을 사용하여 두 개의 보드를 달리 설계했던 종래기술과는 달리, 동일하게 설계된 2장의 보드간에 적용될 수 있으므로 2.5G SDH 시스템내의 TSIU(Time Slot Interchange Unit)처럼 동일한 2개의 보드를 이중화 목적으로 랙에 실장하는 경우에도 프로세서간 통신이 가능하도록 하는 효과가 있다.

그리고 동일하게 설계된 복수개의 보드내 프로세서간 데이터 통신이 가능하므로, 시스템의 설계에 따른 개발시간 지연 및 설계중복과 같은 문제점을 극복하는 효과가 있다.

또한, 저용량이며 고가인 DPRAM을 사용하지 않고, 다양한 메모리 용량을 가지면서 저가이며 고속동작할 수 있는 SRAM을 사용함으로써 가격 대 성능비를 개선할 수 있는 효과가 있다.

Claims

데이터 버스를 통하여 다른 보드로부터 데이터를 수신하며, 읽기/쓰기 동작시 제어신호를 출력하여 다른 보드로 전송하고 제어로직부를 제어하여 메모리부에 데이터를 쓰는 프로세서와;

일정한 제어로직을 구비하여 상기 프로세서의 제어신호에 따라 메모리부에 데이터를 쓰고, 다른 보드의 프로세서가 전송하는 제어신호에 따라 메모리부에 기록된 데이터를 읽어 다른 보드의 프로세서로 전송하는 제어로직부와;

상기 제어로직부의 제어로직에 따라 데이터를 저장하고 출력하는 메모리부로 구성된 것을 특징으로 하는 복수개의 보드간 프로세서 통신 장치.
제 1항에 있어서, 상기 제어로직부는,

복수개의 보드상에 구비된 프로세서중 어느 보드의 프로세서가 해당 버스를 통해 데이터의 읽기/쓰기 동작을 수행하는 경우에는, 다른 보드의 프로세서는 읽기/쓰기 동작이 이루어지지 않도록 제어하는 로직을 구비한 PGA(Programmable Gate Array) 또는 PLD(Programmable Logic Device)로 구성되는 것을 특징으로 하는 복수개의 보드간 프로세서 통신 장치.
제 1항에 있어서, 상기 메모리부는,

SRAM(Static RAM)을 사용하는 것을 특징으로 하는 복수개의 보드간 프로세서 통신 장치.