JPS5935262A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の対象） 本発明はデータ処理装置内のデータ群の転送、データ処
理装置と入出力装置間や、データ処理装置間のデータ群
の転送を高速に実行するのに好適な記憶装置に関する。

（従来技術〉 データ処理装置内のデータ群の転送や、データ処理装置
と入出力装置間や、データ処理装置間のデータ群の転送
は従来時分割に行なわれている。

たとえば、第１図のようにデータ処理装置内のメモリ１
の第１エリア人にあるデータ群ａを第２エリアＢに移す
場合、転送プログラムを用いたり、あるいはデータ処理
装置のもつデータブロック転送命令（所謂ストリング命
令）で転送していた。

この方式はデータ転送が１語単位でシーケンシャルに実
行されるため転送時間が大きいという欠点がある。次に
第２図はデータ処理装置内のメモリ１の第１エリアＡに
あるデータ群ａと第２エリアＢＫあるデータ群すを入れ
替える場合の例である。

このような場合の１処理法として第３エリアＣをワーク
エリアとし、先ずデータ群ａをワークエリアに移した後
、データ群すを第１エリアＡに転送する。この転送が終
了した後でワークエリアＣのデータ群ａを第２エリアＢ
に転送する。

このような処理も第１図の場合と同様転送時間が大きい
という欠点を有する。

第３図は電子計算機の中央処理装置２と入出力装置３間
のデータ転送をデータの連続性を確保しながら高速に行
う場合の例である。第３図では、データ転送用のバッフ
ァメモリ４．５を設け、バッファメモリ４，５と中央処
理装置２の間、およびバックアメモリ４．５と入出力装
置３０間にそれぞれマルチプレクサ６，７を設ける。さ
らに、マルチプレクサ６．７のバス切替を中央処理装置
２、および入出力装置３からの処理完了信号で行うため
のマルチプレクサ制御回路８を設けた構成となっている
。この構成において、中央処理装置２がバッファメモリ
４を専有している時は、入出力装置３はバッファメモリ
５を使用する。中央処理装置２と入出力装置３の処理が
双方共完了した時、その終了信号を待ってマルチプレク
サ制御回路８は中央処理装置２と入出力装置３の使用す
るバッファメモリを切替える。

この方式はハードウェア量が大きい欠点がある。

第４図は上位計算機９．下位計算機１０１通信制御装置
１１および通信路網１２より構成される階層システムの
例である。この例に於ても上位計算機９および下位計算
機１０の処理性が、通信制御装置１１によシ低下するこ
とを防止する、あるいは通信速度を向上させようとする
と、上位計算機９と通信制御装置１１間、および下位計
算機１０と通信制御装置１１′間に、第３図の例と同様
のバッファメモリやマルチグレクサ、マルチグレクサ制
御回路を設ける必要性が生じハードウェアが増大する。

第５図はデータ処理装置間のデータ転送の場合の例であ
る。この例の場合も第４図の場合と同様にデータの連続
性を保ちながら高速データ転送を実現するだめには、デ
ータ処理装置１３とデータリンケージ装置１７の間、お
よびデータ処理装置１４とデータリンケージ装置１８の
間にバッファメモリやマルチグレク丈、マルチグレクブ
制御回路が必要となる。

以上のように従来技術では次のような問題がある。

１）１個のメモリ内でデータ群をあるエリアから別のエ
リアに転送する時、データ転送時間が大きい。この傾向
はデータの連続性を保ちながら転送する場合は更に増大
する。

２）　少なくとも２個のメモリを用いて、１）の問題を
解決しようとするとハード量が大きい。

（発明の目的） 本発明の目的は、前記の問題点を解決し、データ転送時
間が極めて短い記憶装置を得ることにある。

（本発明の実施例〉 本発明では記憶装置内に各々独立したデータ処理装置か
らアクセスできる記憶要素群を設け、この記憶要素群間
でデータを瞬時に入れかえることによりデータの連続性
とデータ転送時間の短縮を図る。

以下、本発明を具体的実施例によシ説明する。

第６図に本発明の一実施例を示す。本発明による記憶装
置１９は、この例ではデータ処理装置２０．２１の双方
に接続され、双方より独立にアクセスされる。記憶装置
１９内の記憶要素はデータ処理装置２０用の記憶要素２
２．データ処理装置２１用の記憶要素２３に分離する。

さらに記憶要素２２．２３はそれぞれデータ処理装置２
０゜２１からデータの書込みに使用する記憶要素２２−
ａ、２３−ａ、およびデータの読出しに使用する記憶要
素２２−ｂ、２３−ｂに分けておく。

本記憶装置１９０通常の読出／書込動作をデータ処理装
置２０よりアクセスする場合を例に取り、以下説明する
。

データ処理装置２０からアドレス信号２４をアドレスデ
コーダ２５でデコードしたアドレス選択信号２６で記憶
要素２２内の１語が選択される。

またデータは外部データバス２７．データバッファ２８
、および内部データバス２９を介して、データ処理装置
２０．記憶要素２２間で転送される。

配憶装置１９が複数個ある場合は記憶装置選択信号３０
により任意の１個が選択される。またデータの転送方向
は読出／書込信号３１で指定され、タイミングはストロ
ーブ信号３２で制御される。

またデータ処理装置２０より処理完了信号３３が記憶装
置１９に発行されていガい時に通常の読出／書込動作を
する。なお記憶要素・２２−ａに対しては読出、書込共
可能とする。しかし、記憶要素２２−ｂに対する書込動
作は、データの連続性をもたせるため禁止する。

データ処理装置２１から記憶要素２３にアクセスする場
合も、前記と同様に動作する。すなわち、データ処理装
置２１からアドレス信号３５が発せられると、アドレス
デコーダ３６はこの信号をデコードする。デコーダ３６
の出力であるアドレス選択信号３７により、記憶要素２
３内の１語が選択される。そして、データは、外部デー
タバス３８、データバッファ３９、およヒ内部データバ
ス４０を介して転送（読出、書込）が行なわれる。

記憶装置ｔ１９が複数個ある場合には、記憶装置選択信
号４１が処理装置２１から発生され、この選択信号がア
クセスしようとする記憶装置１９のインターフェース制
御回路４５に与えられる。また、データ転送方向、つま
りデータの読出なのがデータの書込なのかを指定するの
は、読出／書込信号４２で指定され、そのタイミングは
ストローブ信号４３で制御される。４４は処理完了信号
である。

記憶要素２３−ａに対しては、読出、書込共可能である
が、記憶要素２３−ｂに対する書込動作は、データの連
続性をもだせるため、禁止される。

次に、処理されたデータの連続性を確保すると共に、筒
速データ転送を行なう動作について説明する。

各々のデータ処理装置２０．２１から、データ処理（デ
ータ処理装置２０．２１と各々対応する記憶要素２２．
２３との間のデータ処理）が終了したことを示す処理完
了信号３３．１４が出力されると、この信号はデータ入
替制御回路４６に入力される。この制御回路４６は、３
３．４４の信号入力によって、双方処理完了信号４７を
発生する。この信号４７は、インターフェース制御回路
３４および４５に与えられ、これによって記憶装置１９
と各データ処理装置２０．２１が切＃）離される。この
後データ入替信号４８．４９が制御回路４６から発行さ
れる。この信号４８．４９は、！信号４７を一定時間遅
延させて得られる。記憶要素２２のうち２２−ａに記憶
されている全データは、信号４８によってデータ入替バ
ッファゲート５０を介して記憶要素２３中の２３−ｂに
転送される。また、同様に、信号４９によって記憶要素
２３のうち２３−ａに記憶されている全データは、デー
タ入替バッファゲート５１を介して記憶要素２２中の２
２−ｂに転送される。

このように、一群のデータが処理装置の処理光子タイミ
ングで一時に転送される。これは、処理装置側からみれ
ば、次の処理時にはすでにデータが転送完了しているこ
とになり、データ処理の連続性が保てることとなる。

なお、第６図の例では、２台のデータ処理装置間のデー
タの転送について説明したが、第３図。

第４図で述べたような処理装置と入出力装置間のデータ
転送の場合にも同様の動作となる。また、上位計算機と
通信制御装置間、あるいは下位計算機と通信制御装置間
の転送にも容易に応用できる。

さらに、第１図で述べたような同一処理装置内（９） のメモリエリア間の転送は以下のようにして第２図のよ
うにワークエリアを置くことか＜、シかも同時に行なえ
る。すなわち、第６図においてデータ処理装置毎に各々
独立に存在するアドレス信号２４．３５、外部データバ
ス信号２７，３８、読出／書込信号３１，４２、ストロ
ーブ信号３２゜４３を同一データ処理装置に接続し、該
当するメモリエリアに夫々記憶装置選択信号３０．４１
を割当てる。そして各々エリアの処理が完了した時処理
児了信号３３．４４を記憶装置１９に発行する。双方の
処理が完了し走時データの入替が実行できる。

第７図は、第６図で説明したデータ群の一括同時転送機
能をもつ記憶要素の他に、各々のデータ処理装置から独
立してアクセスでき、かつ相互間のデータ転送機能はな
い記憶要素も保有する記憶装置の構成を示したものであ
り、本発明の実施例である。

笛６図で既に示した部分の説明は割愛し、付加した部分
のみ以下に述べる。

（１０） データ処理装置２０からはアドレスデコーダ２５．アド
レス選択信号５２．データバッファ５３を介して記憶要
素５４をアクセスできる。また、データ処理装置２１か
らはアドレスデコーダ３６、アドレス選択信号５５．デ
ータバッファ５６を介して記憶要素５７をアクセスでき
る。なお、記憶要素５４．５７間のデータ入替のだめの
転送路は存在しない。従って記憶要素５４．５７は夫々
データ処理装置２０．２１の独立したブライベイトメモ
リとして機能できる。

以上詳述したように本発明の実施例によれば、一群のデ
ータ群がデータ処理の連続性が保てた状態でデータ処理
装置間、あるいはデータ処理装置と入出力装置や通信制
御装置間、さらに同一データ処理装置内での異なるメモ
リエリア間のデータを一括同時転送ができるので高速デ
ータ転送が実現できると共に、従来ソフトウェアにて転
送していただめに生じていた処理装置の負荷率増！加を
軽減できる。また、従来他のハードウェアで実現したた
めに生じていた価格増大を著しく低減せしめる（１１） ことができる。

さらに実施例（第７図）で詳述したように各々のデータ
処理装置に独立にアクセスできる記憶機構と併用するこ
とにより、単にデータの一括同時転送機能のみならず、
ブライペイトメモリ機能を有することができるので、別
に用意し々ければならないブライベイトメモリ容量が減
少するので記憶装置の原価低減を行なえる。

（発明の効果） 本発明によれば、データ転送時間が極めて短い記憶装置
を提供できる。

【図面の簡単な説明】

第１図は同一データ処理装置内でのデータ群の転送を示
す概念図、第２図は同一データ処理装置内で２個のデー
タ群の記憶エリアを互いに交換する時の処理の概念図、
第３図は従来の中央処理装置と入出力装置間のデータを
高速に転送する方法の一例、第４図は上位計算機と下位
計算機を通信制御装置および通信路網で結合した階層構
造のシステム構成図、第５図は２台のデータ処理装置間
（１２） のデータ転送を示す概念図、第６図および第７図は本発
明の実施例を示すブロック図である。 ■・・・メモリ、２・・・中央処理装置、３・・・入出
力装置、４・・・バッファメモ１ハ　５・・・バッファ
メモリ、６・・・マルチクレクプ、７・・・マルチ７−
ｖり丈、８・・・マルチブレフサ制御回路、９・・・上
位計算機、１０・・・下位計算機、１１．１１’・・・
通信制御装置、１２・・・通信路網、１３・・・データ
処理装置Ａ１１４・・・データ処理装置Ｂ、１５・・・
中央処理装置Ａ、１６・・・中央処理装置ｆ、Ｂ、１７
・・・データリンケージ装置Ａ１１８・・・データリン
ケージ装置Ｂ、１９・・・記憶装置、２０・・・データ
処理装置、２１・・・データ処理装置、２２・・・デー
タ処理装置２０用記憶要素、２３・・・データ処理装置
２１用記憶要素、２４・・・アドレス信号、２５・・・
アドレスデコーダ、２６・・・アドレス選択信号、２７
・・・外部データバス、２８・・・データバッファ、２
９・・・内部データバス、３０・・・記憶装置選択信号
、３１・・・読出／書込信号、３２・・・ストローブ信
号、３３・・・処理完了信号、３４・・・データ処理装
置インターフェイス制御回路、３５・・・アドレ（１３
） ス信号、３６・・・アドレスデコーダ、３７・・・アド
レス選択信号、３８・・・外部データバス、３９・・・
デーｌ　バッファ、４０・・・内部データバス、４１・
・・記憶装置選択信号、４２・・・読出／書込信号、４
３・・・ストローブ信号、４４・・・処理完了信号、４
５・・・データ処理装置インターフェイス制御回路、４
６・・・データ入替制御回路、４７・・・双方処理完了
信号、４８・・・データ入替信号、４９・・・データ入
替信号、５０・・・データ入替バッファゲート、５１・
・・データ入替バッファゲート、５２・・・アドレス選
択信号、５３・・・データバッファ、５４・・・記憶要
素、５５・・・アドレス選択信号、５６・・・データバ
ッファ、５７（１４） も３　口 策４　■ 招５１３ 躬　６　日

Claims (1)

【特許請求の範囲】
1. １、データを記憶するための記憶装置において２台の外
   部装置から独立にアクセス可能な記憶要素群と、前記外
   部装置からの処理完了信号を受信する回路と、前記記憶
   要素群間のデータを入替えるためのデータ転送回路を設
   け、前記外部装置によるデータ処理が完了するまでは夫
   々の外部装置と対応する記憶要素間でデータ授受を行い
   、前記処理完了信号を受信する回路が該信号を受信した
   時前記データ転送回路を起動してデータの一括入替転送
   を行うことを特徴とする記憶装置。