KR19990007287A - 반도체 집적회로, 컴퓨터 시스템, 데이터 처리장치 및 데이터 처리방법 - Google Patents

반도체 집적회로, 컴퓨터 시스템, 데이터 처리장치 및 데이터 처리방법 Download PDF

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KR19990007287A
KR19990007287A KR1019980023893A KR19980023893A KR19990007287A KR 19990007287 A KR19990007287 A KR 19990007287A KR 1019980023893 A KR1019980023893 A KR 1019980023893A KR 19980023893 A KR19980023893 A KR 19980023893A KR 19990007287 A KR19990007287 A KR 19990007287A
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도시오 야마다
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모리 가즈히로
마쯔시다 덴시 고교 가부시키가이샤
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Abstract

CPU와, 처리의 작업영역으로 되는 메모리 사이에서 메모리 버스를 통한 워크 데이터의 교환을 없게 하여 데이터 처리능력의 향상을 도모한다.
메모리 버스 등의 메모리 네트워크(5)에 데이터 처리 기능을 갖는 메모리(8, 9)를 접속한다. 메모리 컨트롤러(4)는 데이터 처리 기능을 갖는 메모리(8, 9)의 소정영역에 처리되는 데이터를 기입한다. 데이터 처리 기능을 갖는 메모리(8, 9)는 상기 기입된 데이터를 처리하여 그 처리 결과를 저장한다. 그 후 메모리 컨트롤러(4)는 상기 저장된 처리 결과를 판독 기입한다. 따라서 워크 데이터(처리의 중간데이터)는 데이터 처리 기능을 갖는 메모리(8, 9)내에서 처리되고, 메모리 버스(5)를 거쳐 메모리 컨트롤러(4)에 전송되지 않기 때문에 데이터 처리능력이 높아진다. 데이터 처리 기능을 갖는 메모리(8, 9)에는 처리의 실행 직전에 그 처리에 대응한 처리 스펙이 기입된다.

Description

반도체 집적회로, 컴퓨터 시스템, 데이터 처리장치 및 데이터 처리방법
본 발명은 데이터 처리 기능을 갖는 반도체 디바이스를 구비한 반도체 집적회로 및 이 반도체 디바이스를 이용한 컴퓨터 시스템, 데이터 처리장치 및 데이터 처리방법에 관한 것이다.
도 11은 종래의 컴퓨터 시스템의 일례를 도시한 것이다. 도 11의 컴퓨터 시스템은 가속 기능을 갖는다. 도 11에서 1, 1'는 CPU, 2는 호스트 버스, 3은 상기 호스트 버스(2)를 통해 CPU(1, 1')에 접속된 코어 로직이다. 5는 메모리 버스, 6 및 7은 메모리로서 이들 메모리는 상기 메모리 버스(5)를 통해 상기 코어 로직(3)이 갖는 메모리 컨트롤러(4)에 접속된다. 상기 코어 로직(3)에는 주변기기 버스(10)를 통해 하드디스크 장치(HDD)(11)가 접속된다.
도 12는 종래의 다른 예의 컴퓨터 시스템을 도시한다. 도 12에서는 CPU(1)를 1개 구비하는 한편, 주변기기 버스(10)에는 가속 기능을 갖는 DSP 보드(12)가 접속되어 있다.
그러나 상기 도 11의 종래 기술에서는 데이터의 소정 처리시에 CPU(1 또는 1')와 작업영역으로 되는 메모리(6 또는 7) 사이의 데이터 버스(5)를 통한 워크 데이터(중간 데이터)의 전송 처리가 느리다. 또한 도 12의 종래의 기술에서는 DSP 보드(12)와 메모리(6 또는 7) 사이의 워크 데이터의 전송시에, 더구나 주변기기 버스(10)를 통한 데이터 전송이 느린 것도 영향을 주어 메모리 버스(5) 및 주변기기 버스(10)를 통한 데이터 전송처리가 늦어진다. 따라서 상기 종래의 기술은 어느 것이나 처리의 작업영역으로 되는 메모리(6, 7)와 버스(5, 10)를 통한 데이터 교환이 병목현상으로 되어 원가에 비해 데이터 처리능력을 향상시킬 수 없다는 결점을 갖는다.
본 발명은 이러한 문제점을 해결하기 위해 이루어진 것으로, 그 목적은 데이터 처리시에 CPU나 DSP 보드 등과 메모리 사이의 워크 데이터의 전송 처리를 없애고 데이터 처리능력의 향상을 도모하기 위한 것이다.
도 1은 본 발명의 제 1 실시예의 컴퓨터 시스템의 구성도
도 2는 본 발명의 제 2 실시예의 다이내믹 어드레스 리네임 기능의 설명도
도 3은 본 발명의 제 2 실시예의 다이내믹 어드레스 리네임 기능을 실현하는 실제 메모리의 회로구성도
도 4는 본 발명의 제 3 실시예에서의 데이터 처리 기능을 갖는 메모리의 개략 구성도
도 5는 본 발명이 제 3 실시예에서의 데이터 처리 기능을 갖는 메모리의 동작 설명도
도 6은 본 발명의 제 4 실시예에서의 데이터 처리부의 구체적인 내부 구성도
도 7은 본 발명의 제 5 실시예에서의 데이터 처리부의 구체적인 내부 구성도
도 8은 본 발명의 제 6 실시예에서의 컴퓨터 시스템의 전체 개략 구성도
도 9는 본 발명의 제 6 실시예에서의 데이터 처리 기능을 갖는 공유 메모리의 내부 구성도
도 10은 프로그램 가능 로우 디코더의 내부 구성도
도 11은 종래의 컴퓨터 시스템의 일례를 도시한 도면
도 12는 종래의 컴퓨터 시스템의 다른 예를 도시한 도면
* 도면의 주요 부분에 대한 부호의 설명 *
1, 1' : CPU 2 : 호스트 버스
3 : 코어 로직 4 : 메모리 컨트롤러
5 : 메모리 버스
6, 7 : 메모리 (데이터 처리 기능을 갖지 않는 반도체 디바이스)
8, 9 : 데이터 처리 기능을 갖는 메모리 (반도체 디바이스)
10 : 주변기기 버스 11 : 하드디스크 장치
12 : 그래픽 카드 13 : CRT 장치
14 : 음성 보드 15 : 스피커
16 : ROM 20 : 프로그램 가능 로우 디코더
21 : 프로그램 가능 컬럼 디코더
30, 30', 30 : 데이터 처리부 50 : 스위칭 매트릭스 S열
PL : 프로그램 가능 로직 60 : 초다비트 데이터 버스
80 : 초다비트 레지스터 90, 91 : 메모리 버스
MM : 공유 메모리 (데이터 처리 기능을 갖는 반도체 디바이스)
상기 목적을 달성하기 위해 본 발명에서는 메모리 버스 등을 포함하는 메모리 네트워크에 데이터 처리 기능을 갖는 반도체 디바이스를 접속하고, 이 반도체 디바이스 내에서 데이터를 처리하여 워크 데이터의 전송을 없애고, 이에 의해 상기 병목현상을 해소한다.
즉 본 발명에 의한 제 1의 컴퓨터 시스템은 메모리 네트워크에 접속되면서 데이터 처리 기능을 갖는 반도체 디바이스를 구비하는 것을 특징으로 한다.
또 본 발명에 의한 제 2의 컴퓨터 시스템은 CPU와, 상기 CPU에 접속된 호스트 버스와, 상기 호스트 버스를 통해 상기 CPU에 접속되면서 메모리 컨트롤러를 갖는 코어 로직과, 상기 코어 로직의 상기 메모리 컨트롤러에 접속된 메모리 네트워크와, 상기 메모리 네트워크에 접속되며 데이터 처리 기능을 갖지 않는 반도체 디바이스와, 상기 메모리 네트워크에 접속되면서 데이터 처리 기능을 갖는 반도체 디바이스와, 상기 코어 로직에 접속된 주변기기 버스와, 상기 주변기기 버스에 접속된 대용량 기억장치를 구비하는 것을 특징으로 한다.
상기의 본 발명에 의한 제 2의 컴퓨터 시스템에 있어서, 데이터 처리 기능을 갖는 반도체 디바이스는 모듈 형상을 이루는 것을 특징으로 한다.
또한 본 발명에 의한 제 3의 컴퓨터 시스템은 메모리 네트워크에 접속되어 컨트롤러로부터 상기 메모리 네트워크를 통해 메모리로서 액세스되면서 데이터 처리 기능을 갖는 반도체 디바이스를 구비하는 것을 특징으로 한다.
또 본 발명에 의한 제 4의 컴퓨터 시스템은 메모리 네트워크에 접속되어 메모리 에뮬레이션 기능을 갖는 반도체 디바이스를 구비하는 것을 특징으로 한다.
본 발명에 의한 제 1의 데이터 처리방법은 데이터 처리 기능을 가지면서 메모리로서 기능하는 반도체 디바이스의 메모리공간 내의 미리 정해진 영역에 처리해야 할 데이터를 기입하고, 다음으로 상기 반도체 디바이스가 상기 데이터를 처리하고 그 처리결과를 상기메모리 공간 내의 상기 미리 정해진 영역 또는 다른 소정 영역에 기입하며, 상기 처리 결과의 기입 후에 상기 반도체 디바이스의 메모리 공간 내의 상기 미리 정해진 영역 또는 다른 소정 영역을 읽어감으로써 상기 처리 데이터의 처리결과를 얻는 것을 특징으로 한다.
또 본 발명에 의한 제 2의 데이터 처리방법은 컨트롤러와, 데이터 처리 기능을 가지면서 메모리로서 기능하는 반도체 디바이스를 구비한 데이터 처리장치의 데이터 처리방법에 있어서, 상기 컨트롤러는 상기 반도체 디바이스의 메모리 공간 내의 제 1 영역에 행해야 할 처리의 스펙 정보를 기입하는 것과 함께, 상기 메모리 공간 내의 제 2 영역에 처리해야 할 데이터를 기입하고, 다음으로 상기 반도체 디바이스는 상기 메모리 공간의 제 1 영역에 기입된 처리 스펙 정보에 기초하여 상기 제 2 영역에 기입된 데이터를 처리하고 그 처리결과를 상기 메모리 공간 내의 제 3 영역에 기입하며, 그 후 상기 컨트롤러는 상기 메모리 공간 내의 제 3 영역으로부터 처리 결과를 판독하는 것을 특징으로 한다.
상기 데이터 처리방법에 있어서, 반도체 디바이스의 메모리 공간 내의 제 2 영역과 제 3 영역은 동일영역으로서, 상기 반도체 디바이스는 데이터가 기입된 제 2 영역에 처리 결과를 겹쳐쓰기하는 것을 특징으로 한다.
또 상기 데이터 처리방법에 있어서, 상기 컨트롤러는 상기 행해야 할 처리에 요하는 시간 정보를 판독하고, 상기 판독한 시간 정보에 기초하여 그 시간정보가 나타내는 시간후에 메모리공간 내의 제 3 영역에 기입된 처리 결과를 판독하는 것을 특징으로 한다.
또한 상기 데이터 처리방법에 있어서, 상기 반도체 디바이스는 메모리 네트워크를 통하여 컨트롤러에 접속되고, 상기 컨트롤러에는 상기 반도체 디바이스로 행하게 할 처리마다 그 각 처리에 필요한 시간정보가 저장되는 것을 특징으로 한다.
또 상기 데이터 처리방법에 있어서, 데이터 처리 기능을 갖는 반도체 디바이스에서의 처리의 실행의 직전에 그 실행할 처리를 기술하는 정보를 동적으로 재기록하고 그 처리를 실행하는 것을 특징으로 한다.
본 발명에 의한 제 1의 데이터 처리장치는 컨트롤러와, 상기 컨트롤러에 메모리 네트워크를 통해 접속되면서 데이터 처리 기능을 갖는 반도체 디바이스와, 상기 반도체 디바이스가 데이터 처리 기능을 갖고 있는 것 및 그 데이터 처리 기능의 종류를 상기 컨트롤러에게 알리는 통지수단을 구비하는 것을 특징으로 한다.
또한 본 발명에 의한 제 3의 데이터 처리방법은 컨트롤러와, 상기 컨트롤러에 메모리 네트워크를 통해 접속되면서 데이터 처리 기능을 갖는 반도체 디바이스와, 상기 메모리 네트워크에 접속되면서 데이터 처리 기능을 갖지 않는 반도체 디바이스를 갖는 데이터 처리장치의 데이터 처리방법에 있어서, 상기 컨트롤러는 반도체 디바이스 식별 어드레스를 변경하면서 상기 메모리 네트워크 상에 접속된 상기 반도체 디바이스의 소정 어드레스에 각각 식별요구 정보를 기입하는 것을 반복하고, 다음으로 상기 데이터 처리 기능을 갖는 반도체 디바이스는 상기 기입된 식별요구 정보를 자기가 갖는 데이터 처리 기능에 따라 변경하며, 그 후 다시 상기 컨트롤러가 상기 반도체 디바이스 식별 어드레스를 변경하면서 상기 메모리 네트워크 상에 접속된 상기 반도체 디바이스의 상기 소정 어드레스에 존재하는 데이터를 판독해가는 것을 반복하여, 상기 각 반도체 디바이스가 데이터 처리 기능을 갖는지에 대한 여부와 상기 각 반도체 디바이스가 갖는 데이터 처리 기능의 종류를 상기 컨트롤러가 인식하는 것을 특징으로 한다.
또 본 발명에 의한 컴퓨터 시스템, 데이터 처리장치 또는 데이터 처리방법에 있어서, 상기 메모리 네트워크는 버스형의 네트워크 구성인 것을 특징으로 한다.
또한 본 발명에 의한 컴퓨터 시스템, 데이터 처리장치 또는 데이터 처리방법에 있어서, 상기 메모리 네트워크는 링형의 네트워크 구성인 것을 특징으로 한다.
본 발명에 의한 반도체 집적회로는 메모리로서 기능하면서 데이터 처리 기능을 갖는 반도체 디바이스를 구비한 반도체 집적회로에 있어서, 상기 반도체 디바이스에 할당된 메모리 어드레스 공간 내의 논리적 어드레스와, 실제의 물리적 어드레스의 관계를 동적으로 변경하는 변경수단을 구비하는 것을 특징으로 한다.
또 본 발명에 의한 제 5의 컴퓨터 시스템은 복수의 메모리 네트워크와, 데이터 처리 기능을 갖는 반도체 디바이스를 구비하며, 상기 반도체 디바이스는 상기 복수의 메모리 네트워크에 접속되면서 상기 복수의 메모리 네트워크 사이에서 상호 데이터를 교환하는 데이터 교환기능을 갖는 것을 특징으로 한다.
또한 본 발명에 의한 제 6의 컴퓨터 시스템은 메모리 네트워크에 접속되면서 데이터 처리 기능 및 화상표시 기능을 갖는 반도체 디바이스를 구비하는 것을 특징으로 한다.
이상의 구성에 의해 본 발명에서는 계산 등의 데이터 처리가 필요한 경우에는 데이터 처리 기능을 갖는 반도체 디바이스가 그 데이터 처리를 행하기 때문에, CPU나 DSP 보드 등은 메모리 네트워크를 통해 상기 반도체 디바이스와의 사이에서 워크 데이터의 전송 처리가 불필요하게 되어 상기 반도체 디바이스에서의 처리 결과의 데이터만이 CPU나 DSP 보드 등에 전송된다. 따라서 종래에 비해 데이터 처리능력이 현저히 향상된다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
( 제 1 실시예 )
이하 본 발명의 제 1 실시예를 설명하기로 한다.
도 1은 컴퓨터 시스템의 전체 구성도이다. 도 1에서 CPU(1, 1')는 호스트 버스(2)를 통해 코어 로직(3)에 접속된다. 상기 코어 로직(3)은 그 내부에 메모리 컨트롤러(컨트롤러)(4)를 갖고, 이 메모리 컨트롤러(4)에는 메모리 버스(메모리 네트워크)(5)가 접속된다. 상기 메모리 버스(5)에는 계산 등의 데이터 처리 기능을 갖지 않는 메모리(데이터 처리 기능을 갖지 않는 반도체 디바이스)(6, 7)와, 데이터 처리 기능을 갖는 메모리(데이터 처리 기능을 갖는 반도체 디바이스) (8, 9)가 접속되고, 상기 메모리 컨트롤러(4)는 메모리 버스(5)를 통해 이들의 메모리(6∼9)를 제어한다. 상기 데이터 처리 기능을 갖는 반도체 디바이스(8, 9)는 메모리 컨트롤러(4)에 대하여 메모리 에뮬레이션 기능을 갖는다. 상기 4개의 메모리(6∼9)는 칩 단체(單體)의 형상 또는 SIMM(Single In-Line Memory Module)이나 DIMM (Double In-Line Memory Module)의 모듈형상을 이룬다.
상기 코어 로직(3)에는 PCI 버스 등의 주변기기 버스(10)를 통해 하드디스크 장치(대용량 기억장치)(11), ROM(16), 그래픽 카드(VGA 카드)(12) 및 음성 보드(14)가 접속되고, 상기 VGA 카드(12)에는 CRT 장치(13)가, 상기 음성 보드(14)에는 스피커(15)가 각각 접속된다.
다음으로 도 1에 도시된 컴퓨터 시스템의 동작에 대하여 설명하기로 한다.
우선 전원이 투입되면 시스템 상승 프로그램이 ROM(16)으로부터 CPU(1)로 로드된다. 이에 따라 CPU(1)는 시스템의 구성을 조사하기 시작한다. 이 조사는 메모리에 관해서는 다음과 같다. 즉 우선 반도체 디바이스 식별 어드레스를 바꾸어 가면서 차례로 각 메모리(6∼9)의 선두 어드레스에 각각 리퀘스트 명령(식별요구 정보)에 상당하는 데이터를 기입한다. 그 후 소정시간이 지난 후 다시 같은 어드레스를 읽어간다.
그 동안 데이터 처리 기능을 갖는 메모리(8, 9)에서는 기입된 리퀘스트 명령을 디코드하고 그 리퀘스트 명령에 따라 자기가 어떤 종류의 데이터 처리 기능을 갖는지에 대한 정보를 상기 리퀘스트 명령이 기입된 어드레스에 겹쳐쓰기한다. 이 구성에 의해 데이터 처리 기능을 갖는 각 메모리(8, 9)가 데이터 처리 기능을 갖는 것 및 그 갖는 데이터 처리 기능의 종류를 통지하는 통지수단을 구성한다.
그 결과 데이터 처리 기능을 갖지 않는 2개의 메모리(6, 7)에 대해서는 다시 판독해갈 때 데이터는 변화되어 있지 않으나, 데이터 처리 기능을 갖는 다른 2개의 메모리(8, 9)에 대해서는 데이터 처리 기능을 설명하는 정보가 그 어드레스에 존재한다. 따라서 CPU(1) 및 메모리 컨트롤러(4)는 상기 어드레스의 데이터를 판독함으로써 메모리 맵 상의 어느 위치에 어떠한 종류의 데이터 처리 기능을 갖는 메모리가 존재하는지를 알 수 있다.
다음으로 실제의 데이터 처리를 예로 들어 본 실시예의 컴퓨터 시스템 동작을 설명한다. 처리의 예로서 DVD 장치 등에서 행하고 있는 동화상 압축 부호화 규격 MPEG2의 비트 스트림을 디코드하는 경우를 들기로 한다. 본 예에서는 MPEG2의 비트 스트림 데이터가 하드디스크 장치(11)에 저장되어 있는 것으로 한다.
하드디스크 장치(11)에 저장된 비트 스트림 데이터는 주변기기 버스(10)를 통해 코어 로직(3)을 지나서 CPU(1)에 입력되어 전처리된다. 이 전처리에서 이 비트 스트림 데이터는 음성 데이터와 화상 데이터로 분리된다. 다음으로 상기 분리된 음성 데이터는 데이터 처리 기능을 갖는 한쪽의 메모리(예를 들면 메모리(8))에 대응하는 메모리 공간에 로드되고, 분리된 화상 데이터는 데이터 처리 기능을 갖는 다른쪽 메모리(9)에 대응하는 메모리 공간에 로드된다.
상기 데이터 처리 기능을 갖는 한쪽의 메모리(8)는 음성 데이터를 처리하고, 또 다른쪽 메모리(9)는 화상 데이터를 디코드(신장) 처리하여, 각각 그 음성 또는 화상처리 결과를 메모리 공간 내의 소정 어드레스 영역에 기입한다. 이상의 동작에 대해 상세한 것은 후술하는 제 3 실시예에서 설명하기로 한다.
그 후 상기 데이터 처리 기능을 갖는 양 메모리(8, 9)에서의 데이터 처리가 종료한 소정시간의 경과시에, CPU(1)는 데이터 처리 기능을 갖는 2개의 메모리(8, 9)의 메모리 공간 내로 처리 결과가 저장되어 있는 어드레스 영역에 각각 데이터 처리의 결과를 가지러 간다. 상기 데이터 처리가 종료하기까지의 소정 시간, 즉 데이터 처리에 필요한 시간정보는 메모리 컨트롤러(4) 또는 CPU(1)에 각 처리마다 표로서 기억되고, 처리전에 이들의 컨트롤러(4), CPU(1)가 그 처리에 대응한 시간정보를 판독 기입하여 파악한다. 상기 표는 예를 들면 처리되는 데이터의 양과 처리의 내용에 따라 미리 준비된다.
그리고 상기 음성 데이터 처리 결과를 주변기기 버스(1O)를 통해 음성 보드(14)에 전송하고, 그 음성처리 결과를 스피커(15)를 통해 음성으로 출력한다. 마찬가지로 화상 데이터 처리결과를 주변기기 버스(10)를 통해 VGA 카드(12)에 보내고 CRT 장치(13)로 화상표시한다.
또 여기에서는 데이터 처리 기능을 갖는 2개의 메모리(8, 9) 중 한쪽의 메모리(8)로 음성처리를 행하고, 다른쪽 메모리(9)로 화상처리를 하였지만, 그들 데이터 처리는 고정되지 않고 동일 메모리의 처리 기능을 필요에 따라 변경하면서 전체로서 하나의 처리를 실현하는 것도 가능하다. 즉, 처리를 하기 직전에 그 처리에 필요한 정보를 데이터 처리 기능을 갖는 메모리(8, 9)에 기입하여 그 처리를 행하게 하는 것이 가능하다. 예를 들면 화상 압축처리 직전에 화상 압축기능을 한쪽의 데이터 처리 기능을 갖는 메모리(8)에 로드하고, 그 화상 압축기능을 이용하면 디지털 녹화가 가능해진다.
이러한 컴퓨터 시스템에서는 분리된 데이터와, 그 데이터를 처리해야 할 프로그램을 1조로 하여 각각 데이터 처리 기능을 갖는 메모리(8, 9)에 분산하고, 워크 데이터의 교환은 각 메모리(8, 9) 내에서만 행해지므로 그 워크 데이터의 교환은 고속으로 행해진다. 따라서 워크 데이터의 교환은 메모리 버스(5)에는 나타나지 않고 전체의 성능은 현저하게 향상된다.
또 본 실시예에서는 메모리 버스(5)에 데이터 처리 기능을 갖는 메모리(8, 9)를 병렬로 접속한 구성의 버스형으로 하였지만, 본 발명이 이것에 한정되는 것은 아니며, 예를 들면 메모리 컨트롤러(4)로부터 메모리(6)로, 메모리(6)로부터 그 측방의 메모리(7)로, 메모리(7)로부터 그 측방의 메모리(8)로 차례로 접속해가고(point to point), 메모리 컨트롤러(4)로 되돌아가는 구성의 링형이어도 된다. 요는 이들의 버스형 및 링형을 포함한 메모리 네트워크이면 된다.
또한 본 실시예에서는 주변기기 버스(10)에 VGA 카드(12)를 접속하였지만, 데이터 처리 기능을 갖는 메모리(8, 9)에 데이터 처리 기능과 화상 표시기능을 갖게 하거나, 화상 표시 직전에 그 화상 표시기능을 동적으로 기입하면 상기 VGA 카드(12)는 생략할 수 있다.
( 제 2 실시예 )
다음으로 본 발명의 제 2 실시예를 설명하기로 한다. 본 실시예는 상기 제 1 실시예의 컴퓨터 시스템에서 데이터 처리 기능을 갖는 메모리(8, 9)의 내부구성에 관한 것이다. 본 실시예에서는 실제의 정보처리에 있어서 다용되고 있는 메모리 공간 내의 복사 처리에 관한 다이내믹 어드레스 리네임(Dynamic Address Rename) 기능에 대하여 설명하기로 한다.
도 2의 (a)에 데이터 처리 기능을 갖는 메모리(8 또는 9)의 논리 맵을 도시한다. 도 2의 (a)의 영역 A의 데이터를 영역 B에 복사하는 작업을 생각한다. 종래의 컴퓨터 시스템에서는 이 작업을 하는 경우에 메모리 영역 A의 일부 데이터를 CPU에 판독 기입하고, 그 후 이 판독 기입한 데이터를 다시 메모리 영역 B에 기입하는 동작이 반복된다. 이 동작에서는 메모리 버스 상의 데이터의 트래픽이 많고, 이것이 시스템 전체의 성능을 저하시킨다. 본 실시예에서는 이 작업을 다이내믹 어드레스 리네임이라는 기능에 의해 실현한다.
상기 다이내믹 어드레스 리네임 기능은 CPU에서 본 논리적인 메모리 맵과 메모리 내의 메모리 셀의 나열에서 본 물리적인 메모리 맵의 관계를 동적으로 변경함으로써 상기 데이터의 복사 작업을 실현하는 것이다.
구체적으로는 도 2의 (b)의 복사 처리전의 물리 맵으로 나타내는 바와 같이 물리적인 영역(A')이 논리적인 영역(A)에 대응하고 있지만, 복사후는 도 2의 (c)에 도시된 바와 같이 물리적인 영역(A')을 도 2의 (a)의 논리적인 영역(B)에 대응시킨다. 이에 따라 메모리 버스에는 전혀 트래픽을 발생시키지 않고 데이터를 복사할 수 있다.
실제의 구성을 도 3에 도시한다. 메모리 내부에서 실제로 논리 어드레스를 물리적인 메모리 셀의 위치 정보로 변환하고 있는 부품은 로우 디코더 및 컬럼 디코더의 선택장치이다. 이들을 프로그램 가능하게 한 프로그램 가능 로우 디코더(20) 및 프로그램 가능 컬럼 디코더(21)를 구비하여, 그 대응되는 것을 동적으로 변경함으로써 다이내믹 어드레스 리네임 기능을 실현하고 있다.
상기 프로그램 가능 로우 디코더(20)의 내부 구성의 일례를 도 10에 도시한다. 도 10에서 다수의 프로그램 가능 스위치 소자(PS)가 배치되고, 이들은 어드레스 신호선(Ai, xAi, Aj, xAj)과 도 1의 메모리 컨트롤러(4)로부터의 리네임 신호에 기초하여, 구비하는 워드선(WL) 중 선택하는 워드선을 동적으로 변경한다. 프로그램 가능 컬럼 디코더(21)의 내부 구성에 대해서도 마찬가지이다.
본 실시예에서는 동일 메모리 내에서의 데이터 복사에 한하여 그 효과를 발휘할 수 있지만, 최근의 컴퓨터에서는 DRAM의 집적도의 향상에 따라 1개의 CPU당 메모리의 칩수는 감소하고 있기 때문에 이러한 구성으로도 큰 효과를 나타낸다.
( 제 3 실시예 )
계속해서 본 발명의 제 3 실시예를 설명하기로 한다. 본 실시예는 상기 제 1 실시예의 컴퓨터 시스템에 있어서, 상기 제 2 실시예의 데이터 복사처리보다도 복잡한 처리가 가능한 데이터 처리 기능을 갖는 메모리의 구성에 관한 것이다.
도 4는 본 실시예의 데이터 처리 기능을 갖는 메모리의 구성을 도시한다.
도 4에서 2개의 메모리 어레이(메모리 공간)(A, B)는 어레이 형상으로 배치된 다수의 메모리 셀과, 열방향으로 연장되는 다수개의 비트선과, 행방향으로 연장되는 다수개의 워드선을 구비한 DRAM 또는 SRAM 등의 메모리 셀로 이루어지는 어레이이다. 중앙에 위치하는 것은 대량의 데이터를 일괄해서 같은 처리를 행할 수 있는 데이터 처리부(30)이다.
이러한 메모리를 이용하여 데이터 처리를 행하는 경우를 설명하기로 한다. 우선 도 1의 메모리 컨트롤러(4)는 메모리 어레이(A)의 워드선(c)에 접속된 메모리 셀(제 1 영역)에 데이터 처리 스펙 정보를 기입하고 이들의 데이터 처리 스펙 정보를 일괄해서 데이터 처리부(30)에 전송한다. 이 전송에 의해 데이터 처리부(30)의 동작, 즉 처리 스펙이 규정된다.
이어서 메모리 컨트롤러(4)는 메모리 어레이(A)의 다른 워드선(a)에 접속된 메모리 셀(제 2 영역)에 처리될 데이터를 기입하고, 상기 데이터 처리부(30)의 처리 스펙을 규정한 후에 이들의 데이터를 일괄해서 데이터 처리부(30)에 전송한다. 데이터 처리부(30)는 상기 전송된 데이터를 상기 규정된 처리 스펙으로 처리하고, 그 처리 결과를 예를 들면 메모리 어레이(B) 내의 워드선(b)에 접속된 메모리 셀(제 3 영역)에 저장한다. 한편 처리 결과를 저장한 메모리 셀은 상기 처리될 데이터를 저장한 메모리 셀과 동일하게 취급하여 처리 결과를 그들의 메모리 셀에 겹쳐쓰기해도 상관없다.
이와 같이 메모리 어레이(A, B)와 데이터 처리부(30) 사이에서 데이터 및 데이터 처리 스펙 정보가 대량으로 교환되고, 그 비트폭은 예를 들면 1024비트 등의 초다비트 데이터로 되어있다.
그 후 상기 처리와는 다른 처리를 계속하여 행하기 위해서는 메모리 어레이의 다른 워드선에 접속된 메모리 셀에 별도의 데이터 처리 스펙 정보를 저장하고, 그 처리 스펙 정보를 다시 일괄해서 데이터 처리부(30)로 로드하고, 다음으로 상기 메모리 어레이(B) 내의 워드선(b)에 접속된 메모리 셀에 저장된 처리 결과를 다시 데이터 처리부(30)로 되돌리고, 그 처리 결과에 대하여 상기 다른 데이터 처리 스펙에 기초하는 처리를 행함으로써 이루어진다. 이 동작에 대하여 도 5를 이용하여 설명하기로 한다.
도 5의 (a)에 도시된 바와 같이, 우선 메모리 어레이(A)에 속하는 워드선(c)에 접속된 메모리 셀에 저장된 데이터 처리 스펙 정보를 일괄해서 데이터 처리부(30)에 전송한다. 다음으로 메모리 어레이(A)에 속하는 워드선(a)에 접속된 메모리 셀에 저장된 데이터를 일괄해서 데이터 처리부(30)에 전송한다. 데이터 처리부(30)는 전송된 상기 데이터 처리 스펙 정보에 기초하여 상기 전송된 데이터를 처리하고, 그 처리 결과를 중간결과(B)로서 메모리 어레이(B)에 속하는 워드선(b)에 접속된 메모리 셀에 저장한다.
그 후 도 5의 (b)에 도시된 바와 같이, 메모리 어레이(A)에 속하는 워드선(d)에 접속된 메모리 셀에 저장된 다른 데이터 처리 스펙 정보를 일괄해서 데이터 처리부(30)로 로드하고, 계속해서 상기 중간결과(B)가 데이터 처리부(30)에 보내진다. 데이터 처리부(30)는 로드된 상기 다른 데이터 처리 스펙 정보에 기초하여 상기 중간결과(B)를 처리하고, 그 처리결과(C)를 메모리 어레이(A)에 속하는 워드선(e)에 접속된 메모리 셀에 저장한다. 이 처리결과(C)는 메모리 컨트롤러(4)에 의해 메모리의 외부로 판독된다.
이러한 데이터 처리에서는 데이터 처리부(30)에서의 처리스펙의 재기록을 행하는 오버헤드가 발생하지만, 대량의 데이터를 일괄해서 처리할 수 있기 때문에 전체적인 데이터 처리능력은 매우 향상한다. 즉 단순하지만 대량의 데이터를 일괄해서 처리할 수 있도록 데이터 처리의 전체를 분해하고 그들의 처리를 계속하여 행하여 전체적인 처리를 실현하기 때문에 성능을 높일 수 있다.
( 제 4 실시예 )
다음으로 본 발명의 제 4 실시예를 설명하기로 한다.
도 6은 상기 도 4에 도시된 데이터 처리 기능을 갖는 메모리의 내부 구성을 상세히 도시한 도면이다.
도 6에서 좌측부 및 우측부에는 각각 1024비트 정도의 초다비트 데이터 버스(60)를 갖는 메모리 어레이(A, B)가 위치한다. 그 메모리 어레이(A, B) 사이에 끼워져 스위칭 매트릭스 S열(50···) 및 프로그램 가능 로직(PL···)이 어레이 형상으로 배치된다. 이 중앙부에 배치된 스위칭 매트릭스 S열(50···) 및 프로그램 가능 로직(PL···)에 의해 재프로그램 가능한 재구성 가능 로직의 데이터 처리부(30')를 구성하고 있다. 제어회로(70)는 상기 메모리 어레이(A, B), 스위칭 매트릭스 S열(50···) 및 프로그램 가능 로직(PL ···)을 제어한다.
상기 메모리 어레이(A)에서 제 1 메모리 셀군(101)은 제 1 워드선군(100)에 접속되는 것과 함께 그 다수의 메모리 셀에 상기 데이터 처리부(30')의 데이터 처리 스펙 정보를 저장한다. 또한 제 2 메모리 셀군(103)은 제 2 워드선군(102)에 접속되는 것과 함께 그 다수의 메모리 셀에 처리해야 할 데이터군이 저장된다. 또 메모리 어레이(B)에서 제 3 메모리 셀군(105)은 제 3 워드선군(104)에 접속되는 것과 함께 그 다수의 메모리 셀은 처리결과를 저장하는 장소가 된다.
여기에서 각 스위칭 매트릭스 S 열(50)은 프로그램 가능 로직(PL)과의 데이터 교환 및 초다비트 데이터 버스(60)의 비트간(도면에서는 상하방향)의 데이터 교환을 행한다.
이하 본 실시예의 데이터 처리 기능을 갖는 메모리의 동작을 설명하기로 한다.
우선 한쪽의 메모리 어레이(A)로부터 초다비트 데이터 버스(60)를 통해 제 1 메모리 셀군(101)의 데이터 처리 스펙 정보가 데이터 처리부(30')에 로드된다. 이 처리 스펙 정보는 스위칭 매트릭스 S열(50···)의 접속정보와 프로그램 가능 로직(PL···)의 프로그램 정보로 이루어진다.
다음으로 메모리 어레이(A)에서 제 2 메모리 셀군(103)에 저장된 처리해야 할 데이터가 데이터 처리부(30')에 로드된다. 데이터 처리부(30')에서의 처리결과는 다른쪽 메모리 어레이(B)의 제 3 메모리 셀군(105)에 저장된다. 이들의 일련의 동작은 제어회로(70)에 의해 제어된다.
또 도 6에서는 2개의 메모리 어레이 A와 B가 물리적으로 분리되어 있는 구성을 나타냈으나 분할되어 있을 필요는 없다.
( 제 5 실시예 )
계속해서 제 5 실시예를 설명하기로 한다. 본 실시예는 상기 도 6에 도시된 데이터 처리 기능을 갖는 메모리를 더욱 개량한 것이다.
도 7은 본 실시예의 데이터 처리 기능을 갖는 메모리의 구성을 도시한다. 도 7에서는 중앙에 초다비트 레지스터(80)가 위치하고, 그 좌우 양측에 데이터 처리부(30, 30)가 위치한다. 각 데이터 처리부(30, 30)는 상기 제 4 실시예와 마찬가지로 어레이 형상으로 배치된 스위칭 매트릭스 S열(50···) 및 프로그램 가능 로직(PL···)으로 구성된다.
본 실시예의 데이터 처리 기능을 갖는 메모리에서는 2개의 데이터 처리부(30, 30)가 각각 그 동작을 독립하여 행할 수 있으므로 외관상 데이터 처리 스펙 정보의 로드에 요하는 시간을 숨길 수 있다. 즉,
페이즈 1)
한쪽의 처리부 : 데이터 처리, 다른쪽 처리부 : 처리 스펙 정보의 로드
페이즈 2)
한쪽의 처리부 : 처리 스펙 정보의 로드, 다른쪽 처리부 : 데이터 처리
라는 2개의 페이즈를 교대로 반복할 수 있다.
( 제 6 실시예 )
다음으로 제 6 실시예를 설명하기로 한다.
본 실시예는 상기 제 5 실시예와 같이 중앙에 초다비트 레지스터(80)를 배치한 데이터 처리 기능을 갖는 메모리를 사용하고, 더한층 고도한 듀얼 포트적인 사용을 가능하게 하는 것이다.
듀얼 포트적인 사용이란 도 8에서와 같은 구성을 의미한다. 즉 메모리 네트워크로서의 2개의 메모리 버스(90, 91) 사이에서 데이터 처리 기능을 갖는 메모리 (MM)가 공유 메모리로서 이용되는 구성을 의미한다. 도 8에서 Mi, Mj는 메모리 버스(90)에만 접속된 데이터 처리 기능을 갖지 않거나 또는 갖는 메모리로서, 코어 로직(92) 내의 메모리 컨트롤러(93)에 의해 제어된다. 마찬가지로 Mk, Ml은 메모리 버스(91)에만 접속된 데이터 처리 기능을 갖지 않거나 또는 갖는 메모리로서 코어 로직(94) 내의 메모리 컨트롤러(95)에 의해 제어된다.
상기 데이터 처리 기능을 갖는 메모리(MM)의 내부 구성을 도 9에 도시한다. 도 9에서 중앙에는 초다비트 레지스터(80)가 존재하며 그 좌우 양측에는 각각 외측으로 향하여 순서대로 데이터 처리부(30a, 30b), 메모리 어레이(A, B) 및 데이터 입출력부(96, 97)가 위치한다. 이들은 각각 초다비트 데이터 버스(98, 99)에 의해 접속되어 있다.
이러한 구성에 의해 2개의 메모리 버스(A, B) 사이의 데이터 교환과 데이터 처리를 동시에 실현할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면 데이터 처리 기능을 갖는 반도체 디바이스를 메모리 네트워크에 접속하여, 이 반도체 디바이스 내에서 데이터 처리를 하였기 때문에, 메모리 네트워크를 통한 워크 데이터의 전송을 없애고, 따라서 데이터 처리능력의 향상을 도모할 수 있다. 또한 본 발명에 의하면 메모리 모듈 등과 같이 증설이 용이할 뿐 아니라 소프트웨어에서의 갱신이 가능하다는 등 많은 이점을 갖는다.
상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (31)

  1. 메모리 네트워크에 접속되면서 데이터 처리 기능을 갖는 반도체 디바이스를 구비하는 것을 특징으로 하는 컴퓨터 시스템.
  2. CPU와,
    상기 CPU에 접속된 호스트 버스와,
    상기 호스트 버스를 통해 상기 CPU에 접속되면서 메모리 컨트롤러를 갖는 코어 로직과,
    상기 코어 로직의 상기 메모리 컨트롤러에 접속된 메모리 네트워크와,
    상기 메모리 네트워크에 접속되면서 데이터 처리 기능을 갖지 않는 반도체 디바이스와,
    상기 메모리 네트워크에 접속되면서 데이터 처리 기능을 갖는 반도체 디바이스와,
    상기 코어 로직에 접속된 주변기기 버스와,
    상기 주변기기 버스에 접속된 대용량 기억장치를 구비하는 것을 특징으로 하는 컴퓨터 시스템.
  3. 제 2항에 있어서,
    데이터 처리 기능을 갖는 반도체 디바이스는 모듈 형상을 이루는 것을 특징으로 하는 컴퓨터 시스템.
  4. 메모리 네트워크에 접속되어 컨트롤러로부터 상기 메모리 네트워크를 통해 메모리로서 액세스되면서 데이터 처리 기능을 갖는 반도체 디바이스를 구비하는 것을 특징으로 하는 컴퓨터 시스템.
  5. 메모리 네트워크에 접속되어 메모리 에뮬레이션 기능을 갖는 반도체 디바이스를 구비하는 것을 특징으로 하는 컴퓨터 시스템.
  6. 데이터 처리 기능을 가지면서 메모리로서 기능하는 반도체 디바이스의 메모리공간 내의 미리 정해진 영역에 처리해야 할 데이터를 기입하고,
    다음으로 상기 반도체 디바이스가 상기 데이터를 처리하고 그 처리결과를 상기메모리 공간 내의 상기 미리 정해진 영역 또는 다른 소정 영역에 기입하며,
    상기 처리 결과의 기입 후에 상기 반도체 디바이스의 메모리 공간 내의 상기 미리 정해진 영역 또는 다른 소정 영역을 읽어감으로써 상기 처리 데이터의 처리결과를 얻는 것을 특징으로 하는 데이터 처리방법.
  7. 컨트롤러와, 데이터 처리 기능을 가지면서 메모리로서 기능하는 반도체 디바이스를 구비한 데이터 처리장치의 데이터 처리방법에 있어서,
    상기 컨트롤러는,
    상기 반도체 디바이스의 메모리 공간 내의 제 1 영역에 행해야 할 처리의 스펙 정보를 기입하는 것과 함께,
    상기 메모리 공간 내의 제 2 영역에 처리해야 할 데이터를 기입하고,
    다음으로 상기 반도체 디바이스는 상기 메모리 공간의 제 1 영역에 기입된 처리 스펙 정보에 기초하여 상기 제 2 영역에 기입된 데이터를 처리하고 그 처리결과를 상기 메모리 공간 내의 제 3 영역에 기입하며,
    그 후 상기 컨트롤러는 상기 메모리 공간 내의 제 3 영역으로부터 처리 결과를 판독하는 것을 특징으로 하는 데이터 처리방법.
  8. 제 7항에 있어서,
    반도체 디바이스의 메모리 공간 내의 제 2 영역과 제 3 영역은 동일영역으로서,
    상기 반도체 디바이스는 데이터가 기입된 제 2 영역에 처리 결과를 겹쳐쓰기하는 것을 특징으로 하는 데이터 처리방법.
  9. 제 7항 또는 제 8항에 있어서,
    상기 컨트롤러는,
    상기 행해야 할 처리에 요하는 시간 정보를 판독하고,
    상기 판독한 시간 정보에 기초하여 그 시간정보가 나타내는 시간후에 메모리공간 내의 제 3 영역에 기입된 처리 결과를 판독하는 것을 특징으로 하는 데이터 처리방법.
  10. 제 9항에 있어서,
    상기 반도체 디바이스는 메모리 네트워크를 통하여 컨트롤러에 접속되고,
    상기 컨트롤러에는,
    상기 반도체 디바이스로 행하게 할 처리마다 그 각 처리에 필요한 시간정보가 저장되는 것을 특징으로 하는 데이터 처리방법.
  11. 제 7항, 제 8항 및 제 10항 중 어느 한 항에 있어서,
    데이터 처리 기능을 갖는 반도체 디바이스에서의 처리의 실행의 직전에 그 실행할 처리를 기술하는 정보를 동적으로 재기록하고 그 처리를 실행하는 것을 특징으로 하는 데이터 처리방법.
  12. 제 9항에 있어서,
    데이터 처리 기능을 갖는 반도체 디바이스에서의 처리의 실행의 직전에 그 실행할 처리를 기술하는 정보를 동적으로 재기록하고 그 처리를 실행하는 것을 특징으로 하는 데이터 처리방법.
  13. 컨트롤러와,
    상기 컨트롤러에 메모리 네트워크를 통해 접속되면서 데이터 처리 기능을 갖는 반도체 디바이스와,
    상기 반도체 디바이스가 데이터 처리 기능을 갖고 있는 것 및 그 데이터 처리 기능의 종류를 상기 컨트롤러에게 알리는 통지수단을 구비하는 것을 특징으로 하는 데이터 처리장치.
  14. 컨트롤러와,
    상기 컨트롤러에 메모리 네트워크를 통해 접속되면서 데이터 처리 기능을 갖는 반도체 디바이스와,
    상기 메모리 네트워크에 접속되면서 데이터 처리 기능을 갖지 않는 반도체 디바이스를 갖는 데이터 처리장치의 데이터 처리방법에 있어서,
    상기 컨트롤러는 반도체 디바이스 식별 어드레스를 변경하면서 상기 메모리 네트워크 상에 접속된 상기 반도체 디바이스의 소정 어드레스에 각각 식별요구 정보를 기입하는 것을 반복하고,
    다음으로 상기 데이터 처리 기능을 갖는 반도체 디바이스는 상기 기입된 식별요구 정보를 자기가 갖는 데이터 처리 기능에 따라 변경하며,
    그 후 다시 상기 컨트롤러가 상기 반도체 디바이스 식별 어드레스를 변경하면서 상기 메모리 네트워크 상에 접속된 상기 반도체 디바이스의 상기 소정 어드레스에 존재하는 데이터를 판독해가는 것을 반복하여,
    상기 각 반도체 디바이스가 데이터 처리 기능을 갖는지에 대한 여부와 상기 각 반도체 디바이스가 갖는 데이터 처리 기능의 종류를 상기 컨트롤러가 인식하는 것을 특징으로 하는 데이터 처리방법.
  15. 제 1항에 있어서,
    상기 메모리 네트워크는 버스형의 네트워크 구성인 것을 특징으로 하는 컴퓨터 시스템.
  16. 제 2항 또는 제 3항에 있어서,
    상기 메모리 네트워크는 버스형의 네트워크 구성인 것을 특징으로 하는 컴퓨터 시스템.
  17. 제 4항에 있어서,
    상기 메모리 네트워크는 버스형의 네트워크 구성인 것을 특징으로 하는 컴퓨터 시스템.
  18. 제 5항에 있어서,
    상기 메모리 네트워크는 버스형의 네트워크 구성인 것을 특징으로 하는 컴퓨터 시스템.
  19. 제 10항에 있어서,
    상기 메모리 네트워크는 버스형의 네트워크 구성인 것을 특징으로 하는 데이터 처리방법.
  20. 제 13항에 있어서,
    상기 메모리 네트워크는 버스형의 네트워크 구성인 것을 특징으로 하는 데이터 처리장치.
  21. 제 14항에 있어서,
    상기 메모리 네트워크는 버스형의 네트워크 구성인 것을 특징으로 하는 데이터 처리방법.
  22. 제 1항에 있어서,
    상기 메모리 네트워크는 링형의 네트워크 구성인 것을 특징으로 하는 컴퓨터 시스템.
  23. 제 2항 또는 제 3항에 있어서,
    상기 메모리 네트워크는 링형의 네트워크 구성인 것을 특징으로 하는 컴퓨터 시스템.
  24. 제 4항에 있어서,
    상기 메모리 네트워크는 링형의 네트워크 구성인 것을 특징으로 하는 컴퓨터 시스템.
  25. 제 5항에 있어서,
    상기 메모리 네트워크는 링형의 네트워크 구성인 것을 특징으로 하는 컴퓨터 시스템.
  26. 제 10항에 있어서,
    상기 메모리 네트워크는 링형의 네트워크 구성인 것을 특징으로 하는 데이터 처리방법.
  27. 제 13항에 있어서,
    상기 메모리 네트워크는 링형의 네트워크 구성인 것을 특징으로 하는 데이터 처리장치.
  28. 제 14항에 있어서,
    상기 메모리 네트워크는 링형의 네트워크 구성인 것을 특징으로 하는 데이터 처리방법.
  29. 메모리로서 기능하면서 데이터 처리 기능을 갖는 반도체 디바이스를 구비한 반도체 집적회로에 있어서,
    상기 반도체 디바이스에 할당된 메모리 어드레스 공간 내의 논리적 어드레스와, 실제의 물리적 어드레스의 관계를 동적으로 변경하는 변경수단을 구비하는 것을 특징으로 하는 반도체 집적회로.
  30. 복수의 메모리 네트워크와,
    데이터 처리 기능을 갖는 반도체 디바이스를 구비하며,
    상기 반도체 디바이스는 상기 복수의 메모리 네트워크에 접속되면서 상기 복수의 메모리 네트워크 사이에서 상호 데이터를 교환하는 데이터 교환기능을 갖는 것을 특징으로 하는 컴퓨터 시스템.
  31. 메모리 네트워크에 접속되면서 데이터 처리 기능 및 화상표시 기능을 갖는 반도체 디바이스를 구비하는 것을 특징으로 하는 컴퓨터 시스템.
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