JP3193525B2 - 情報処理装置 - Google Patents
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- G—PHYSICS
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- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline, look ahead using instruction pipelines
- G06F9/3869—Implementation aspects, e.g. pipeline latches; pipeline synchronisation and clocking
Description
【０００１】
【産業上の利用分野】本発明は、複数系列の連続データ
をパイプライン処理する装置に関する。
をパイプライン処理する装置に関する。
【０００２】
【従来の技術】従来のコンピュータシステムには、一般
的なプロセッサ１つを用いたシステム、メモリを共有す
るマルチプロセッサシステム、演算パイプラインシステ
ム、領域分割型画像処理マルチプロセッサシステムなど
が存在している。
的なプロセッサ１つを用いたシステム、メモリを共有す
るマルチプロセッサシステム、演算パイプラインシステ
ム、領域分割型画像処理マルチプロセッサシステムなど
が存在している。
【０００３】
【発明が解決しようとする課題】近年、動画像のような
時間的制約があり、かつ連続したディジタルデータを汎
用型のコンピュータシステムにより、実時間で処理する
要求が高まりつつある。これらのデータに施す処理は、
あらかじめ決められた一定時間内に終了しないと意味の
無くなる実時間内のデータ処理である。
時間的制約があり、かつ連続したディジタルデータを汎
用型のコンピュータシステムにより、実時間で処理する
要求が高まりつつある。これらのデータに施す処理は、
あらかじめ決められた一定時間内に終了しないと意味の
無くなる実時間内のデータ処理である。
【０００４】しかしながら、前述のような従来例では、
単一ＣＰＵによるコンピュータシステムにおいて、計算
機能が不足しこのようなデータの処理を実時間内に行う
ことは不可能である。
単一ＣＰＵによるコンピュータシステムにおいて、計算
機能が不足しこのようなデータの処理を実時間内に行う
ことは不可能である。
【０００５】またマルチプロセッサシステムのように複
数プロセッサを用いた、処理を高速化するシステムが提
案されているが、共有メモリ型マルチプロセッサシステ
ムに代表されるような、従来のシステムでは、データの
入出力，表示，及びプロセッサの処理においてメモリシ
ステムでの競合が起こり、高速に処理をする妨げとなっ
ている。
数プロセッサを用いた、処理を高速化するシステムが提
案されているが、共有メモリ型マルチプロセッサシステ
ムに代表されるような、従来のシステムでは、データの
入出力，表示，及びプロセッサの処理においてメモリシ
ステムでの競合が起こり、高速に処理をする妨げとなっ
ている。
【０００６】また演算パイプラインマシンのように粒度
の細かいデータの単位でパイプライン処理を行うシステ
ムにおいては、動画像のような一度に処理を行うべきデ
ータ量が大きい場合には、その構成上高速な処理を行う
ことができない。画像データを複数領域に分割し、複数
プロセッサをそれぞれ個々の領域について割り当て、画
像処理を高速化するシステムも提案されているが、この
ようなシステムの多くはメモリシステムが多数の小さな
領域に分割される構成となっていて、いったんメモリに
処理すべきデータがロードされた後の処理を高速化する
ためのものであり、画像データの書き込み，読みだしに
時間がかかり、動画像データ等の連続処理は不可能であ
る。
の細かいデータの単位でパイプライン処理を行うシステ
ムにおいては、動画像のような一度に処理を行うべきデ
ータ量が大きい場合には、その構成上高速な処理を行う
ことができない。画像データを複数領域に分割し、複数
プロセッサをそれぞれ個々の領域について割り当て、画
像処理を高速化するシステムも提案されているが、この
ようなシステムの多くはメモリシステムが多数の小さな
領域に分割される構成となっていて、いったんメモリに
処理すべきデータがロードされた後の処理を高速化する
ためのものであり、画像データの書き込み，読みだしに
時間がかかり、動画像データ等の連続処理は不可能であ
る。
【０００７】しかも動画像データには、音声データが付
随しているのが通常である。音声データもリアルタイム
データであり、対応する動画像データと同時に出力され
なければならない。例えば、単一ＣＰＵによるコンピュ
ータにおいては、動画像データと音声データの同期や即
時性を重視すると、音声データに重きを置いて処理し、
動画像データは、数分の一の画面数でしかも数分の一の
画素数に間引いて表示するのが精一杯である。さらに、
音声データ処理でさえも、他の負荷の重い処理の影響を
受けて出力が途切れてしまうことも起こりうる。
随しているのが通常である。音声データもリアルタイム
データであり、対応する動画像データと同時に出力され
なければならない。例えば、単一ＣＰＵによるコンピュ
ータにおいては、動画像データと音声データの同期や即
時性を重視すると、音声データに重きを置いて処理し、
動画像データは、数分の一の画面数でしかも数分の一の
画素数に間引いて表示するのが精一杯である。さらに、
音声データ処理でさえも、他の負荷の重い処理の影響を
受けて出力が途切れてしまうことも起こりうる。
【０００８】本発明は、このような状況下でなされたも
ので、各系列のデータの内容が時間的に関連する、複数
系列の連続データを、その時間的関連を失うことなくデ
ータ処理することのできる情報処理装置を提供すること
を目的とするものである。
ので、各系列のデータの内容が時間的に関連する、複数
系列の連続データを、その時間的関連を失うことなくデ
ータ処理することのできる情報処理装置を提供すること
を目的とするものである。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明では、情報処理装置を次の（１）のとおりに
構成するものである。
め、本発明では、情報処理装置を次の（１）のとおりに
構成するものである。
【００１０】（１）各系列のデータの内容が時間的に関
連する、複数系列の連続データをデータ処理系でパイプ
ライン処理する情報処理装置であって、前記複数系列の
各系列に対応し、各系列のデータ転送，データ処理のタ
イミングを指示する同期信号を発生する複数の同期発生
手段と、前記データ処理系において各系列のデータをそ
の時間的関連を失うことなく処理できるように、前記デ
ータ処理系における各系列のデータ処理の進み具合に応
じて前記複数の同期発生手段における同期信号の発生状
況を制御する同期制御手段とを備えた情報処理装置。
連する、複数系列の連続データをデータ処理系でパイプ
ライン処理する情報処理装置であって、前記複数系列の
各系列に対応し、各系列のデータ転送，データ処理のタ
イミングを指示する同期信号を発生する複数の同期発生
手段と、前記データ処理系において各系列のデータをそ
の時間的関連を失うことなく処理できるように、前記デ
ータ処理系における各系列のデータ処理の進み具合に応
じて前記複数の同期発生手段における同期信号の発生状
況を制御する同期制御手段とを備えた情報処理装置。
【００１１】
【作用】前記（１）の構成により、データ処理系におい
て、各系列の連続データは、対応する同期信号のタイミ
ングでデータ転送，データ処理され、各系列のデータの
内容の時間的関連を失うことなく処理が進行する。
て、各系列の連続データは、対応する同期信号のタイミ
ングでデータ転送，データ処理され、各系列のデータの
内容の時間的関連を失うことなく処理が進行する。
【００１２】
【実施例】以下本発明を実施例により詳しく説明する。
【００１３】図１は実施例である“情報処理装置”のブ
ロック図である。図１において、１０１はデータ入力装
置である。本実施例ではデータ入力媒体として、ディス
ク装置１１６，１１７を用いた。しかしデータ入力媒体
は、ネットワーク等でもよい。１０２，１０３，１０
４，１０５はメモリ１〜４であり、それぞれ１１２，１
１３，１１４，１１５の４つのプロセッサ１〜４によっ
て同時に独立してアクセスされる。１０６はデータ出力
装置であり、本実施例ではディスプレイ装置１１８およ
びスピーカ１１９，１２０に接続されている。データ出
力装置はハードディスク等でもよい。
ロック図である。図１において、１０１はデータ入力装
置である。本実施例ではデータ入力媒体として、ディス
ク装置１１６，１１７を用いた。しかしデータ入力媒体
は、ネットワーク等でもよい。１０２，１０３，１０
４，１０５はメモリ１〜４であり、それぞれ１１２，１
１３，１１４，１１５の４つのプロセッサ１〜４によっ
て同時に独立してアクセスされる。１０６はデータ出力
装置であり、本実施例ではディスプレイ装置１１８およ
びスピーカ１１９，１２０に接続されている。データ出
力装置はハードディスク等でもよい。
【００１４】１２５および１２６は同期発生手段であ
り、本実施例ではそれぞれ１／３０秒毎に同期信号を発
生するように設定されている。この時間間隔は自由に設
定でき、本実施例の例により制限されるものではない。
同期発生手段１２５，１２６の同期信号１，同期信号２
は、プロセッサ１，プロセッサ２，プロセッサ３，プロ
セッサ４，データ入力装置１０１，１０７のダイレクト
メモリアクセスコントローラ１，１０８のダイレクトメ
モリアクセスコントローラ２，１０９のダイレクトメモ
リアクセスコントローラ３，１１０のダイレクトメモリ
アクセスコントローラ４，１１１のダイレクトメモリア
クセスコントローラ５へと入力されている。そして、同
期発生手段１と同期発生手段２は同期コントローラ１２
７によって制御される。同期コントローラ１２７はメモ
リ４とプロセッサ４に接続され、プロセッサ４の処理
（リアルタイムデータのタイムコード等）を監視してい
る。
り、本実施例ではそれぞれ１／３０秒毎に同期信号を発
生するように設定されている。この時間間隔は自由に設
定でき、本実施例の例により制限されるものではない。
同期発生手段１２５，１２６の同期信号１，同期信号２
は、プロセッサ１，プロセッサ２，プロセッサ３，プロ
セッサ４，データ入力装置１０１，１０７のダイレクト
メモリアクセスコントローラ１，１０８のダイレクトメ
モリアクセスコントローラ２，１０９のダイレクトメモ
リアクセスコントローラ３，１１０のダイレクトメモリ
アクセスコントローラ４，１１１のダイレクトメモリア
クセスコントローラ５へと入力されている。そして、同
期発生手段１と同期発生手段２は同期コントローラ１２
７によって制御される。同期コントローラ１２７はメモ
リ４とプロセッサ４に接続され、プロセッサ４の処理
（リアルタイムデータのタイムコード等）を監視してい
る。
【００１５】図２はデータ入力装置の構成を示すブロッ
ク図である。図において、２０１はデータ入力装置の制
御を行うプロセッサであり、ＲＯＭ２０３に格納された
プログラムによってＲＡＭ２０４をワークエリアとして
使用しＳＣＳＩ(Small Computer System Interface) コ
ントローラ２０２を制御し、ディスク装置１１６，１１
７により読み出したデータをバス２０６を介して、ＤＭ
ＡＲＡＭ２０５へ転送する。ＤＭＡＲＡＭ２０５はデュ
アルポート構成となっており、ＣＰＵ２０１からはラン
ダムアクセスが可能であり、任意の位置にデータを書き
込むことができる。ＤＡＭ１は一般的なダイレクトメモ
リアクセスコントローラであり、同期信号１，２により
読みだし制御信号２０７をＤＭＡＲＡＭ２０５に出力
し、ＤＭＡＲＡＭ２０５より出力されたデータ２０９を
メモリ１に書き込むための書き込み読みだし制御信号２
０８をメモリ１に出力する。
ク図である。図において、２０１はデータ入力装置の制
御を行うプロセッサであり、ＲＯＭ２０３に格納された
プログラムによってＲＡＭ２０４をワークエリアとして
使用しＳＣＳＩ(Small Computer System Interface) コ
ントローラ２０２を制御し、ディスク装置１１６，１１
７により読み出したデータをバス２０６を介して、ＤＭ
ＡＲＡＭ２０５へ転送する。ＤＭＡＲＡＭ２０５はデュ
アルポート構成となっており、ＣＰＵ２０１からはラン
ダムアクセスが可能であり、任意の位置にデータを書き
込むことができる。ＤＡＭ１は一般的なダイレクトメモ
リアクセスコントローラであり、同期信号１，２により
読みだし制御信号２０７をＤＭＡＲＡＭ２０５に出力
し、ＤＭＡＲＡＭ２０５より出力されたデータ２０９を
メモリ１に書き込むための書き込み読みだし制御信号２
０８をメモリ１に出力する。
【００１６】図３は各プロセッサとメモリ部を示すブロ
ック図であり、ここではプロセッサ１，メモリ１の部分
を例示している。図において、メモリ１はデュアルポー
ト構成になっており、プロセッサ１およびＤＭＡＲＡＭ
２０５からのアクセスに用いられるランダムポートとメ
モリ２へデータを出力するリードポートである。プロセ
ッサ１は、プログラムＲＯＭ１に格納されたプログラム
と、リセット端子に供給された同期信号により制御さ
れ、メモリ１内のデータに対して処理を行う。このプロ
セッサ，メモリ，プログラムＲＯＭ，ＤＭＡの構成は、
プロセッサ２，プロセッサ３，プロセッサ４に関しても
同様である。
ック図であり、ここではプロセッサ１，メモリ１の部分
を例示している。図において、メモリ１はデュアルポー
ト構成になっており、プロセッサ１およびＤＭＡＲＡＭ
２０５からのアクセスに用いられるランダムポートとメ
モリ２へデータを出力するリードポートである。プロセ
ッサ１は、プログラムＲＯＭ１に格納されたプログラム
と、リセット端子に供給された同期信号により制御さ
れ、メモリ１内のデータに対して処理を行う。このプロ
セッサ，メモリ，プログラムＲＯＭ，ＤＭＡの構成は、
プロセッサ２，プロセッサ３，プロセッサ４に関しても
同様である。
【００１７】図４はデータ出力装置の構成を示すブロッ
ク図である。ビデオメモリ３０１は一般的なビデオＲＡ
Ｍを使用し構成されている。また、メモリ３０４は、Ｆ
ＩＦＯ(First-In-First-Out)メモリ等を用いたバッファ
メモリである。メモリ４より出力されたデータは、ＤＭ
Ａ５によって同期信号１に同期してビデオメモリ３０１
のランダムアクセスポートに入力される。同時にＤＡＭ
５によって３０６の書き込み制御信号１が生成され、ビ
デオメモリ３０１のアドレスおよびコントロール信号と
して入力される。３０２はディスプレイコントローラで
あり、ビデオメモリ３０１のシリアルポートからのデー
タ出力のための制御信号およびディスプレイ装置１１８
の同期信号を生成する。これはグラフィックシステムの
制御装置として公知のものである。３０３はＤＡコンバ
ータであり、ビデオメモリ３０１の出力データをディス
プレイ装置１１８へのアナログ信号へ変換するこれも公
知のものである。１１８はディスプレイ装置である。
ク図である。ビデオメモリ３０１は一般的なビデオＲＡ
Ｍを使用し構成されている。また、メモリ３０４は、Ｆ
ＩＦＯ(First-In-First-Out)メモリ等を用いたバッファ
メモリである。メモリ４より出力されたデータは、ＤＭ
Ａ５によって同期信号１に同期してビデオメモリ３０１
のランダムアクセスポートに入力される。同時にＤＡＭ
５によって３０６の書き込み制御信号１が生成され、ビ
デオメモリ３０１のアドレスおよびコントロール信号と
して入力される。３０２はディスプレイコントローラで
あり、ビデオメモリ３０１のシリアルポートからのデー
タ出力のための制御信号およびディスプレイ装置１１８
の同期信号を生成する。これはグラフィックシステムの
制御装置として公知のものである。３０３はＤＡコンバ
ータであり、ビデオメモリ３０１の出力データをディス
プレイ装置１１８へのアナログ信号へ変換するこれも公
知のものである。１１８はディスプレイ装置である。
【００１８】また、メモリ４より出力されたデータは、
ＤＭＡ５によって同期信号２に同期して、３０７の書き
込み制御信号２が生成され、バッファメモリ３０４のコ
ントロール信号として入力される。３０５はＤＡコンバ
ータであり本実施例では、１６ビット左右２チャンネル
分のディジタルデータをアナログオーディオ信号に変換
する。オーディオ出力は、それぞれスピーカ１１９，１
２０に入力される。
ＤＭＡ５によって同期信号２に同期して、３０７の書き
込み制御信号２が生成され、バッファメモリ３０４のコ
ントロール信号として入力される。３０５はＤＡコンバ
ータであり本実施例では、１６ビット左右２チャンネル
分のディジタルデータをアナログオーディオ信号に変換
する。オーディオ出力は、それぞれスピーカ１１９，１
２０に入力される。
【００１９】図５は同期信号１，２の標準的なタイミン
グを示す図である。同期信号１の同期間隔は３３ｍｓに
設定されている。前半の１０ｍｓは転送期間であり、同
期信号は低レベルを保持し、後半の２３ｍｓはデータ処
理期間であり、高レベルを保持する。同期信号２の同期
間隔は３３ｍｓに設定されている。前半の１ｍｓは転送
期間であり、同期信号は低レベルを保持し、後半の３２
ｍｓはデータ処理期間であり、高レベルを保持する。同
期信号１は、画像データ処理のための同期信号、そして
同期信号２は、音声データを処理するための同期信号で
ある。一般に同一時間の画像データと音声データを比較
すると音声データのデータ量は、画像データよりもはる
かに少ない。従って本実施例では、同期信号２の転送期
間を同期信号１の転送期間の１／１０にしている。
グを示す図である。同期信号１の同期間隔は３３ｍｓに
設定されている。前半の１０ｍｓは転送期間であり、同
期信号は低レベルを保持し、後半の２３ｍｓはデータ処
理期間であり、高レベルを保持する。同期信号２の同期
間隔は３３ｍｓに設定されている。前半の１ｍｓは転送
期間であり、同期信号は低レベルを保持し、後半の３２
ｍｓはデータ処理期間であり、高レベルを保持する。同
期信号１は、画像データ処理のための同期信号、そして
同期信号２は、音声データを処理するための同期信号で
ある。一般に同一時間の画像データと音声データを比較
すると音声データのデータ量は、画像データよりもはる
かに少ない。従って本実施例では、同期信号２の転送期
間を同期信号１の転送期間の１／１０にしている。
【００２０】図６は、本実施例におけるＪＰＥＧ(Joint
Picture Expert Group)による画像圧縮データの伸長の
フローチャートであり、図７は、本実施例における音声
圧縮データの伸長のフローチャートである。図６，図７
において、６０１は圧縮された画像データの形式を示
す。データには、ヘッダ情報と圧縮時に使用したテーブ
ルを再構成する情報、圧縮データが含まれる。ヘッダ情
報には、タイムコード等の、画像データに関する時間情
報も含まれているものとする。また、７０１は、圧縮さ
れた音声データのデータ形式を示す。データには、ヘッ
ダ情報と補助情報および圧縮データが含まれる。ヘッダ
情報には、タイムコード等の、音声データに関する時間
情報も含まれているものとする。
Picture Expert Group)による画像圧縮データの伸長の
フローチャートであり、図７は、本実施例における音声
圧縮データの伸長のフローチャートである。図６，図７
において、６０１は圧縮された画像データの形式を示
す。データには、ヘッダ情報と圧縮時に使用したテーブ
ルを再構成する情報、圧縮データが含まれる。ヘッダ情
報には、タイムコード等の、画像データに関する時間情
報も含まれているものとする。また、７０１は、圧縮さ
れた音声データのデータ形式を示す。データには、ヘッ
ダ情報と補助情報および圧縮データが含まれる。ヘッダ
情報には、タイムコード等の、音声データに関する時間
情報も含まれているものとする。
【００２１】図８は、同期発生手段の制御例を示すフロ
ーチャートである。以下これらのフローチャートに従っ
て動作の詳細を説明する。
ーチャートである。以下これらのフローチャートに従っ
て動作の詳細を説明する。
【００２２】本実施例装置が動作を開始すると、データ
入力装置１０１にて同期信号１，２によりデータ処理中
であることが示されている期間、すなわち同期信号１お
よび同期信号２ともに高レベルの期間にＣＰＵ２０１は
ＳＣＳＩコントローラ２０２を制御し、ディスク装置１
１６の中に格納されている６０１形式の画像圧縮データ
１画面分およびディスク装置１１７の中に格納されてい
る７０１形式の音声データの画像データ１画面相当分、
すなわち３３ｍｓ分の画像データ，音声データをＤＭＡ
ＲＡＭ２０５の所定の位置に転送する。
入力装置１０１にて同期信号１，２によりデータ処理中
であることが示されている期間、すなわち同期信号１お
よび同期信号２ともに高レベルの期間にＣＰＵ２０１は
ＳＣＳＩコントローラ２０２を制御し、ディスク装置１
１６の中に格納されている６０１形式の画像圧縮データ
１画面分およびディスク装置１１７の中に格納されてい
る７０１形式の音声データの画像データ１画面相当分、
すなわち３３ｍｓ分の画像データ，音声データをＤＭＡ
ＲＡＭ２０５の所定の位置に転送する。
【００２３】これに続く同期信号１による転送期間にお
いて、ＤＭＡ１は、ＤＭＡＲＡＭ２０５へ前記所定の位
置に格納された画像データブロックの読みだし信号を出
力し、同時にメモリ１に対し所定の位置に該データブロ
ックを書き込むための信号を発生する。一方、同期信号
２による転送期間においてもＤＭＡ１は、前記ＤＭＡＲ
ＡＭ２０５へ前記所定の位置に格納された音声データブ
ロックの読みだし信号を出力し、同時にメモリ１に対し
画像データブロックとは異なる所定の位置に該データブ
ロックを書き込むための信号を発生する。これは、ＤＭ
Ａ転送として一般的に行われている手法である。また同
期信号１および２は、プロセッサ１，プロセッサ２，プ
ロセッサ３，プロセッサ４のリセット端子に供給されて
いて、転送期間でのデータの競合が起らないように構成
されている。
いて、ＤＭＡ１は、ＤＭＡＲＡＭ２０５へ前記所定の位
置に格納された画像データブロックの読みだし信号を出
力し、同時にメモリ１に対し所定の位置に該データブロ
ックを書き込むための信号を発生する。一方、同期信号
２による転送期間においてもＤＭＡ１は、前記ＤＭＡＲ
ＡＭ２０５へ前記所定の位置に格納された音声データブ
ロックの読みだし信号を出力し、同時にメモリ１に対し
画像データブロックとは異なる所定の位置に該データブ
ロックを書き込むための信号を発生する。これは、ＤＭ
Ａ転送として一般的に行われている手法である。また同
期信号１および２は、プロセッサ１，プロセッサ２，プ
ロセッサ３，プロセッサ４のリセット端子に供給されて
いて、転送期間でのデータの競合が起らないように構成
されている。
【００２４】続く処理期間では、データ入力装置１０１
においては、第２の画面分の画像および音声情報をディ
スク１１６，１１７により読み込み、ＤＭＡＲＡＭ２０
５の所定の位置に再び書き込むと同時に、プロセッサ１
では、ＲＯＭ１に格納されたプログラムに従い、第１の
データに関して、 同期信号１の処理期間において６０１のデータよりハ
フマン復号化に必要なテーブル６０３を生成し、画像デ
ータのハフマン復号化を行う。さらにプロセッサ１はハ
フマン復号化を終えた画像データおよびテーブル６０３
をメモリ１内の所定の空き領域に書き込む。
においては、第２の画面分の画像および音声情報をディ
スク１１６，１１７により読み込み、ＤＭＡＲＡＭ２０
５の所定の位置に再び書き込むと同時に、プロセッサ１
では、ＲＯＭ１に格納されたプログラムに従い、第１の
データに関して、 同期信号１の処理期間において６０１のデータよりハ
フマン復号化に必要なテーブル６０３を生成し、画像デ
ータのハフマン復号化を行う。さらにプロセッサ１はハ
フマン復号化を終えた画像データおよびテーブル６０３
をメモリ１内の所定の空き領域に書き込む。
【００２５】同期信号２の処理期間において７０１の
データよりハフマン復号化に必要なテーブル７０３を生
成し、音声データのハフマン復号化を行う。さらにプロ
セッサ１はハフマン復号化を終えた音声データおよびテ
ーブル７０３をメモリ１内の所定の空き領域に書き込
む。以上の処理を行ったのちにアイドル状態となり次の
転送期間を待つ。
データよりハフマン復号化に必要なテーブル７０３を生
成し、音声データのハフマン復号化を行う。さらにプロ
セッサ１はハフマン復号化を終えた音声データおよびテ
ーブル７０３をメモリ１内の所定の空き領域に書き込
む。以上の処理を行ったのちにアイドル状態となり次の
転送期間を待つ。
【００２６】続く転送期間では、データ入力装置１０１
により、前回の転送期間同様に、第２の画像および音声
データがメモリ１の所定の位置に書き込まれる。同時に
ＤＭＡ２によって、 同期信号１の転送期間においては、前処理期間で処理
されメモリ１の所定の空き領域に格納された第１の画像
データが読み出され、メモリ２の所定の位置に書き込ま
れる。
により、前回の転送期間同様に、第２の画像および音声
データがメモリ１の所定の位置に書き込まれる。同時に
ＤＭＡ２によって、 同期信号１の転送期間においては、前処理期間で処理
されメモリ１の所定の空き領域に格納された第１の画像
データが読み出され、メモリ２の所定の位置に書き込ま
れる。
【００２７】また、同期信号２の転送期間において
は、同様に音声データが読み出されメモリ２の所定の位
置に書き込まれる。
は、同様に音声データが読み出されメモリ２の所定の位
置に書き込まれる。
【００２８】これらの動作は、本実施例では、メモリ１
〜メモリ４は、デュアルポート構成のビデオメモリを、
書き込みにランダムアクセスポート、読み出しにはシリ
アルアクセスポートを使用することにより実現した。し
かし、本発明は、このメモリ構成に制限されるものでは
ない。
〜メモリ４は、デュアルポート構成のビデオメモリを、
書き込みにランダムアクセスポート、読み出しにはシリ
アルアクセスポートを使用することにより実現した。し
かし、本発明は、このメモリ構成に制限されるものでは
ない。
【００２９】続くデータ処理期間では、データ入力装置
１０１においては、第３の画像および音声データをディ
スク１１６，１１７より読み込み、ＤＭＡＲＡＭ２０５
の所定の位置に書き込むと同時に、プロセッサ１では、
第２の画像データのハフマン復号化、および音声データ
のハフマン復号化を行う。同時にプロセッサ２では、 同期信号の処理期間において、メモリ２の第１の画像
データに対して、ＲＯＭ２のプログラムに従い、６０４
の逆量子化を行う。逆量子化はメモリ２上のデータより
量子化を用いた量子化テーブル６０５を再生し、このテ
ーブル６０５にしたがって、輝度，色差信号それぞれの
ＡＣ，ＤＣ成分を再生する。この結果は、メモリ２の所
定の空き領域に書き込まれる。
１０１においては、第３の画像および音声データをディ
スク１１６，１１７より読み込み、ＤＭＡＲＡＭ２０５
の所定の位置に書き込むと同時に、プロセッサ１では、
第２の画像データのハフマン復号化、および音声データ
のハフマン復号化を行う。同時にプロセッサ２では、 同期信号の処理期間において、メモリ２の第１の画像
データに対して、ＲＯＭ２のプログラムに従い、６０４
の逆量子化を行う。逆量子化はメモリ２上のデータより
量子化を用いた量子化テーブル６０５を再生し、このテ
ーブル６０５にしたがって、輝度，色差信号それぞれの
ＡＣ，ＤＣ成分を再生する。この結果は、メモリ２の所
定の空き領域に書き込まれる。
【００３０】同期信号２の処理期間において、メモリ
２の第１の音声データに対して、ＲＯＭ２のプログラム
に従い、７０４の逆量子化および７０６の逆スケーリン
グ処理を行う。逆量子化はメモリ２上のデータより量子
化に用いた量子化テーブル７０５を再生し、このテーブ
ル７０５にしたがって、各サブバンドのＡＣ，ＤＣ成分
を再生する。そして逆スケーリング処理によりそれぞれ
の大きさを校正する。この結果は、メモリ２の所定の空
き領域に書き込まれる。
２の第１の音声データに対して、ＲＯＭ２のプログラム
に従い、７０４の逆量子化および７０６の逆スケーリン
グ処理を行う。逆量子化はメモリ２上のデータより量子
化に用いた量子化テーブル７０５を再生し、このテーブ
ル７０５にしたがって、各サブバンドのＡＣ，ＤＣ成分
を再生する。そして逆スケーリング処理によりそれぞれ
の大きさを校正する。この結果は、メモリ２の所定の空
き領域に書き込まれる。
【００３１】続くデータ転送期間では、データ入力装置
１０１により、前回と同様にして、第３の画像および音
声データがメモリ１の所定の位置に書き込まれ、同時
に、ＤＭＡ２によって、プロセッサ１によりハフマン復
号化が行われメモリ１の所定の位置に格納された第２の
画像および音声データが読み出され、メモリ２の所定の
位置に書き込まれ、同時に、ＤＭＡ３によって、 同期信号１の転送期間においては、プロセッサ２によ
り逆量子化が行われメモリ２の所定の空き領域に格納さ
れた第１の画像データが読み出され、メモリ３の所定の
位置に書き込まれる。
１０１により、前回と同様にして、第３の画像および音
声データがメモリ１の所定の位置に書き込まれ、同時
に、ＤＭＡ２によって、プロセッサ１によりハフマン復
号化が行われメモリ１の所定の位置に格納された第２の
画像および音声データが読み出され、メモリ２の所定の
位置に書き込まれ、同時に、ＤＭＡ３によって、 同期信号１の転送期間においては、プロセッサ２によ
り逆量子化が行われメモリ２の所定の空き領域に格納さ
れた第１の画像データが読み出され、メモリ３の所定の
位置に書き込まれる。
【００３２】同期信号２の転送期間においては、プロ
セッサ２により逆量子化，逆スケーリング化等が行われ
メモリ２の所定の空き領域に格納された第１の音声デー
タが読み出され、メモリ３の所定の位置に書き込まれ
る。
セッサ２により逆量子化，逆スケーリング化等が行われ
メモリ２の所定の空き領域に格納された第１の音声デー
タが読み出され、メモリ３の所定の位置に書き込まれ
る。
【００３３】続くデータ処理期間では、データ入力装置
１０１においては、第４の画像および音声データをディ
スク１１６，１１７より読み込み、ＤＭＡＲＡＭ２０５
の所定の位置に書き込むと同時に、プロセッサ１では、
第３の画像データのハフマン復号化および音声データの
ハフマン復号化を行い、同時に、プロセッサ２では、第
２の画像データに対して逆量子化を、同じく音声データ
に対しては、逆量子化，逆スケーリング化を行う。同時
に、プロセッサ３によって、 同期信号の処理期間において、メモリ３上の逆量子化
が行われた画像データに対して、ＲＯＭ３に格納された
プログラムに従い、６０６の逆離散コサイン変換（ＩＤ
ＣＴ）が行われる。本実施例で用いる圧縮画像データ
は、８×８画素のブロック毎に２次元離散コサイン変換
され、１つのＤＣ係数と６３個のＡＣ係数として表され
ているので、この逆変換を行う。この結果生成された、
１画面分の輝度信号と色差信号がメモリ３上の所定の空
き領域に書き込まれる。
１０１においては、第４の画像および音声データをディ
スク１１６，１１７より読み込み、ＤＭＡＲＡＭ２０５
の所定の位置に書き込むと同時に、プロセッサ１では、
第３の画像データのハフマン復号化および音声データの
ハフマン復号化を行い、同時に、プロセッサ２では、第
２の画像データに対して逆量子化を、同じく音声データ
に対しては、逆量子化，逆スケーリング化を行う。同時
に、プロセッサ３によって、 同期信号の処理期間において、メモリ３上の逆量子化
が行われた画像データに対して、ＲＯＭ３に格納された
プログラムに従い、６０６の逆離散コサイン変換（ＩＤ
ＣＴ）が行われる。本実施例で用いる圧縮画像データ
は、８×８画素のブロック毎に２次元離散コサイン変換
され、１つのＤＣ係数と６３個のＡＣ係数として表され
ているので、この逆変換を行う。この結果生成された、
１画面分の輝度信号と色差信号がメモリ３上の所定の空
き領域に書き込まれる。
【００３４】同期信号２の処理期間において、メモリ
３上の逆量子化，逆スケーリング化が行われた音声デー
タに対して、ＲＯＭ３に格納されたプログラムに従い、
７０７の逆変形コサイン変換（逆ＭＤＣＴ）が行われ
る。本実施例で用いる圧縮音声データは、３２帯域に分
割された各サブバンド信号をさらに変形コサイン変換(M
odified DCT:MDCT）して周波数成分で表わされるので、
その逆変換を行う。この結果生成された３２のサブバン
ド信号がメモリ３上の所定の空き領域に書き込まれる。
３上の逆量子化，逆スケーリング化が行われた音声デー
タに対して、ＲＯＭ３に格納されたプログラムに従い、
７０７の逆変形コサイン変換（逆ＭＤＣＴ）が行われ
る。本実施例で用いる圧縮音声データは、３２帯域に分
割された各サブバンド信号をさらに変形コサイン変換(M
odified DCT:MDCT）して周波数成分で表わされるので、
その逆変換を行う。この結果生成された３２のサブバン
ド信号がメモリ３上の所定の空き領域に書き込まれる。
【００３５】続くデータ転送期間では、データ入力装置
１０１により、前回と同様にして、第４の画像および音
声データがメモリ１の所定の位置に書き込まれ、同時
に、ＤＭＡ２によって、プロセッサ１によりハフマン復
号化が行われメモリ１の所定の位置に格納された第３の
画像および音声が読み出され、メモリ２の所定の位置に
書き込まれ、同時にＤＭＡ３によって、プロセッサ２に
より逆量子化が行われメモリ２の所定の位置に格納され
た第２の画像データおよびプロセッサ２により逆量子
化，逆スケーリング化等が行われメモリ２の所定の位置
に格納された第２の音声データが読み出され、メモリ３
の所定の位置に書き込まれ、同時にＤＭＡ４によって、 同期信号１の転送期間において、プロセッサ３によっ
てＩＤＣＴが行われメモリ３の所定の空き領域に格納さ
れた第１の画像データが読み出され、メモリ４の所定の
位置に書き込まれる。
１０１により、前回と同様にして、第４の画像および音
声データがメモリ１の所定の位置に書き込まれ、同時
に、ＤＭＡ２によって、プロセッサ１によりハフマン復
号化が行われメモリ１の所定の位置に格納された第３の
画像および音声が読み出され、メモリ２の所定の位置に
書き込まれ、同時にＤＭＡ３によって、プロセッサ２に
より逆量子化が行われメモリ２の所定の位置に格納され
た第２の画像データおよびプロセッサ２により逆量子
化，逆スケーリング化等が行われメモリ２の所定の位置
に格納された第２の音声データが読み出され、メモリ３
の所定の位置に書き込まれ、同時にＤＭＡ４によって、 同期信号１の転送期間において、プロセッサ３によっ
てＩＤＣＴが行われメモリ３の所定の空き領域に格納さ
れた第１の画像データが読み出され、メモリ４の所定の
位置に書き込まれる。
【００３６】同期信号２の転送期間において、プロセ
ッサ３によって逆ＭＤＣＴが行われメモリ３の所定の空
き領域に格納された第１の音声データが読み出され、メ
モリ４の所定の位置に書き込まれる。
ッサ３によって逆ＭＤＣＴが行われメモリ３の所定の空
き領域に格納された第１の音声データが読み出され、メ
モリ４の所定の位置に書き込まれる。
【００３７】続くデータ処理期間では、データ入力装置
１０１によって、第５の画像および音声データをディス
ク１１６，１１７より読み込みＤＭＡＲＡＭ２０５の所
定の位置に書き込むと同時に、プロセッサ１では、第４
の画像データのハフマン復号化、および音声データのハ
フマン復号化を行い、同時に、プロセッサ２では、第３
の画像データに対して逆量子化を、同じく音声データに
対して、逆量子化，逆スケーリング化を行い、同時に、
プロセッサ３では、第２の画像データに対してＩＤＣＴ
を、同じく音声データに対しては、逆ＭＤＣＴを行い、
同時に、プロセッサ４によって、 同期信号１の処理期間において、メモリ４上のＩＤＣ
Ｔが行われた画像データに対して、ＲＯＭ４に格納され
たプログラムに従い、６０７のＹＣｂＣｒ−ＲＧＢ変換
が行われる。そして、この画像データはメモリ４の所定
の空き領域に格納される。この変換は、以下の式に従
う、 Ｒ＝Ｙ＋１．４０２００×Ｃｒ Ｇ＝Ｙ−０．３４４１４×Ｃｂ−０．７１４１４×Ｃｒ Ｂ＝Ｙ＋１．７７２００×Ｃｂ 同期信号２の処理期間において、メモリ４上の逆ＭＤ
ＣＴが行われた３２の各サブバンド音声データをサブバ
ンド合成フィルタによって合成する（７０８）。合成し
た音声データは、メモリ４の所定の空き領域に格納され
る。
１０１によって、第５の画像および音声データをディス
ク１１６，１１７より読み込みＤＭＡＲＡＭ２０５の所
定の位置に書き込むと同時に、プロセッサ１では、第４
の画像データのハフマン復号化、および音声データのハ
フマン復号化を行い、同時に、プロセッサ２では、第３
の画像データに対して逆量子化を、同じく音声データに
対して、逆量子化，逆スケーリング化を行い、同時に、
プロセッサ３では、第２の画像データに対してＩＤＣＴ
を、同じく音声データに対しては、逆ＭＤＣＴを行い、
同時に、プロセッサ４によって、 同期信号１の処理期間において、メモリ４上のＩＤＣ
Ｔが行われた画像データに対して、ＲＯＭ４に格納され
たプログラムに従い、６０７のＹＣｂＣｒ−ＲＧＢ変換
が行われる。そして、この画像データはメモリ４の所定
の空き領域に格納される。この変換は、以下の式に従
う、 Ｒ＝Ｙ＋１．４０２００×Ｃｒ Ｇ＝Ｙ−０．３４４１４×Ｃｂ−０．７１４１４×Ｃｒ Ｂ＝Ｙ＋１．７７２００×Ｃｂ 同期信号２の処理期間において、メモリ４上の逆ＭＤ
ＣＴが行われた３２の各サブバンド音声データをサブバ
ンド合成フィルタによって合成する（７０８）。合成し
た音声データは、メモリ４の所定の空き領域に格納され
る。
【００３８】続くデータ転送期間では、データ入力装置
１０１により、前回と同様にして、第５の画像および音
声データがメモリ１の所定の位置に書き込まれ、同時
に、ＤＭＡ２によって、プロセッサ１によりハフマン復
号化が行われメモリ１の所定の位置に格納された第４の
画像および音声データが読み出され、メモリ２の所定の
位置に書き込まれ、同時に、ＤＭＡ３によって、プロセ
ッサ２により逆量子化が行われメモリ２の所定の位置に
格納された第３の画像データおよびプロセッサ２により
逆量子化，逆スケーリング化等が行われメモリ２の所定
の位置に格納された第３の音声データが読み出され、メ
モリ３の所定の位置に書き込まれ、同時に、ＤＭＡ４に
よって、プロセッサ３によってＩＤＣＴが行われメモリ
３の所定の位置に格納された第２の画像データおよびプ
ロセッサ３によって逆ＭＤＣＴが行われメモリ３の所定
の位置に格納された第２の音声データが読み出され、メ
モリ４の所定の位置に書き込まれる。同時に、ＤＭＡ５
によって、 同期信号１の転送期間では、プロセッサ４によりＲＧ
Ｂ変換され、メモリ４の所定の空き領域に格納された、
第１の画像データが読み出され、データ出力装置１０６
内のビデオメモリ３０１に書き込まれる。
１０１により、前回と同様にして、第５の画像および音
声データがメモリ１の所定の位置に書き込まれ、同時
に、ＤＭＡ２によって、プロセッサ１によりハフマン復
号化が行われメモリ１の所定の位置に格納された第４の
画像および音声データが読み出され、メモリ２の所定の
位置に書き込まれ、同時に、ＤＭＡ３によって、プロセ
ッサ２により逆量子化が行われメモリ２の所定の位置に
格納された第３の画像データおよびプロセッサ２により
逆量子化，逆スケーリング化等が行われメモリ２の所定
の位置に格納された第３の音声データが読み出され、メ
モリ３の所定の位置に書き込まれ、同時に、ＤＭＡ４に
よって、プロセッサ３によってＩＤＣＴが行われメモリ
３の所定の位置に格納された第２の画像データおよびプ
ロセッサ３によって逆ＭＤＣＴが行われメモリ３の所定
の位置に格納された第２の音声データが読み出され、メ
モリ４の所定の位置に書き込まれる。同時に、ＤＭＡ５
によって、 同期信号１の転送期間では、プロセッサ４によりＲＧ
Ｂ変換され、メモリ４の所定の空き領域に格納された、
第１の画像データが読み出され、データ出力装置１０６
内のビデオメモリ３０１に書き込まれる。
【００３９】同期信号２の転送期間では、プロセッサ
４によりサブバンド合成され、メモリ４の所定の空き領
域に格納された、第１の音声データが読み出され、デー
タ出力装置１０６内のオーディオバッファメモリ３０４
に書き込まれる。
４によりサブバンド合成され、メモリ４の所定の空き領
域に格納された、第１の音声データが読み出され、デー
タ出力装置１０６内のオーディオバッファメモリ３０４
に書き込まれる。
【００４０】データ出力装置１０６では、定常的に、デ
ィスプレイコントローラ３０２の制御により、ビデオメ
モリ３０１より読み出したデータをＤＡコンバータ３０
３を介してディスプレイ装置１１８に表示する。また、
オーディオバッファメモリ３０４からは、一定の速度で
データが読み出され、ＤＡコンバータ３０５を介して、
スピーカ１１９，１２０からステレオの音声が出力され
る。
ィスプレイコントローラ３０２の制御により、ビデオメ
モリ３０１より読み出したデータをＤＡコンバータ３０
３を介してディスプレイ装置１１８に表示する。また、
オーディオバッファメモリ３０４からは、一定の速度で
データが読み出され、ＤＡコンバータ３０５を介して、
スピーカ１１９，１２０からステレオの音声が出力され
る。
【００４１】以上述べた情報処理装置において、同期コ
ントローラ１２７は、プロセッサ４で処理された画像デ
ータ，音声データそれぞれのヘッダ情報であるタイムコ
ードをメモリ４から読み出して監視し、両者が差が小さ
くなるように制御する。ただし、データ出力装置１０６
におけるメモリの遅延も考慮し、ディスプレイ装置１１
８に表示される画像データのタイムコードとスピーカ１
１９，１２０から出力される音声データのタイムコード
の差が、１フレーム（１／３０ｓｅｃ）未満になるよう
に制御する。すなわち、同期コントローラ１２７は、プ
ロセッサ４における画像データと音声データのタイムコ
ードの差が、規定値以上になった場合、１３０の制御信
号１もしくは、１３１の制御信号２によって、同期信号
１もしくは２を停止、あるいは遅延させることによって
画像データもしくは音声データの処理を遅らせて、両者
の出力時におけるタイムコードの差が最小になるように
制御する。
ントローラ１２７は、プロセッサ４で処理された画像デ
ータ，音声データそれぞれのヘッダ情報であるタイムコ
ードをメモリ４から読み出して監視し、両者が差が小さ
くなるように制御する。ただし、データ出力装置１０６
におけるメモリの遅延も考慮し、ディスプレイ装置１１
８に表示される画像データのタイムコードとスピーカ１
１９，１２０から出力される音声データのタイムコード
の差が、１フレーム（１／３０ｓｅｃ）未満になるよう
に制御する。すなわち、同期コントローラ１２７は、プ
ロセッサ４における画像データと音声データのタイムコ
ードの差が、規定値以上になった場合、１３０の制御信
号１もしくは、１３１の制御信号２によって、同期信号
１もしくは２を停止、あるいは遅延させることによって
画像データもしくは音声データの処理を遅らせて、両者
の出力時におけるタイムコードの差が最小になるように
制御する。
【００４２】図８に本同期機構の制御例を示す。タイム
コードの監視は、すべての音声データについて行う必要
はなく、画像データ１画面に数回行えば充分である。
コードの監視は、すべての音声データについて行う必要
はなく、画像データ１画面に数回行えば充分である。
【００４３】まず、ステップ１で、画像データのタイム
コードと音声データのタイムコードの差ＴD を算出し、
ステップ２でＴD が０より大きいか判断し、大きいとき
（Ｓ２，ＹＥＳ）はステップ３に移り、ＴD が同期信号
の同期３３ｍｓｅｃより大きいか判断し、大きいとき
（Ｓ３，ＹＥＳ）はステップ４に移り同期信号１を停止
してステップ１に戻る。大きくないとき（Ｓ３，ＮＯ）
はそのままステップ１に戻る。ステップ２で大きくない
とき（Ｓ２，ＮＯ）はステップ５に移り｜ＴD ｜が３３
ｍｓｅｃより大きいか判断し、大きいとき（Ｓ５，ＹＥ
Ｓ）はステップ６に移り同期信号２を停止してステップ
１に戻り、大きくないとき（Ｓ５，ＮＯ）はそのままス
テップ１に戻る。同期信号を停止するかわりに所定時間
遅延させてもよい。
コードと音声データのタイムコードの差ＴD を算出し、
ステップ２でＴD が０より大きいか判断し、大きいとき
（Ｓ２，ＹＥＳ）はステップ３に移り、ＴD が同期信号
の同期３３ｍｓｅｃより大きいか判断し、大きいとき
（Ｓ３，ＹＥＳ）はステップ４に移り同期信号１を停止
してステップ１に戻る。大きくないとき（Ｓ３，ＮＯ）
はそのままステップ１に戻る。ステップ２で大きくない
とき（Ｓ２，ＮＯ）はステップ５に移り｜ＴD ｜が３３
ｍｓｅｃより大きいか判断し、大きいとき（Ｓ５，ＹＥ
Ｓ）はステップ６に移り同期信号２を停止してステップ
１に戻り、大きくないとき（Ｓ５，ＮＯ）はそのままス
テップ１に戻る。同期信号を停止するかわりに所定時間
遅延させてもよい。
【００４４】なお、実施例においては、同期信号を停止
あるいは遅延させているが、本発明はこれに限定される
ものではなく、同期信号の周期を変化させる（速くす
る，あるいは遅くする）形で実施することもできる。ま
た実施例においては、同期信号２の標準周期を同期信号
１と同じ（１／３０ｓｅｃ）としたが、これに限らず圧
縮方式における粒度、すなわち、データブロックの大き
さ、伸長するフィルタのタップ数等により同期信号１と
異なる周期に設定する形で実施することもできる。さら
に、実施例においては、データソースを画像と音声の２
種類（系列）と仮定し、同期信号１，２の２つの同期信
号についてのみ記したが、３つ以上の複数のデータソー
ス、３つ以上の複数の同期信号を用いる装置についても
実施例と同様の手法で実施することができる。
あるいは遅延させているが、本発明はこれに限定される
ものではなく、同期信号の周期を変化させる（速くす
る，あるいは遅くする）形で実施することもできる。ま
た実施例においては、同期信号２の標準周期を同期信号
１と同じ（１／３０ｓｅｃ）としたが、これに限らず圧
縮方式における粒度、すなわち、データブロックの大き
さ、伸長するフィルタのタップ数等により同期信号１と
異なる周期に設定する形で実施することもできる。さら
に、実施例においては、データソースを画像と音声の２
種類（系列）と仮定し、同期信号１，２の２つの同期信
号についてのみ記したが、３つ以上の複数のデータソー
ス、３つ以上の複数の同期信号を用いる装置についても
実施例と同様の手法で実施することができる。
【００４５】
【発明の効果】以上説明したように、本発明によれば、
データの内容が時間的に関連する、動画像データとその
音声データといった複数系列の連続データを、その時間
的関連を失うことなくデータ処理することができる。
データの内容が時間的に関連する、動画像データとその
音声データといった複数系列の連続データを、その時間
的関連を失うことなくデータ処理することができる。
【図１】 実施例１のブロック図
【図２】 データ入力装置の構成を示すブロック図
【図３】 各プロセッサとメモリ部のブロック図
【図４】 データ出力装置の構成を示すブロック図
【図５】 同期信号のタイミングチャート
【図６】 画像圧縮データの伸長のフローチャート
【図７】 音声圧縮データの伸長のフローチャート
【図８】 同期発生手段の制御例を示すフローチャート
１１２〜１１５ プロセッサ １２５，１２６ 同期発生手段 １２７ 同期コントローラ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊達 厚 東京都大田区下丸子３丁目30番２号 キ ヤノン株式会社内 (56)参考文献 特開 昭63−291156（ＪＰ，Ａ) 特開 平１−311378（ＪＰ，Ａ) 特開 平２−253774（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06T 1/20 G06F 15/16 610 H04N 7/24
Claims (1)
- 【請求項１】 各系列のデータの内容が時間的に関連す
る、複数系列の連続データをデータ処理系でパイプライ
ン処理する情報処理装置であって、前記複数系列の各系
列に対応し、各系列のデータ転送，データ処理のタイミ
ングを指示する同期信号を発生する複数の同期発生手段
と、前記データ処理系において各系列のデータをその時
間的関連を失うことなく処理できるように、前記データ
処理系における各系列のデータ処理の進み具合に応じて
前記複数の同期発生手段における同期信号の発生状況を
制御する同期制御手段とを備えたことを特徴とする情報
処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12943693A JP3193525B2 (ja) | 1993-05-31 | 1993-05-31 | 情報処理装置 |
| US08/795,454 US5995751A (en) | 1993-05-31 | 1997-02-04 | Information processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12943693A JP3193525B2 (ja) | 1993-05-31 | 1993-05-31 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06337784A JPH06337784A (ja) | 1994-12-06 |
| JP3193525B2 true JP3193525B2 (ja) | 2001-07-30 |
Family
ID=15009431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12943693A Expired - Fee Related JP3193525B2 (ja) | 1993-05-31 | 1993-05-31 | 情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5995751A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH1115773A (ja) * | 1997-06-24 | 1999-01-22 | Matsushita Electron Corp | 半導体集積回路、コンピュータシステム、データ処理装置及びデータ処理方法 |
| US7185201B2 (en) * | 1999-05-19 | 2007-02-27 | Digimarc Corporation | Content identifiers triggering corresponding responses |
| ATE457489T1 (de) * | 2000-09-15 | 2010-02-15 | Nxp Bv | Signalverarbeitungsanlage |
| JP3920818B2 (ja) | 2003-07-22 | 2007-05-30 | 株式会社東芝 | スケジューリング方法および情報処理システム |
| JP4958466B2 (ja) * | 2006-04-05 | 2012-06-20 | グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー | 表示装置 |
| JP5382133B2 (ja) * | 2009-11-18 | 2014-01-08 | 日本電気株式会社 | マルチコアシステム、マルチコアシステムの制御方法及びプログラム |
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