JP3215105B2 - メモリアクセス装置 - Google Patents

メモリアクセス装置

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JP3215105B2 JP22277490A JP22277490A JP3215105B2 JP 3215105 B2 JP3215105 B2 JP 3215105B2 JP 22277490 A JP22277490 A JP 22277490A JP 22277490 A JP22277490 A JP 22277490A JP 3215105 B2 JP3215105 B2 JP 3215105B2
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Description

【発明の詳細な説明】 〔概要〕 メモリアクセス装置に関し、 汎用性を確保しつつ、主記憶のアクセス速度をより一
層向上することを目的とし、 クロック信号が入力され、アドレス空間を所定のデー
タ幅で区切って構成された複数のバンクを有するメモリ
の各バンクに対するデータアクセスをパイプライン動作
として実行するメモリアクセス装置であって、前記パイ
プライン動作の開始を検知し、前記パイプライン動作に
対応するアドレスが出力されている期間に相当するサイ
クル数だけ活性化されるパイプラインアドレス活性化信
号を発生させるパイプライン動作検知手段と、前記バン
クに対するデータアクセスの完了を表示する完了表示信
号を発生する表示信号発生手段と、少なくとも前記パイ
プライン動作の開始直後から前記完了表示信号が活性化
されるまでの期間に相当するサイクル数だけ活性化され
る制御信号を発生する制御信号発生手段と、前記パイプ
ラインアドレス活性化信号と前記完了表示信号がともに
活性化状態にあるか、または前記制御信号が活性化状態
にある期間に、前記クロック信号に同期してアドレスラ
ッチ信号を発生するラッチ信号発生手段と、前記アドレ
スラッチ信号を各バンクに振り分ける振り分け手段と、
を備えたことを特徴とし、 好ましくは、前記振分け手段によるアドレスラッチ信
号の振分けを、アドレスデータの内容に基づいて行うこ
とを特徴とする。
〔産業上の利用分野〕
本発明は、メモリアクセス装置、特にアドレス空間を
複数領域（バンク）に分割し、各領域を並列的にアクセ
スするアクセス装置に関する。
コンピュータシステムの処理速度を向上するには、主
記憶とコンピュータとの間に、超高速動作するメモリい
わゆるキャッシュメモリを介在させるのが効果的であ
る。コンピュータの平均アクセス時間を、キャッシュメ
モリのアクセス時間に相当して高速化することができ
る。
ところで、キャッシュメモリの容量は主記憶に比べて
小さいため、目的とするデータがキャッシュメモリ内に
存在しない場合（ミスヒット）がしばしば起こり得る。
ミスヒットが発生すると、その都度、キャッシュメモリ
の内容が主記憶の内容で更新させることとなり、コンピ
ュータの動作速度が主記憶のアクセス速度に依存して遅
くなる不都合がある。
かかる不都合の対策として、キャッシュメモリの容
量を大きくする、キャッシングのアルゴリズムを改善
してヒット率を高める、主記憶にキャッシュメモリの
ような高速／高性能素子を採用する、等が考えられる
が、はシステムコストの面から限界があり、はミス
ヒットを少なくすることはできるものの絶無化は不可
能、は主記憶の容量に比例してシステムコストが大幅
に上昇する、等の問題があって、何れも有効な対策とは
言い難いものであった。
ここで、第16図はマイクロプロセッサのバスサイクル
の一例を示すタイミングチャートであり、CLKはクロッ
ク信号、ADDRESSはマイクロプロセッサからバス上に出
力されるリードまたはライト用のアドレスデータ、BS＃
はバスサイクルの開始を示す制御信号（この信号とCLK
の論理が取られてアドレスデータがラッチされる）、DA
TAはリード（またはライト）データ、DC＃はリードされ
たデータが有効であること（またはライトデータの書き
込み完了）を示す信号である。なお、＃は負論理を示
す。
この例では、１サイクル（基本サイクル）が２クロッ
ク分の長さに設定されている。これは、リードサイクル
のデータとライトサイクルのデータが、バス上で衝突す
る（バスコンフリクト）ことがないようにするためであ
る。
すなわち、リード（またはライト）アドレスをバス上
に送出し、BS＃の変化のタイミングでリード（またはラ
イト）アドレスをラッチした後、リード（またはライ
ト）データを読み出す（または書き込む）といった一連
の動作を、２クロック長の基本サイクルで実行できる。
このような高速の基本サイクルで読み書きできるメモ
リとして、例えばキャッシュメモリがあり、一般の主記
憶はこれよりも遅い。例えば、１つのリード（またはラ
イト）サイクルが４クロックで動作する主記憶を考える
と、その構成は第17図のようになる。なお、説明の都合
上、キャッシュメモリは省略してある。
かかる構成によるリードまたはライト動作は、第18図
のタイミングチャートに示される。すなわち、マイクロ
プロセッサ側の基本サイクルが２クロックで完了するに
も拘わらず、主記憶側ではサイクル毎に４クロックを要
するので、２クロック分のウエイトサイクルが発生し、
その間マイクロプロセッサの動作が中断する結果、速度
向上を図ることができなくなる。
〔従来の技術〕
こうした問題点を解決できる従来例として、例えば、
第19図に示すようなものが知られている。
この例では、主記憶のアドレス空間を複数に分割した
各々を「バンク（BANK）」と称して使用する。
ここで、１つのバンクは、Ｗ×Ｄのアドレス空間を有
しており、Ｗが所定のデータ幅を有するブロック長に相
当し、Ｄがブロック数に相当すると共に、隣接バンクの
同じ高さに位置するブロック同士のアドレスが連続して
いる。
すなわち、当該２バンクの主記憶に対し、最下位アド
レスから最上位アドレスまでを連続すると、バンク０の
最下位ブロック→バンク１の最下位ブロック→バンク０
の次位ブロック→バンク１の次位ブロック→バンク０の
次次位ブロック→バンク１の次次位ブロック→……バン
ク０の最上位ブロック→バンク１の最上位ブロック、の
順にアクセスされることになる。
このようにバンク分けした主記憶を用いると、以下に
述べるような「パイプライン」動作が可能になる。
第20図において、バンク０内の任意アドレスを指定す
るアドレスデータとバンク１内の任意アドレスを指定す
るアドレスデータとを基本サイクルC1、C2、C3、……の
順に交互に繰り返して出力することにより、少なくとも
総バンク１から引いた数分の基本サイクル数を経過した
後、すなわち基本サイクルC2以降は、見掛け上、基本サ
イクル毎にリード（またはライト）データを得ることが
できる。
したがって、基本サイクルCiのアドレスに対応したリ
ードデータが、次の基本サイクルCi+1で得られるから、
アドレスデータの出力動作とリード（またはライト）デ
ータの読み出し（または書き込み）動作とを並行的に実
行して、バンク数に相当する段数のパイプライン動作を
行うことができ、キャッシュメモリに比べて速度的に劣
る主記憶を、キャッシュメモリ相当に高速化して使用す
ることができる。
〔発明が解決しようとする課題〕
しかしながら、かかる従来のメモリアクセス装置にあ
っては、アドレスデータのラッチタイミングをバス制御
信号「BS＃」とクロック信号「CLK」の両立ち上がりエ
ッジで決定するとともに、リード（またはライト）デー
タの検出タイミングをリードデータの有効（又はライト
データの書き込み完了）を示す信号「DC＃」によって決
定する構成となっていたため、 （Ｉ）信号「BS＃」の立ち上がり前後の論理レベルを判
定する必要から、１サイクルを最低２クロック分の長さ
としなければならず、より一層のアクセス速度向上の面
で問題点がある。
（II）また、後述するような工夫によって１クロック動
作が可能になったとしても、単に１クロック動作をさせ
ただけでは、基本クロックが１クロックのマイクロプロ
セッサ専用の主記憶となってしまい、他の基本クロック
を採用するマイクロプロセッサに適用することができ
ず、汎用性の面で問題点がある。
本発明は、このような問題点に鑑みてなされたもの
で、汎用性を確保しつつ、主記憶のアクセス速度をより
一層向上することを目的としている。
〔課題を解決するための手段〕
本発明は、上記目的を達成するためその原理構成図を
第１図に示すように、クロック信号が入力され、アドレ
ス空間を所定のデータ幅で区切って構成された複数のバ
ンクを有するメモリの各バンクに対するデータアクセス
をパイプライン動作として実行するメモリアクセス装置
であって、前記パイプライン動作の開始を検知し、前記
パイプライン動作に対応するアドレスが出力されている
期間に相当するサイクル数だけ活性化されるパイプライ
ンアドレス活性化信号を発生させるパイプライン動作検
知手段と、前記バンクに対するデータアクセスの完了を
表示する完了表示信号を発生する表示信号発生手段と、
少なくとも前記パイプライン動作の開始直後から前記完
了表示信号が活性化されるまでの期間に相当するサイク
ル数だけ活性化される制御信号を発生する制御信号発生
手段と、前記パイプラインアドレス活性化信号と前記完
了表示信号がともに活性化状態にあるか、または前記制
御信号が活性化状態にある期間に、前記クロック信号に
同期してアドレスラッチ信号を発生するラッチ信号発生
手段と、前記アドレスラッチ信号を各バンクに振り分け
る振り分け手段と、を備えたことを特徴とし、 好ましくは、前記振分け手段によるアドレスラッチ信
号の振分けを、アドレスデータの内容に基づいて行うこ
とを特徴とする。
〔作用〕
本発明では、パイプライン動作に対応するアドレスが
出力されている期間に相当するサイクル数だけ活性化さ
れるパイプラインアドレス活性化信号が作られ、バンク
に対するデータアクセスの完了を表示する完了表示信号
が作られるとともに、少なくともパイプライン動作の開
始直後から完了表示信号が活性化されるまでの期間に相
当するサイクル数だけ活性化される制御信号が作られ
る。
そして、パイプラインアドレス活性化信号と完了表示
信号がともに活性化状態にあるか、または制御信号が活
性化状態にある期間に、クロック信号に同期してアドレ
スラッチ信号が作られ、このアドレスラッチ信号が各バ
ンクに振り分けられる。
〔実施例〕
以下、本発明を図面に基づいて説明する。
原理説明 まず、本実施例の原理を説明すると、第２〜４図は
「物理的」なパイプライン段数をそれぞれ１段、２段、
４段とする各種パイプラインの構成例であり、各図のバ
ンク数は物理的パイプライン数に対応している。すなわ
ち第２図の構成では１つのバンク（BANK0）からなる主
記憶を有し、第３図の構成では２つのバンク（BANK0、B
ANK1）からなる主記憶を有し、また、第３図の構成では
４つのバンク（BANK0、BANK1、BANK2、BANK3）からなる
主記憶を有している。
主記憶には、アドレスバスやデータバスおよび制御線
を介してマイクロプロセッサが接続しており、各マイク
ロプロセッサには主記憶のバンク数が外部から通知でき
るようになっている。このため、例えばバンク数通知用
の外部端子やバンク数設定用のレジスタなどがマイクロ
プロセッサに設けられている。
マイクロプロセッサは、データアクセス時におけるア
ドレス変化幅（アドレスカウンタのインクリメント／デ
クリメント値）に対応して論理的なパイプライン数を適
宜に選択できるようになっている。
ここで、アドレスの変化幅をピッチ値（１ピッチ＝バ
ンクのデータ幅）として定義すると、バンク数やピッチ
値によって決まる実質的なパイプライン数は次のように
なる。
第５図において、ピッチ値が例えばバンクのデータ幅
に一致（ピッチ値＝１）している場合に、データアクセ
スを実行すると、最初のデータアクセスでバンクｎがア
クセスされ、次のデータアクセスでバンクｎ＋１がアク
セスされ、次々のアクセスでバンクｎ＋２がアクセスさ
れるので、この場合には、バンクデータ幅の間隔で隣接
バンクが順次にアクセスさせるから、論理パイプライン
数とバンク数（したがって物理的なパイプライン数）と
が同等となる。一方、ピッチ値が例えばバンクデータ幅
の２倍（ピッチ値＝２）の場合には、最初のデータアク
セスでバンクｎがアクセスされ、次のデータアクセスで
バンクｎ＋２がアクセスされるるので、この場合には、
１つ置きのバンクがアクセスされるから、バンク数１の
２の双方で論理パイプライン数が「１段」となり、また
バンク数４で論理パイプライン数が「２段」となる。
すなわち、その構成におけるバンク数やそのときのア
ドレスピッチに応じた論理的なパイプライン数が、物理
的なパイプライン数とは別個に設定され、その論理数に
従ってパイプラインバス動作が実行される。
次に、バスタイミング上の特徴としては、パイプラ
インバス要求の専用入力信号（PEN＃とする）を設け、
マイクロプロセッサは、PEN＃の入力に応答して第５図
に示された論理パイプライン数のパイプラインバス動作
を開始する。パイプライン動作に対応するアドレスが
出力されている期間に相当するサイクル数だけ活性化さ
れる信号（AV＃とする）を設ける。AV＃がアサートして
いるときにDC＃が返ってきたら、このDC＃をアドレスの
更新信号や外部回路のラッチ信号として使用する。BS
＃を次のように工夫する。すなわち、少なくともパイプ
ライン動作の開始直後からDC＃が活性化されるまでの期
間に相当するサイクル数だけ活性化される。BS＃はに
おけるDC＃の代用となる。すなわちAV＃とDC＃でアドレ
スがラッチできない場合に、DC＃に代わってBS＃を使用
する。
なお、パイプラインバスは、バンク数分のアドレスを
先出しできるものとし、バンク数越えるアドレスについ
ては、先にアクセスしたバンクに対するDC＃が返ってく
るまでは先出しを可能とするが、更新は不可とする。
以下、パイプライン数毎のバスタイミングを説明する
と、第６図において、パイプライン数＝１（リード・ラ
イトサイクル）の場合は、PEN＃のアサートによってパ
イプライン動作の開始が検知され、これに応答してAV＃
がアサートされると共に、BS＃が少なくともパイプライ
ン動作の開始直後からDC＃が活性化されるまでの期間に
相当するサイクル数だけ活性化される。
パイプライン動作中のアドレスデータa2、a3、……
は、AV＃とDC＃（d2、d3、……）によって１クロック毎
にラッチされる。但し、パイプライン動作開始直後のア
ドレスデータa2については、DC＃が返ってこないのでDC
＃の代わりにBS＃が使用され、１クロックでラッチされ
る。パイプライン動作中に、ウエイトなしでアドレスデ
ータを１クロック単位にラッチでき、主記憶の高速アク
セスを実現できる。
第７図はDC＃が１クロック遅く発生される（１ウエイ
ト）場合のバスタイミングである。AV＃とDC＃（d1、
d2、d3、……）によってアドレスデータa2、a2、a4、…
…がラッチされるが、a3以降のラッチは２クロック毎と
なる。
第８図はパイプライン数＝２の場合の例である。パイ
プライン動作の開始直後から２クロックの間BS＃がアサ
ートされる。パイプライン動作中の二つのアドレスa2、
a3がBS＃によって１クロック毎にラッチされ、a4以降の
残りのアドレスデータがDC＃（d2、d3、d4）によって１
クロック毎にラッチされる。
第９図はパイプライン数＝２で１ウエイトの場合のバ
スタイミングである。a4、a6のラッチが２クロック毎に
行なわれる。
第10図はパイプライン数＝４の場合の例である。パイ
プライン動作の開始直後から４クロックの間BS＃がアサ
ートされ、このBS＃によってアドレスデータa2〜a5が１
クロック毎にラッチされる。残りのアドレスデータa6〜
a8はDC＃（d2〜d4）によって１クロック毎にラッチされ
る。
第11図はパイプライン数＝４で１ウエイトの場合のバ
スタイミングである。a6を除くアドレスデータのラッチ
が１クロック毎に行なわれる。
以上のことから本実施例によれば、パイプライン動作
の開始に応答して基本サイクルからパイプラインサイク
ルへと移行でき、基本サイクルの異なるマイクロプロセ
ッサ間の汎用性を確保することができる。
また、パイプライン動作に対するアドレスが出力され
ている期間に相当するサイクル数だけ活性化される信号
（AV＃）とDC＃とによってアドレスデータをラッチで
き、１クロック動作を可能にして主記憶の高速化を図る
ことができる。
さらに、バンク数とアドレスピッチとに応じた論理的
なパイプライン数を設定でき、バス効率の低下を防止す
ることができる。
第１実施例 第12、13図は本発明に係るメモリアクセス装置の第１
実施例を示す図であり、バンク数が１の場合の例であ
る。
第12図において、10はマイクロプロセッサである。マ
イクロプロセッサ10はパイプライン動作検出手段および
制御信号発生手段としての機能を有し、アドレスデータ
Adderを発生するとともに、このAdderに対応したデータ
Dataをデータバス上に出力したり（ライトサイクル）デ
ータバス上から取り込んだり（リードサイクル）しなが
ら所定の演算処理を実行する。マイクロプロセッサ10に
は、外部からバンク数（この例では１）が通知できるよ
うになっており、このために、例えばバンク数通知用の
信号端子（レジスタでもよい）11が備えられる。
マイクロプロセッサ10に入出力する各種制御信号のう
ち、DS＃は、パイプラインバス動作の終了を表示する信
号、R/W＃は、リードサイクルまたはライトサイクルを
表示する信号、AV＃は、パイプライン動作に対応するア
ドレスが出力されている期間に相当するサイクル数だけ
活性化される信号、DC＃は、主記憶からのデータの読み
出しの完了または主記憶へのデータ書き込みの完了を表
示する信号、BS＃は、少なくともパイプライン動作の開
始直後からDC＃が活性化されるまでの期間に相当するサ
イクル数だけ活性化される信号である。
マイクロプロセッサ10からのAdderは、マスタラッチ1
2およびスレーブラッチ13を介して主記憶14に取り込ま
れる。主記憶14からのDataは、バッファ15を介してマイ
クロプロセッサ10に取り込まれ、あるいは、マイクロプ
ロセッサ10からのDataは、マスタラッチ16およびスレー
ブラッチ17を介して主記憶14に取り込まれる。
ラッチ回路18はラッチ信号発生手段および振分け手段
としての機能を有し、AV＃とDC＃が共に負論理またはBS
＃が負論理のときに、出力を正論理とする複合論理回路
19と、この正論理出力をクロック信号CLKに同期させる
フリップフロップ20とを備える。フリップフロップ20の
Ｑ出力がラッチ信号となり、アンドゲート21、22を介し
て上記２つのスレーブラッチ13、17に与えられるととも
に、主記憶14の動作タイミングを決定するコントロール
回路23に与えられる。
24は、DC＃を発生する回路（表示信号発生手段）であ
る。この回路24は、ウエイト無しの場合にラッチ回路18
で発生した信号をインバータゲート25を介してマイクロ
プロセッサ10に伝える一方、１ウエイトの場合にフリッ
プフロップ26によって１クロック遅延した後、インバー
タゲート25を介してマイクロプロセッサ10に伝える。す
なわちラッチ回路18で発生した信号にウエイトの有無に
応じた遅延を与え、主記憶14のアクセス完了を間接的に
表示するDC＃が作られる。なお、主記憶14の内部からDC
＃に相当する信号を取り出すことが可能であれば、この
信号を直接にマイクロプロセッサ10に与えるようにして
もよい。
このような構成によると、そのバスタイミングを第13
図に示すように、パイプライン動作の開始直後のアドレ
スデータa1が、BS＃のアサート状態におけるマスタラッ
チクロックのタイミングで確定され（符号Ａ参照）、次
のアドレスデータa2が、AV＃とDC＃の双方のアサート状
態におけるマスタラッチクロックのタイミングで確定さ
れる（符号Ｂ参照）。したがって、１クロック毎に主記
憶14をアクセスでき、高速動作させることができる。
第２実施例 第14、15図は本発明に係るメモリアクセス装置の第２
実施例を示す図であり、バンク数が２の場合の例であ
る。
第14図において、30はマイクロプロセッサ、31はマイ
クロプロセッサ30にバンク数を通知する例えば入力端子
であり、マイクロプロセッサ30からのアドレスデータAd
derは、マスタラッチ32を介してバンク数分の二つのス
レーブラッチ33、34の一方に取り込まれる。二つのスレ
ーブラッチ33、34には、ラッチ信号発生回路35からのバ
ンク０ラッチ信号、バンク１ラッチ信号が各々与えられ
ており、ラッチ信号発生回路35は、AV＃とDC＃が共に負
論理またはBS＃が負論理のときに、Adderの下位３ビッ
ト目の論理に従って何れか一方の出力が正論理となる複
合論理回路36、37と、この正論理出力をクロック信号CL
Kに同期させるフリップフロップ38、39とを備え、アド
レスデータAdderの下位３ビット目が負論理のときにバ
ンク０側の複合論理回路36の出力を真、Adderの下位３
ビット目が正論理のときにバンク１側の複合論理回路37
の出力を真とする。
すなわち、Adderがバンク０指定の場合で、AV＃とDC
＃が共に負論理またはBS＃が負論理であれば、バンク０
側のスレーブラッチ33にAdderが取り込まれて主記憶の
バンク０（＃０）がアクセスされる一方、Adderがバン
ク１指定の場合で、AV＃とDC＃が共に負論理またはBS＃
が負論理であれば、バンク１側のスレーブラッチ34にAd
derが取り込まれて主記憶のバンク１（＃１）がアクセ
スされる。
40はDC＃を発生する回路であり、バンク０側とバンク
１側の二つの回路を備える。各回路は二つのフリップフ
ロップ41、42と、連動して切り替わるスイッチ43とを備
え、スイッチ43はウエイト数（１または２）に応じて切
り換えられる。例えば、バンク０側のラッチ信号または
バンク１側のラッチ信号が１クロック（または２クロッ
ク）だけ遅延され、ノアゲート44を介してマイクロプロ
セッサ30に入力される。なお、45はデータ用マスタラッ
チ、46、47はデータ用スレーブラッチ、48、49はデータ
用バッファである。
このような構成によると、そのバスタイミングを第15
図に示すように、パイプライン動作の開始直後のアドレ
スデータa10、a11が、BS＃のアサート状態におけるマス
タラッチクロックのタイミングで確定され（符号Ｃ、Ｄ
参照）、そのときのアドレス下位３ビット目の論理状態
に従ってバンク０（＃０）とバンク１（＃１）側のスレ
ーブラッチに順次に取り込まれると共に、続くアドレス
データa12、a13、……が、AV＃とDC＃の双方のアサート
状態におけるマスタラッチクロックのタイミングで確定
され（符号Ｅ、Ｆ参照）、そのときのアドレス下位３ビ
ット目の論理状態に従ってバンク０（＃０）とバンク１
（＃１）側のスレーブラッチに順次に取り込まれる。
したがって、１クロック毎に主記憶の二つのバンク
（＃０、＃１）をアクセスでき、高速動作させることが
できる。
以上述べたように、上記の各実施例によれば、パイプ
ライン動作の開始に応答して基本サイクルからパイプラ
インサイクルへと移行でき、基本サイクルの異なるマイ
クロプロセッサ間の汎用性を確保することができる。
また、パイプライン動作に対応するアドレスが出力さ
れている期間に相当するサイクル数だけ活性化される信
号（AV＃）とDC＃とによってアドレスデータをラッチで
き、１クロック動作を可能にして主記憶の高速化を図る
ことができる。
さらに、バンク数とアドレスピッチとに応じた論理的
なパイプライン数を設定でき、バス効率の低下を防止す
ることができる。
なお、上記の各実施例では、バンク数を「１」と
「２」の二種類としているが、この数に限定されるもの
ではない。バンク数が例示よりも増える場合には、ラッ
チ信号発生回路やDC＃発生回路の構成をバンク数に応じ
て多重化すればよい。
〔発明の効果〕
本発明によれば、パイプライン動作に対応するアドレ
スが出力されている期間に相当するサイクル数だけ活性
化されるパイプラインアドレス活性化信号と、バンクに
対するデータアクセスの完了を表示する完了表示信号
と、少なくともパイプライン動作の開始直後から完了表
示信号が活性化されるまでの期間に相当するサイクル数
だけ活性化される制御信号とを発生し、これらのパイプ
ラインアドレス活性化信号と完了表示信号がともに活性
化状態にあるか、または制御信号が活性化状態にある期
間に、クロック信号に同期したアドレスラッチ信号を発
生して各バンクに振り分けるように構成したので、汎用
性を確保しつつ、主記憶のアクセス速度をより一層向上
することができる。
【図面の簡単な説明】
第１図は本発明の原理図、 第２〜15図は本発明に係るメモリアクセス装置の実施例
を示す図であり、 第２図はそのパイプライン数１の概念構成図、 第３図はそのパイプライン数２の概念構成図、 第４図はそのパイプライン数４の概念構成図、 第５図はそのバンク数とアドレスピッチとに応じて設定
される論理的なパイプライン数を示す図、 第６図はそのパイプライン数１の場合でウエイト無しの
バスタイミング図、 第７図はそのパイプライン数１の場合でウエイト有り
（１ウエイト）のバスタイミング図、 第８図はそのパイプライン数２の場合でウエイト無しの
バスタイミング図、 第９図はそのパイプライン数２の場合でウエイト有り
（１ウエイト）のバスタイミング図、 第10図はそのパイプライン数４の場合でウエイト無しの
バスタイミング図、 第11図はそのパイプライン数４の場合でウエイト有り
（１ウエイト）のバスタイミング図、 第12図はその第１実施例の構成図、 第13図はその第１実施例のバスタイミング図、 第14図はその第２実施例の構成図、 第15図はその第２実施例のバスタイミング図、 第16〜20図は従来例を示す図であり、 第16図はその基本サイクルが２クロックの場合のバスタ
イミング図、 第17図はその２クロックを基本サイクルとするマイクロ
プロセッサと４クロック動作の記憶装置との接続図、 第18図は第17図のバスタイミング図、 第19図はそのパイプラインの構成図、 第20図は第19図のバスタイミング図である。 10……マイクロプロセッサ（パイプライン動作検知手
段、制御信号発生手段）、 14……主記憶、 18……ラッチ回路（ラッチ信号発生手段、振分け手
段）、 24……回路（表示信号発生手段）、 30……マイクロプロセッサ（パイプライン動作検知手
段、制御信号発生手段）、 35……ラッチ信号発生回路（ラッチ信号発生手段、振分
け手段）、 40……回路（表示信号発生手段）。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06F 13/16 - 13/18

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】クロック信号が入力され、アドレス空間を
    所定のデータ幅で区切って構成された複数のバンクを有
    するメモリの各バンクに対するデータアクセスをパイプ
    ライン動作として実行するメモリアクセス装置であっ
    て、 前記パイプライン動作の開始を検知し、前記パイプライ
    ン動作に対応するアドレスが出力されている期間に相当
    するサイクル数だけ活性化されるパイプラインアドレス
    活性化信号を発生させるパイプライン動作検知手段と、 前記バンクに対するデータアクセスの完了を表示する完
    了表示信号を発生する表示信号発生手段と、 少なくとも前記パイプライン動作の開始直後から前記完
    了表示信号が活性化されるまでの期間に相当するサイク
    ル数だけ活性化される制御信号を発生する制御信号発生
    手段と、 前記パイプラインアドレス活性化信号と前記完了表示信
    号がともに活性化状態にあるか、または前記制御信号が
    活性化状態にある期間に、前記クロック信号に同期して
    アドレスラッチ信号を発生するラッチ信号発生手段と、 前記アドレスラッチ信号を各バンクに振り分ける振り分
    け手段と、 を備えたことを特徴とするメモリアクセス装置。
  2. 【請求項２】前記振り分け手段によるアドレスラッチ信
    号の振り分けを、アドレスデータの内容に基づいて行う
    ことを特徴とする請求項１記載のメモリアクセス装置。
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