JPS62118456A - キヤツシユメモリ - Google Patents
キヤツシユメモリInfo
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- JPS62118456A JPS62118456A JP60259521A JP25952185A JPS62118456A JP S62118456 A JPS62118456 A JP S62118456A JP 60259521 A JP60259521 A JP 60259521A JP 25952185 A JP25952185 A JP 25952185A JP S62118456 A JPS62118456 A JP S62118456A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明Ｆｉ電子針算機のＣＰＵにおけるキャッシュメモ
リに関し、特にマイクロコンピュータニ内献、もしくは
外付けされるキャッシュメモリの構成方法に関する。
リに関し、特にマイクロコンピュータニ内献、もしくは
外付けされるキャッシュメモリの構成方法に関する。
（従来の技術）
キャッシュメモリはＣＰＵと主記憶との間に置かれ、主
記憶内容のコピーを格納している高速メモリである。Ｃ
ＰＵのメモリ参照に対してデータがキャッシュメモリの
内部にあった場合、すなわち、キャッシュメモリがヒツ
トした場合には、キャッシュメモリからＣＰＵにデータ
を転送する。
記憶内容のコピーを格納している高速メモリである。Ｃ
ＰＵのメモリ参照に対してデータがキャッシュメモリの
内部にあった場合、すなわち、キャッシュメモリがヒツ
トした場合には、キャッシュメモリからＣＰＵにデータ
を転送する。
一方、上記においてキャッシュメモリの内部に該当デー
タが存在しなかった場合、すなわち、キャッシュメモリ
がミスヒツトした場合には主記憶かうＣＰ Ｕにデータ
を転送し、キャッシュメモリの内部にもそのデータをコ
ピーしておく。これによって大部分のＣＰ Ｕメモリ参
照をキャッシュメモリに対して行わせることができるの
で、処理の高速化を図ることができる。従来、キャッシ
ュメモリハ大型コンピュータやミニコンピユータに使用
されてきたが、最近ではマイクロコンピュータの動作速
度が向上したので、マイクロコンピュータを使用した装
置においてもキャッシュメモリを使用しなければ性能を
最大限に発揮できない状況になってきている。
タが存在しなかった場合、すなわち、キャッシュメモリ
がミスヒツトした場合には主記憶かうＣＰ Ｕにデータ
を転送し、キャッシュメモリの内部にもそのデータをコ
ピーしておく。これによって大部分のＣＰ Ｕメモリ参
照をキャッシュメモリに対して行わせることができるの
で、処理の高速化を図ることができる。従来、キャッシ
ュメモリハ大型コンピュータやミニコンピユータに使用
されてきたが、最近ではマイクロコンピュータの動作速
度が向上したので、マイクロコンピュータを使用した装
置においてもキャッシュメモリを使用しなければ性能を
最大限に発揮できない状況になってきている。
（発明が解決しようとする問題点）
上述した従来のキャッシュメモリでは、主記憶からキャ
ッシュメモリへのメモリ内容のコピ一単位（以下、ブロ
ックサイズと称する）は、通常、ＣＰＵとキャッシュメ
モリとの間のデータパス幅の数倍になっている。これは
、ＣＰＵがあるメモリ番地を参照した場合には、その近
傍のメモリ番地を参照する可能性が非常に高い友めであ
る。上記ブロックサイズは、従来の大型コンピュータや
ミニコンピユータでは装置により固定されていた。
ッシュメモリへのメモリ内容のコピ一単位（以下、ブロ
ックサイズと称する）は、通常、ＣＰＵとキャッシュメ
モリとの間のデータパス幅の数倍になっている。これは
、ＣＰＵがあるメモリ番地を参照した場合には、その近
傍のメモリ番地を参照する可能性が非常に高い友めであ
る。上記ブロックサイズは、従来の大型コンピュータや
ミニコンピユータでは装置により固定されていた。
これは、それぞれの装置でＣＰＵからキャッシュメモリ
を経由して主記憶までの設計を行っており、その装置で
最適な値を選択すればよかったからである。
を経由して主記憶までの設計を行っており、その装置で
最適な値を選択すればよかったからである。
ところが、汎用のマイクロコンピュータに内蔵された専
用キャッシュメモリ、あるいは外付けで使用される汎用
キャッシュメモリを考えた場合、それらは種々の装置で
使用されるため、ブロックサイズの最適値を設定しにく
いという問題がある。
用キャッシュメモリ、あるいは外付けで使用される汎用
キャッシュメモリを考えた場合、それらは種々の装置で
使用されるため、ブロックサイズの最適値を設定しにく
いという問題がある。
例えば、ブロックサイズを大きくした方がヒツト率は向
上するが、反面、主記憶からキャッシュメモリへのブロ
ック転送時のパスサイクル数が増加し、パスの使用率が
増加するため装置全体の性能が向上しないという欠点が
ある。また、主記憶からキャッシュメモリへのデータ転
送速度が遅い場合には、ブロック転送によるＣＰＵの待
ち時間が長くなり、平均アクセス時間が短縮されないと
いう欠点もある。
上するが、反面、主記憶からキャッシュメモリへのブロ
ック転送時のパスサイクル数が増加し、パスの使用率が
増加するため装置全体の性能が向上しないという欠点が
ある。また、主記憶からキャッシュメモリへのデータ転
送速度が遅い場合には、ブロック転送によるＣＰＵの待
ち時間が長くなり、平均アクセス時間が短縮されないと
いう欠点もある。
本発明の目的は、主記憶からのコピーデータを格納する
とともに、格納データのアドレス情報を格納し、キャッ
シュメモリと主記憶との間のパス幅単位にデータメモリ
内のデータが有効であるか、あるいは無効であるかを示
しておき、さらに、ブロックサイズを指定し、指定され
たブロックサイズによシ主記憶からキャッシュメモリへ
のデータ転送を行うことによって上記欠点を除去し、シ
ステム性能を向上できるように構成したキャッシュメモ
リを提供することにある。
とともに、格納データのアドレス情報を格納し、キャッ
シュメモリと主記憶との間のパス幅単位にデータメモリ
内のデータが有効であるか、あるいは無効であるかを示
しておき、さらに、ブロックサイズを指定し、指定され
たブロックサイズによシ主記憶からキャッシュメモリへ
のデータ転送を行うことによって上記欠点を除去し、シ
ステム性能を向上できるように構成したキャッシュメモ
リを提供することにある。
（問題点を解決するための手段）
本発明によるキャッシュメモリは、データメモリ部と、
アドレスタグメモリ部と、バリットビット部ト、ブロッ
クサイズレジスタと、パス制御部とを具備して構成した
ものである。
アドレスタグメモリ部と、バリットビット部ト、ブロッ
クサイズレジスタと、パス制御部とを具備して構成した
ものである。
データメモリ部は、主記憶からのコピーデータを格納す
るためのものである。
るためのものである。
アドレスタグメモリ部は、格納されたコピーデータのア
ドレス情報を格納するためのものである。
ドレス情報を格納するためのものである。
バリッドピット部は、主記憶との間でデータパス幅単位
にデータメモリ部のコピーデータが有効であるか否かを
示すためのものである。
にデータメモリ部のコピーデータが有効であるか否かを
示すためのものである。
ブロックサイズレジスタは、主記憶からコピーされるコ
ピ４データのサイズを指定するためのものである。
ピ４データのサイズを指定するためのものである。
パス制御部は、指定されたサイズにより主記憶からデー
タ転送を行うためのものである。
タ転送を行うためのものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は、本発明による午ヤックユメモリの一実施例を
示すブロック図である。
示すブロック図である。
第１図において、１０１はＣＰＵ、１０２はキャッシュ
メモリ、１０３は主記憶である。キャッシュメモリ１０
２はアドレスタグｍ１０４．！：、バリッドピット部ｌ
Ｏ８と、データ部１０６と、パス制御部１０７と、ブロ
ックサイズレジスタ１０８と、マルチプレクサ１０９と
、ラッチ１１２と、パス制御部１１３とから構成されて
いる。パス制御部フはアドレス発生部１１０と、制御信
号発生部１１１とから成立つ。１８０，１８１はそれぞ
れアドレス信号線、１５２，１８３はそれぞれデータ信
号線、１８７，１５８はそれぞれパス制御信号線である
。
メモリ、１０３は主記憶である。キャッシュメモリ１０
２はアドレスタグｍ１０４．！：、バリッドピット部ｌ
Ｏ８と、データ部１０６と、パス制御部１０７と、ブロ
ックサイズレジスタ１０８と、マルチプレクサ１０９と
、ラッチ１１２と、パス制御部１１３とから構成されて
いる。パス制御部フはアドレス発生部１１０と、制御信
号発生部１１１とから成立つ。１８０，１８１はそれぞ
れアドレス信号線、１５２，１８３はそれぞれデータ信
号線、１８７，１５８はそれぞれパス制御信号線である
。
第１図において、ＣＰＵｌ０Ｉのデータ参照時には、信
号線１８０上のアドレス信号によシアドレスタブ部１０
４とバリッドピット部１０Ｂとが参照される。ヒツトし
た場合には、データ部１０６から信号ｆｓ１８４への出
力データが、マルチプレクサ１（ｌを経由してＣＰＵｌ
０ ｌに渡される。
号線１８０上のアドレス信号によシアドレスタブ部１０
４とバリッドピット部１０Ｂとが参照される。ヒツトし
た場合には、データ部１０６から信号ｆｓ１８４への出
力データが、マルチプレクサ１（ｌを経由してＣＰＵｌ
０ ｌに渡される。
信号線１８Ｂ上の信号はキャッシュメモリがヒットした
か、あるいけミスヒントしたか示すものであり、ＣＰＩ
ＩＩＯＩの側のパス制御部１１３と、主記憶１０３の側
のパス制御部１０７とに参照結果が通知される。
か、あるいけミスヒントしたか示すものであり、ＣＰＩ
ＩＩＯＩの側のパス制御部１１３と、主記憶１０３の側
のパス制御部１０７とに参照結果が通知される。
ミスヒツトした場合には、ブロックサイズレジスタ１０
８により（ｌｌｊ号線１ｇ６上に設定されたブロックサ
イズ信号によりパス制御部１０７は主記憶から必要なデ
ータをフェッチしてくる。アドレス発生部１１０けブロ
ックアドレスを発生するものであり、ブロックサイズレ
ジスタ１０８ＵあらかじめＣＰＵＩ Ｏｌにより設ｗＬ
−ｃおくものとする。主記憶１０３からのフェッチデー
タは、ブロックサイズ分のデータが打Ｎｌうまでラッチ
１１２にラッチされており、最終のデータフェッチが終
了するとデータ部１０６の内科が更新される。
８により（ｌｌｊ号線１ｇ６上に設定されたブロックサ
イズ信号によりパス制御部１０７は主記憶から必要なデ
ータをフェッチしてくる。アドレス発生部１１０けブロ
ックアドレスを発生するものであり、ブロックサイズレ
ジスタ１０８ＵあらかじめＣＰＵＩ Ｏｌにより設ｗＬ
−ｃおくものとする。主記憶１０３からのフェッチデー
タは、ブロックサイズ分のデータが打Ｎｌうまでラッチ
１１２にラッチされており、最終のデータフェッチが終
了するとデータ部１０６の内科が更新される。
第２図は、第１図におけるアドレスタグ部１０４と、バ
リットビット部１０５と、データ部１０６との構成をセ
ットアソシアティブ方式のキャッシュメモリに適用した
一実施例を示すブロック図である。セットアソシアティ
ブ方式は主記憶１０３をいくつかのセットに分割し、そ
のセット内のデータをキャッシュメモリ１０２の内部の
対応するセットにマツピングする方式である。キャッシ
ュメモリ１０２の単位セット内に置くことのできるブロ
ック数をエントリ数と呼ぶ。単位セット内のエン） Ｉ
Ｊ−が一杯になった場合には、いずれか一つのエントリ
を追出して新しいブロックを入れる。
リットビット部１０５と、データ部１０６との構成をセ
ットアソシアティブ方式のキャッシュメモリに適用した
一実施例を示すブロック図である。セットアソシアティ
ブ方式は主記憶１０３をいくつかのセットに分割し、そ
のセット内のデータをキャッシュメモリ１０２の内部の
対応するセットにマツピングする方式である。キャッシ
ュメモリ１０２の単位セット内に置くことのできるブロ
ック数をエントリ数と呼ぶ。単位セット内のエン） Ｉ
Ｊ−が一杯になった場合には、いずれか一つのエントリ
を追出して新しいブロックを入れる。
追出しエントリの決定にはＦ Ｉ Ｆ Ｏ（Ｆｉｒｓｔ
−Ｉｎ。
−Ｉｎ。
１；’ ｉ ｒ ｓ ｔ−（’）ｕ ｔ ）やＬ ＲＵ
（Ｉ、ｅａｓｔ ＲｅｃｅｎｔｌｙｌＪｓｅｄ ）な
どの置換方式が使用される。
（Ｉ、ｅａｓｔ ＲｅｃｅｎｔｌｙｌＪｓｅｄ ）な
どの置換方式が使用される。
第２図において、キャッシュメモリ１０２はセット数が
６４、エントリー数が４、最大ブロックサイズが１６バ
イトで構成されている。また、ＣＰ Ｕアドレスは８２
ビツト形ＣＰＵＩ Ｏｌとキャッシュメモリ１０２との
間、およびキャッシュメモリ１０２と主記憶１０３との
間のデータパス幅はいずれも４バイト、もしくは２バイ
トと想定している。
６４、エントリー数が４、最大ブロックサイズが１６バ
イトで構成されている。また、ＣＰ Ｕアドレスは８２
ビツト形ＣＰＵＩ Ｏｌとキャッシュメモリ１０２との
間、およびキャッシュメモリ１０２と主記憶１０３との
間のデータパス幅はいずれも４バイト、もしくは２バイ
トと想定している。
第２図において、２００はディレクトリ部、２０１はア
ドレスタグ部、２０２はバリッドピット部、２０３けデ
ータ部、２０４は比較器、２０５はマルチプレクサ、２
０６はＡ Ｎ Ｄゲート、２０フはＯＲゲート、２０８
．２０９はそｔｌぞれマルチプレクサである。ディレク
トリ部２００けアドレスタグ部２０１と、バリットビッ
ト部２０２とから構成されたものであり、バリッドピッ
トはデータ部２０３の２データバイトに対し、そのデー
タが有効であるか、あるいは無効であるかを示している
。ＣＰＵｌ０Ｉからのデータ参照があると、ＣＰＵアド
レス（第１図におけるアドレス信号線１５０上）の内部
に含まれたセットセレクトフィールド（信号線２８０上
）により、ディレクトリ部２００とデータ部２０３との
アドレスが指定され、各メモリから読出しデータが出力
される。そこで、ディレクトリ部２００の内部から信号
線２５３上にアドレスタグ情報が出力され、比較器２０
４に入力される。ＣＰ Ｕアドレスから信号線２８０に
送出された情報は、アドレスタグ部２０１の内容と比較
器２０４により比較される。
ドレスタグ部、２０２はバリッドピット部、２０３けデ
ータ部、２０４は比較器、２０５はマルチプレクサ、２
０６はＡ Ｎ Ｄゲート、２０フはＯＲゲート、２０８
．２０９はそｔｌぞれマルチプレクサである。ディレク
トリ部２００けアドレスタグ部２０１と、バリットビッ
ト部２０２とから構成されたものであり、バリッドピッ
トはデータ部２０３の２データバイトに対し、そのデー
タが有効であるか、あるいは無効であるかを示している
。ＣＰＵｌ０Ｉからのデータ参照があると、ＣＰＵアド
レス（第１図におけるアドレス信号線１５０上）の内部
に含まれたセットセレクトフィールド（信号線２８０上
）により、ディレクトリ部２００とデータ部２０３との
アドレスが指定され、各メモリから読出しデータが出力
される。そこで、ディレクトリ部２００の内部から信号
線２５３上にアドレスタグ情報が出力され、比較器２０
４に入力される。ＣＰ Ｕアドレスから信号線２８０に
送出された情報は、アドレスタグ部２０１の内容と比較
器２０４により比較される。
ディレクトリ部２００から信号線２５４上に出力された
バリッドピット情報はマルチプレクサ２０５に入力され
、データが有効であるか否かを判定するために必要なピ
ットが選択される。どのピットを選択するかは、ＣＰＵ
アドレスの内のワードセレクトフィールド（信号線２８
２上）により決定される。ディレクトリ部２００の出力
とＣＰ Ｕアドレスのアドレスメグ情報とが一致し、且
つ参照されたデータに対するバリッドピットが１０１で
あれば、そのデータがキャッシュメモリの内部に存在す
る。
バリッドピット情報はマルチプレクサ２０５に入力され
、データが有効であるか否かを判定するために必要なピ
ットが選択される。どのピットを選択するかは、ＣＰＵ
アドレスの内のワードセレクトフィールド（信号線２８
２上）により決定される。ディレクトリ部２００の出力
とＣＰ Ｕアドレスのアドレスメグ情報とが一致し、且
つ参照されたデータに対するバリッドピットが１０１で
あれば、そのデータがキャッシュメモリの内部に存在す
る。
ＡＮＤゲート２０６はエントリ０に対してデータの有効
性を判定するため、信号線２５５上に送出された比較器
２０４の比較結果信号とマルチプレクサ２０８から信号
線２５６上に送出されたバリッドピットとの論理積をと
る。エントリ１〜３に対しても同様の判定が行われ、そ
れぞれの判定結果は信号線２５７〜２６０上に送出され
、ＯＲゲート２０７により論理和がとられて最終的に参
照データがキャッシュメモリ１０２の内部に存在するか
否かが判定される。
性を判定するため、信号線２５５上に送出された比較器
２０４の比較結果信号とマルチプレクサ２０８から信号
線２５６上に送出されたバリッドピットとの論理積をと
る。エントリ１〜３に対しても同様の判定が行われ、そ
れぞれの判定結果は信号線２５７〜２６０上に送出され
、ＯＲゲート２０７により論理和がとられて最終的に参
照データがキャッシュメモリ１０２の内部に存在するか
否かが判定される。
一方、データ部２０３から読出された１６バイトのデー
タから、マルチプレクサ２０８により４バイトのデータ
が選択される。それぞれのエントリから出力データはマ
ルチプレクサ２０９に入力され、ディレクトリ部２０Ｇ
でヒツトしたエントリに対するデータが選択され、ＣＰ
Ｕにデータが渡される。ＣＰＵＩ ０１とキャッシュメ
モリ１０２との間のデータパス幅が２バイトであった場
合には、この後、データ幅の調整が行われる。
タから、マルチプレクサ２０８により４バイトのデータ
が選択される。それぞれのエントリから出力データはマ
ルチプレクサ２０９に入力され、ディレクトリ部２０Ｇ
でヒツトしたエントリに対するデータが選択され、ＣＰ
Ｕにデータが渡される。ＣＰＵＩ ０１とキャッシュメ
モリ１０２との間のデータパス幅が２バイトであった場
合には、この後、データ幅の調整が行われる。
もし、どのエントリに対してもヒツトしなかった場合に
は、ブロックサイズで指定されたデータ数を主記憶１０
３から転送してキャッシュメモリ１０２の内部に入れる
。
は、ブロックサイズで指定されたデータ数を主記憶１０
３から転送してキャッシュメモリ１０２の内部に入れる
。
第８図は、第１図におけるアドレスタグ部１０４と、バ
リットビット部１０Ｂと、データ部１０Ｂとの構成をセ
ットアンシアテイプ方式のキャッシュメモリに適用した
実施例を示すブロック図である。七りタパッファ方式は
主記憶１０３上の連続したデータブロックを１セクタと
し、キャッシュメモ１Ｊ１０２の内部にはセクタ単位の
データエリアをもち、これに主記憶１０３上のセクタを
マツピングする方式である。
リットビット部１０Ｂと、データ部１０Ｂとの構成をセ
ットアンシアテイプ方式のキャッシュメモリに適用した
実施例を示すブロック図である。七りタパッファ方式は
主記憶１０３上の連続したデータブロックを１セクタと
し、キャッシュメモ１Ｊ１０２の内部にはセクタ単位の
データエリアをもち、これに主記憶１０３上のセクタを
マツピングする方式である。
第８図において、キャッシュメモリ１０２はセクタ数を
１６．１セクタ内のデータサイズを２５６バイトとして
構成されている。ＣＰＵアドレスならびにデータパスの
幅は第２図と同じ値を想定している。
１６．１セクタ内のデータサイズを２５６バイトとして
構成されている。ＣＰＵアドレスならびにデータパスの
幅は第２図と同じ値を想定している。
第８図において、３００はアドレスタグ部、３０２はデ
ータ部、３０３紘バリットビット部、３０４．３０５は
それぞれマルチプレクサ、３０６はＯＲゲート、３０７
ＵＡＮＤゲートである。
ータ部、３０３紘バリットビット部、３０４．３０５は
それぞれマルチプレクサ、３０６はＯＲゲート、３０７
ＵＡＮＤゲートである。
信号線３５０上のアドレスタグ情報はアドレスメグ部３
００に入力され、アドレスタグ部３ｏはメモリ内容と上
記アドレスタグ情報とが一致した場合に一致信号を出力
する連想メモリに構成されている。アドレスタグ部３０
０には、内容が確定しているか否かを示すバリッドピッ
ト部３０１が付加されている。データ部に対するバリッ
ドピット部３０３は、データ部３０２の２データバイト
に対して、そのデータが有効であるか、あるいは無効で
あるかを示している。
００に入力され、アドレスタグ部３ｏはメモリ内容と上
記アドレスタグ情報とが一致した場合に一致信号を出力
する連想メモリに構成されている。アドレスタグ部３０
０には、内容が確定しているか否かを示すバリッドピッ
ト部３０１が付加されている。データ部に対するバリッ
ドピット部３０３は、データ部３０２の２データバイト
に対して、そのデータが有効であるか、あるいは無効で
あるかを示している。
ＣＰＵＩＱＩからのデータ参照があると、ＣＰＵアドレ
ス内のアドレスタグ情ｅ（（＠号ｓ３Ｂ。
ス内のアドレスタグ情ｅ（（＠号ｓ３Ｂ。
上）によりキャッシュメモリ１０２のアドレスメグ部３
００の内容がか照される。次に、アドレスタグ部３０Ｇ
から信号線３５２への一致信号と、ＣＰＵアドレス内の
ワードセレクトフィールド（信号線３８１）とによりデ
ータ部３０２と、バリッドピット部３０３との内容が参
照される。データ部３０２からの出力データはマルチプ
レクサ３０４に入力され、ＣＰＵが参照しようとしてい
るデータが選択される。一方、バリッドピット部３０３
の出力はマルチプレクサ３０５に入力され、ＣＰＵから
の参照データに対するバリットビットが選択される。選
択されたバリットビットはアドレスタグ部３００の一致
出力として信号線３８２上に送出される。マルチプレク
サ３０５の出力と信号線３８３上の信号（アドレスタグ
部３００から信号線３８２上に送出された一致信号をと
もにＯＲゲート３０６により論理和をとった結果を示す
信号）との間でＡＮＤゲート３０７により論理積がとら
れ、データ部３０２から読出されたデー５夕が有効であ
るか否かが示される。
００の内容がか照される。次に、アドレスタグ部３０Ｇ
から信号線３５２への一致信号と、ＣＰＵアドレス内の
ワードセレクトフィールド（信号線３８１）とによりデ
ータ部３０２と、バリッドピット部３０３との内容が参
照される。データ部３０２からの出力データはマルチプ
レクサ３０４に入力され、ＣＰＵが参照しようとしてい
るデータが選択される。一方、バリッドピット部３０３
の出力はマルチプレクサ３０５に入力され、ＣＰＵから
の参照データに対するバリットビットが選択される。選
択されたバリットビットはアドレスタグ部３００の一致
出力として信号線３８２上に送出される。マルチプレク
サ３０５の出力と信号線３８３上の信号（アドレスタグ
部３００から信号線３８２上に送出された一致信号をと
もにＯＲゲート３０６により論理和をとった結果を示す
信号）との間でＡＮＤゲート３０７により論理積がとら
れ、データ部３０２から読出されたデー５夕が有効であ
るか否かが示される。
キャッシュメモリ１０２ではＣＰＵＩ ０１の書込み動
作に対する制御、ブロックの置換制御、ならびに他のプ
ロセッサやＩｌｏにより主記憶１Ｇ３の内容が更新され
た場合にキャッシュメモ１Ｊ１０２の内容を更新するた
めの制御が必要になるが、これらは発明の説明には不要
であるため、本実施例では省略されている。
作に対する制御、ブロックの置換制御、ならびに他のプ
ロセッサやＩｌｏにより主記憶１Ｇ３の内容が更新され
た場合にキャッシュメモ１Ｊ１０２の内容を更新するた
めの制御が必要になるが、これらは発明の説明には不要
であるため、本実施例では省略されている。
（発明の効果）
以上説明したように本発明は、キャッシュメモリと主記
憶との間のデータ転送の単位であるブロックサイズを可
変構造にして設定できるようにすることによシ、装置に
おけるパス負荷の大きさ、あるいは主記憶のアクセス速
度の条件に応じた最適のブロックサイズを容易に設定で
きるという効果がある。
憶との間のデータ転送の単位であるブロックサイズを可
変構造にして設定できるようにすることによシ、装置に
おけるパス負荷の大きさ、あるいは主記憶のアクセス速
度の条件に応じた最適のブロックサイズを容易に設定で
きるという効果がある。
第１図は、本発明によるキャッシュメモリの一実施例を
示すブロック図である。 第２図は、第１図においてセットアソシアティブ方式に
おけるアドレスメグ部、バリットビット部、ならびにデ
ータ部の一実施例を示すブロック図である。 第８図は、第１図においてセクタバッファ方式における
アドレスタグ部、バリットビット部、ならびにデータ部
の一実施例を示すブロック図である。 １０１ ・−−Ｃｌ） Ｕ １０２・・・キャッシュメモリ １０３・・・主記憶 １０４・・・アドレスメグ部 １０８Φ・費バリッドピット部 １０６−・・データ部 １０７．１１３−・・パス制御部 １０８−＠−ブロックサイズレジスタ １１１・・・マルチプレクサ １１０・・ｅアビ２１発生部 Ｉｌｌ・・・制御信号発生部 １１２・・−ラッチ ２００・・・ディレクトリ部 ２０１．３００＠・・アドレスタグ部 ２０２．３０１１３ｏ３・骨・バリットビット部 ２０３．３０２・・・データ部 ２０４・拳骨比較器 ２０５．２０８．２０９．３０４．３０５−−・・−マ
ルチプレクサ ２０６．２０７，３０６，３０７＠−−ゲート１５１〜
１８８，２５０〜２６１．３８１〜３５３・・・・・信
号線 ％杵出願人 日本電気株式会社
示すブロック図である。 第２図は、第１図においてセットアソシアティブ方式に
おけるアドレスメグ部、バリットビット部、ならびにデ
ータ部の一実施例を示すブロック図である。 第８図は、第１図においてセクタバッファ方式における
アドレスタグ部、バリットビット部、ならびにデータ部
の一実施例を示すブロック図である。 １０１ ・−−Ｃｌ） Ｕ １０２・・・キャッシュメモリ １０３・・・主記憶 １０４・・・アドレスメグ部 １０８Φ・費バリッドピット部 １０６−・・データ部 １０７．１１３−・・パス制御部 １０８−＠−ブロックサイズレジスタ １１１・・・マルチプレクサ １１０・・ｅアビ２１発生部 Ｉｌｌ・・・制御信号発生部 １１２・・−ラッチ ２００・・・ディレクトリ部 ２０１．３００＠・・アドレスタグ部 ２０２．３０１１３ｏ３・骨・バリットビット部 ２０３．３０２・・・データ部 ２０４・拳骨比較器 ２０５．２０８．２０９．３０４．３０５−−・・−マ
ルチプレクサ ２０６．２０７，３０６，３０７＠−−ゲート１５１〜
１８８，２５０〜２６１．３８１〜３５３・・・・・信
号線 ％杵出願人 日本電気株式会社
Claims (1)
- 主記憶からのコピーデータを格納するためのデータメモ
リ部と、前記格納されたコピーデータのアドレス情報を
格納するためのアドレスタグメモリ部と、前記主記憶と
の間でデータパス幅単位に前記データメモリ部のコピー
データが有効であるか否かを示すためのバリットビット
部と、前記主記憶からコピーされる前記コピーデータの
サイズを指定するためのブロックサイズレジスタと、前
記指定されたサイズにより前記主記憶からデータ転送を
行うためのパス制御部とを具備して構成したことを特徴
とするキャッシュメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259521A JPS62118456A (ja) | 1985-11-19 | 1985-11-19 | キヤツシユメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259521A JPS62118456A (ja) | 1985-11-19 | 1985-11-19 | キヤツシユメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62118456A true JPS62118456A (ja) | 1987-05-29 |
Family
ID=17335250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60259521A Pending JPS62118456A (ja) | 1985-11-19 | 1985-11-19 | キヤツシユメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62118456A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5450559A (en) * | 1989-05-31 | 1995-09-12 | International Business Machines Corporation | Microcomputer system employing address offset mechanism to increase the supported cache memory capacity |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177034A (ja) * | 1974-12-27 | 1976-07-03 | Fujitsu Ltd | |
| JPS5177038A (ja) * | 1974-12-27 | 1976-07-03 | Fujitsu Ltd | |
| JPS54128634A (en) * | 1978-03-30 | 1979-10-05 | Toshiba Corp | Cash memory control system |
| JPS56117384A (en) * | 1980-02-20 | 1981-09-14 | Nec Corp | Cash controller |
| JPS6083156A (ja) * | 1983-10-13 | 1985-05-11 | Fujitsu Ltd | バツフアストレ−ジ制御方式 |
-
1985
- 1985-11-19 JP JP60259521A patent/JPS62118456A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5177034A (ja) * | 1974-12-27 | 1976-07-03 | Fujitsu Ltd | |
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