JPS6083156A - バツフアストレ−ジ制御方式 - Google Patents
バツフアストレ−ジ制御方式Info
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- JPS6083156A JPS6083156A JP58191616A JP19161683A JPS6083156A JP S6083156 A JPS6083156 A JP S6083156A JP 58191616 A JP58191616 A JP 58191616A JP 19161683 A JP19161683 A JP 19161683A JP S6083156 A JPS6083156 A JP S6083156A
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- JP
- Japan
- Prior art keywords
- block
- sub
- storage
- buffer storage
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- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0844—Multiple simultaneous or quasi-simultaneous cache accessing
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は、主記憶装置と中央処理装置との間にバッファ
ストレージを有するデータ処理システムにおける、バッ
ファストレージの制御方式に関する。
ストレージを有するデータ処理システムにおける、バッ
ファストレージの制御方式に関する。
（ｂｌ 技術の背景
最近のデータ処理システムの大型化、高速化に伴って、
主記憶装置に対するアクセスタイムの高速化が必要とな
り、その１つの手段として、主記憶装置と中央処理装置
との間に、主記憶装置よりは高速ではあるが、記憶容量
の小さいバッファストレージを置き、中央処理装置から
上記１．ａ装置をアクセスする時、先ずバッファストレ
ージをアクセスして、そこに必要なデータが存在しなり
れば、主記憶装置からパッファストレージに、該データ
を転送してから、バッファストレージをアクセスするよ
うに制御することによって、中央処理装置から見た見掛
は上の主記憶装置に対するアクセスタイムの短縮化を図
る方法か知られている。
主記憶装置に対するアクセスタイムの高速化が必要とな
り、その１つの手段として、主記憶装置と中央処理装置
との間に、主記憶装置よりは高速ではあるが、記憶容量
の小さいバッファストレージを置き、中央処理装置から
上記１．ａ装置をアクセスする時、先ずバッファストレ
ージをアクセスして、そこに必要なデータが存在しなり
れば、主記憶装置からパッファストレージに、該データ
を転送してから、バッファストレージをアクセスするよ
うに制御することによって、中央処理装置から見た見掛
は上の主記憶装置に対するアクセスタイムの短縮化を図
る方法か知られている。
かかるデータ処理システムにおいて、処理能力を向上さ
せる為には、バッファストレージに対するヒント率を向
上させることか必須条件となる。
せる為には、バッファストレージに対するヒント率を向
上させることか必須条件となる。
従って、コストアップの要因となる、バッファストレー
ジのタグ部の容量を大きくすることな（、且つ転送時間
も増加させないで、ヒント率を向上させる方式が待たれ
♀いた。
ジのタグ部の容量を大きくすることな（、且つ転送時間
も増加させないで、ヒント率を向上させる方式が待たれ
♀いた。
（Ｑ） 従来技術と問題点
従来、一般にバッファストレージにおいては、主記憶装
置とパンファストレージを、同一で、且つ一定容量のブ
ロックに分割し、主記憶袋−置、パンファストレージ間
のデータ転送、及びパンファストレージのエリアの割り
付けを、ブロック単位で行っていた。
置とパンファストレージを、同一で、且つ一定容量のブ
ロックに分割し、主記憶袋−置、パンファストレージ間
のデータ転送、及びパンファストレージのエリアの割り
付けを、ブロック単位で行っていた。
又、バッファストレージにおいては、ヒント率を向上さ
せること、及びデータのムーブイン時間を短くすること
が、データ処理システムの性能を向上させる最大要因で
ある。
せること、及びデータのムーブイン時間を短くすること
が、データ処理システムの性能を向上させる最大要因で
ある。
上記目的を達成する一つの方法として、■バッファスト
レージの容量を増加させる。■データのムーブイン単位
（即ち、ブロック）を縮小させる。
レージの容量を増加させる。■データのムーブイン単位
（即ち、ブロック）を縮小させる。
方法がある。
然し、バッファストレージの容量を増加させると、一般
にタグ部の容量も増加することになるが、タグ部には、
特に高価な高速のメモリを使用していることが多く、コ
ストの大幅な増加を招く恐れがあると共に、容量の増加
によりザイクルタイムを増加させる危険もある。
にタグ部の容量も増加することになるが、タグ部には、
特に高価な高速のメモリを使用していることが多く、コ
ストの大幅な増加を招く恐れがあると共に、容量の増加
によりザイクルタイムを増加させる危険もある。
この為、タグ部の容量を増加させないで、バッファスト
レージの容量を増加させようとすると、上記ブロックの
容量が大きくなり、ムーブイン時間が増加することにな
る。単純にブロックを小さくしようとすると、タグ部の
増加を招く問題があった。
レージの容量を増加させようとすると、上記ブロックの
容量が大きくなり、ムーブイン時間が増加することにな
る。単純にブロックを小さくしようとすると、タグ部の
増加を招く問題があった。
（ｄｉ 発明の目的
本発明は上記従来の欠点に鑑み、主記憶装置からパンフ
ァストレージに対するムーブインの大きさの単位を変え
ることなく、且つタグ部の容量も変えないで、パンファ
ストレージに対するヒント率を向上させる方法を提供す
ることを目的とするものである。
ァストレージに対するムーブインの大きさの単位を変え
ることなく、且つタグ部の容量も変えないで、パンファ
ストレージに対するヒント率を向上させる方法を提供す
ることを目的とするものである。
＋ｅ） 発明の構成
そしてこの目的は、本発明によれば、主記憶装置と中央
処理装置との間に、バッファストレージを有するデータ
処理システムにおいて、バッファストレージの１ブロツ
クを、複数のサブブロックに分割し、バッファストレー
ジの各ブロックに１対１に対応して、タグのエントリー
を設け、タグの１エントリー内に、上記サブブロックに
対応してハリソドビットを設け、パンファストレージか
らのデータリード、及び主記憶装置からパンファストレ
ージへのムーブインは、上記サブブロック単位で行う方
法を提供することによって達成され、バッファストレー
ジのタグ部の容量を殆ど増加させることなく、ムーブイ
ン時間も短くした侭、パンファストレージのデータ部の
容量を増加させて、パンファストレージに対するヒント
率を向上させる利点がある。
処理装置との間に、バッファストレージを有するデータ
処理システムにおいて、バッファストレージの１ブロツ
クを、複数のサブブロックに分割し、バッファストレー
ジの各ブロックに１対１に対応して、タグのエントリー
を設け、タグの１エントリー内に、上記サブブロックに
対応してハリソドビットを設け、パンファストレージか
らのデータリード、及び主記憶装置からパンファストレ
ージへのムーブインは、上記サブブロック単位で行う方
法を提供することによって達成され、バッファストレー
ジのタグ部の容量を殆ど増加させることなく、ムーブイ
ン時間も短くした侭、パンファストレージのデータ部の
容量を増加させて、パンファストレージに対するヒント
率を向上させる利点がある。
（ｆｌ 発明の実施例
以下本発明の実施例を図面によって詳述する。
第１図は本発明の詳細な説明する図であり、第２図が本
発明の一実施例をブロック図で示す図である。
発明の一実施例をブロック図で示す図である。
第１図において、（イ）は従来例の場合、 （ロ）は本
発明を実施した場合、の主記憶装置（以下ＭＳという）
とパンファストレージ（以下ＢＳという）との関係を説
明したものである。
発明を実施した場合、の主記憶装置（以下ＭＳという）
とパンファストレージ（以下ＢＳという）との関係を説
明したものである。
本図において、ＢＯ−８９は前述のブロックを示し、Ａ
Ｏ−４３，ＡＯ’〜Ａ６’は、それぞれ各ブロックのブ
ロック単位のアドレスを示している。
Ｏ−４３，ＡＯ’〜Ａ６’は、それぞれ各ブロックのブ
ロック単位のアドレスを示している。
本発明においては、（ロ）から明らかな如（、ＢＳの性
能を向上させる為に、ＢＳのデータ部の１ブロツクを複
数（本例においては、２つ）のサブブロックに分割して
おり、このサブブロックが従来例（イ）の１ブロツクに
対応している。上記、従来例と、本発明の場合の１ブロ
ツクの大きさの対応例については太線枠で示しである。
能を向上させる為に、ＢＳのデータ部の１ブロツクを複
数（本例においては、２つ）のサブブロックに分割して
おり、このサブブロックが従来例（イ）の１ブロツクに
対応している。上記、従来例と、本発明の場合の１ブロ
ツクの大きさの対応例については太線枠で示しである。
そして、タグ部は上記データ部の１ブロツクに対応して
、ｌエントリーを持ち、その中を数ピント拡張して、各
サブブロックに対応して、それぞれのサブブロックの有
効性を示すハリソドビノトを設けている。本例において
は、２つのサブブ１：Ｊツクに対応して、ＶＯ，Ｖｌを
設けており、ｖＯはサブブロック０に対応したハリソド
ピントであり、ｖｌはサブブロック１に対応したハリノ
Ｉ・ビットであ従って、該タグ部のアドレスビット数は
、１ブロツクの容量を大きくした（本例では、２倍容量
）分だけ、減少させることができるので、上記数ビット
のハリノドビットを増加させても、全体のビット数は余
り増加させないように構成できる。
、ｌエントリーを持ち、その中を数ピント拡張して、各
サブブロックに対応して、それぞれのサブブロックの有
効性を示すハリソドビノトを設けている。本例において
は、２つのサブブ１：Ｊツクに対応して、ＶＯ，Ｖｌを
設けており、ｖＯはサブブロック０に対応したハリソド
ピントであり、ｖｌはサブブロック１に対応したハリノ
Ｉ・ビットであ従って、該タグ部のアドレスビット数は
、１ブロツクの容量を大きくした（本例では、２倍容量
）分だけ、減少させることができるので、上記数ビット
のハリノドビットを増加させても、全体のビット数は余
り増加させないように構成できる。
（本例においては増加していない）
上記構成のＢＳにおいて、本発明を実施する場合、ムー
ブインはサブブロック単位で行うが、当該ブロック内の
最初のサブブロックをムーブインする時は、それがサブ
ブロック０であれば、該ブロックのアドレスと、該ザブ
ブロックに対応するハリノドビット（ｖＯ）を、タグ部
の当該エントリーに登録するが、同一ブロック内の、そ
れ以後のサブブロックのムーブインに対しては、バリッ
ドピッ） （Ｖｌ）のみオンにするように制御する。
ブインはサブブロック単位で行うが、当該ブロック内の
最初のサブブロックをムーブインする時は、それがサブ
ブロック０であれば、該ブロックのアドレスと、該ザブ
ブロックに対応するハリノドビット（ｖＯ）を、タグ部
の当該エントリーに登録するが、同一ブロック内の、そ
れ以後のサブブロックのムーブインに対しては、バリッ
ドピッ） （Ｖｌ）のみオンにするように制御する。
ＢＳをアクセスする場合は、ブロックアドレスと該当す
るサブブロックのハリノドビットのみをチェックする。
るサブブロックのハリノドビットのみをチェックする。
即ち、ブロックアドレスが一致したタグ部のエントリー
の該当サブブロックのハリノドビットがオンであれば、
他のバリッドピットの値に関係なくヒントとするが、ブ
ロックアドレスが一致するタグ部のエントリーが存在し
ないか、存在しても該当ザブブロックのバリッドピッ（
・がオフの場合はノンヒントとする。
の該当サブブロックのハリノドビットがオンであれば、
他のバリッドピットの値に関係なくヒントとするが、ブ
ロックアドレスが一致するタグ部のエントリーが存在し
ないか、存在しても該当ザブブロックのバリッドピッ（
・がオフの場合はノンヒントとする。
ＢＳに登録されているアクセス可能な総てのブロックを
使用して、新たなブロックが必要になった時のりプレイ
スメントは、タグエントリ一対応（即ち、ブロック単位
）で制御されることになる。
使用して、新たなブロックが必要になった時のりプレイ
スメントは、タグエントリ一対応（即ち、ブロック単位
）で制御されることになる。
このように、制御することにより、タグ部の容量を殆ど
増加させることなく、ムーブイン時間を短くした侭、Ｂ
Ｓ容量を増加させて（本例においては２倍容量）ヒント
率を向上させることができる。
増加させることなく、ムーブイン時間を短くした侭、Ｂ
Ｓ容量を増加させて（本例においては２倍容量）ヒント
率を向上させることができる。
次に、第２図によって、本発明の一実施例を説明する。
本図において、１はＢＳアドレスレジスタ（ＢＳＡＲ）
、２はＢＳのタグ部（ＴＡＧ ） 、 ３はＢＳのデ〜
り部（ＤＡＴＡ） 、 ４は比較器（Ｃ）で、ＢＳアド
レスレジスタ（ＢＳＡＲ） １の上位ピントとタグ部（
ＴＡＧ ） ２の登録アドレス（Ａ）とが比較され、一
致すると一致信号（１’ｌ ）を出力する。５１，５２
，６１．６２は論理積回路、５３は論理和回路、 ６３
，６４．６５は否定回路である。そして、タグ部（ＴＡ
Ｇ ）２において示されていいるｖＯ２ν１は第１図で
説明した、各ブロック内を構成するサブブロックに対す
るハリノドビットであり、Ａは前記登録アドレスである
。
、２はＢＳのタグ部（ＴＡＧ ） 、 ３はＢＳのデ〜
り部（ＤＡＴＡ） 、 ４は比較器（Ｃ）で、ＢＳアド
レスレジスタ（ＢＳＡＲ） １の上位ピントとタグ部（
ＴＡＧ ） ２の登録アドレス（Ａ）とが比較され、一
致すると一致信号（１’ｌ ）を出力する。５１，５２
，６１．６２は論理積回路、５３は論理和回路、 ６３
，６４．６５は否定回路である。そして、タグ部（ＴＡ
Ｇ ）２において示されていいるｖＯ２ν１は第１図で
説明した、各ブロック内を構成するサブブロックに対す
るハリノドビットであり、Ａは前記登録アドレスである
。
又、本実施例においては、第１図で説明したように、１
ブロツクが２つのサブブロックで構成されているので、
そのいずれかを識別するアドレスビットをＳで示してい
る。
ブロツクが２つのサブブロックで構成されているので、
そのいずれかを識別するアドレスビットをＳで示してい
る。
今、中央処理装置（図示せず）からＢＳアドレスレジス
タ（ＢＳＡＲ） １にメモリアドレスがセントされ、Ｂ
Ｓがアクセスされると、ＢＳアドレスレジスタ（ＢＳＡ
Ｒ） １の上位ピントとタグ部（ＴＡＧ ） ２に登録
されているアドレスとが、比較器（Ｃ）４において比較
され、一致信号（Ｍ）が得られ、該当するハリノドビッ
ト（νＯ，Ｖｌ）がオンであると、ＢＳアドレスレジス
タ（ＢＳＡＲ） １の上記Ｓビ・７トによって、論理積
回路５１．５２のいずれかにおいて論理積がとれ、論理
和回路５３を通して、該ＢＳに中央処理装置が必要とす
るデータが、いずれかのサブブロックに存在しているこ
とを示す信号１１１Ｔを出力する。ＢＳにおいては、該
ＨＩＴ信号がえられると、中央処理装置に対してデータ
部（ＤＡＴＡ） ３より、当該サブブロックのデータを
出力するように制御される。
タ（ＢＳＡＲ） １にメモリアドレスがセントされ、Ｂ
Ｓがアクセスされると、ＢＳアドレスレジスタ（ＢＳＡ
Ｒ） １の上位ピントとタグ部（ＴＡＧ ） ２に登録
されているアドレスとが、比較器（Ｃ）４において比較
され、一致信号（Ｍ）が得られ、該当するハリノドビッ
ト（νＯ，Ｖｌ）がオンであると、ＢＳアドレスレジス
タ（ＢＳＡＲ） １の上記Ｓビ・７トによって、論理積
回路５１．５２のいずれかにおいて論理積がとれ、論理
和回路５３を通して、該ＢＳに中央処理装置が必要とす
るデータが、いずれかのサブブロックに存在しているこ
とを示す信号１１１Ｔを出力する。ＢＳにおいては、該
ＨＩＴ信号がえられると、中央処理装置に対してデータ
部（ＤＡＴＡ） ３より、当該サブブロックのデータを
出力するように制御される。
本発明においては、上記＋１１Ｔ信号がザブブロック（
この１サブブロツクが、従来のＢＳでの１ブロツクに対
応している）単位で出力されるので、従来と略同じ容量
のタグ部（ＴＡＧ ） ２によって、２倍の容量のデー
タ部（ＤＡＴＡ） ３の検索ができることになる。
この１サブブロツクが、従来のＢＳでの１ブロツクに対
応している）単位で出力されるので、従来と略同じ容量
のタグ部（ＴＡＧ ） ２によって、２倍の容量のデー
タ部（ＤＡＴＡ） ３の検索ができることになる。
若し、比較器（Ｃ）４において、一致信号（Ｍ）が得ら
れないか、或いは該当するバリア１ビツト（ＶＯ，Ｖｌ
）がオフであると、該ＢＳには中央処理装置が必要と
するデータが存在していないことになるので、主記憶装
置（図示せず）から、当該サブブロックのデータをＢＳ
にムーブインする必要がある。
れないか、或いは該当するバリア１ビツト（ＶＯ，Ｖｌ
）がオフであると、該ＢＳには中央処理装置が必要と
するデータが存在していないことになるので、主記憶装
置（図示せず）から、当該サブブロックのデータをＢＳ
にムーブインする必要がある。
この時、ＢＳアドレスレジスタ（ＢＳＡＲ） １の上記
Ｓビットによって、論理積回路６Ｌ６２のいずれかが選
択され、ハリソドビソトｖｏ、 ｖｉの一つをオンにす
る（即ち、無効化信号ＢＩ−０とする）と共に、必要な
らば当該アドレスをタグ部（ＴＡＧ）２のアドレス部Ａ
に登録し、当該サブブロックのデータをデータ部（ＤＡ
ＴΔ）３にムーフ゛インする。
Ｓビットによって、論理積回路６Ｌ６２のいずれかが選
択され、ハリソドビソトｖｏ、 ｖｉの一つをオンにす
る（即ち、無効化信号ＢＩ−０とする）と共に、必要な
らば当該アドレスをタグ部（ＴＡＧ）２のアドレス部Ａ
に登録し、当該サブブロックのデータをデータ部（ＤＡ
ＴΔ）３にムーフ゛インする。
以上の説明から明らかな如く、本発明においては、ＢＳ
のタグ部はブロック単位に設けられているが、該タグ部
の検索、及び検索結果に従ったムーブイン動作は、サブ
ブロック単位で行う所に特徴がある。
のタグ部はブロック単位に設けられているが、該タグ部
の検索、及び検索結果に従ったムーブイン動作は、サブ
ブロック単位で行う所に特徴がある。
ｔｇｌ 発明の効果
以上、詳細に説明したように、本発明のバッファストレ
ージ制御方式は、主記憶装置と中央処理装置との間に、
バッファストレージを有するデータ処理システムにおい
て、バッファストレージの１ブロツクを、複数のサブブ
ロックに分割し、バッファストレージの各ブロックに対
応して、タグのエントリーを設け、タグの１エントリー
内に、サブブロックに対応してハリソドビソトを設け、
バッファストレージに対するメモリアクセス、及び主記
憶装置からバッファストレージ・＼のムーブインは、上
記サブブロック単位で行うように制御されるので、バッ
ファストレージのタグ部の容量を殆ど増加させることな
く、ムーブイン時間も短くした侭、パンファストレージ
の容量を増加させて、バッファストレージに対するヒン
ト率を向上させる効果がある。
ージ制御方式は、主記憶装置と中央処理装置との間に、
バッファストレージを有するデータ処理システムにおい
て、バッファストレージの１ブロツクを、複数のサブブ
ロックに分割し、バッファストレージの各ブロックに対
応して、タグのエントリーを設け、タグの１エントリー
内に、サブブロックに対応してハリソドビソトを設け、
バッファストレージに対するメモリアクセス、及び主記
憶装置からバッファストレージ・＼のムーブインは、上
記サブブロック単位で行うように制御されるので、バッ
ファストレージのタグ部の容量を殆ど増加させることな
く、ムーブイン時間も短くした侭、パンファストレージ
の容量を増加させて、バッファストレージに対するヒン
ト率を向上させる効果がある。
第１図は本発明の詳細な説明する図、第２図は本発明の
一実施例をブロック図で示した図である。 図面において、１はＢＳアドレスレジスタ（ＢＳＡＲ）
、２はタグ部（ＴＡＧ ） 、 ３はデータ部（ＤＡＴ
八）。 ４は比較器（Ｃ） 、 ＶＯ，Ｖｌはブロックを構成す
るサブブロックに対するハリノトビソト、Ｍは一致信号
、Ｓはブロック内のザブブロックを識別するアドレスピ
ント、をそれぞれ示す。
一実施例をブロック図で示した図である。 図面において、１はＢＳアドレスレジスタ（ＢＳＡＲ）
、２はタグ部（ＴＡＧ ） 、 ３はデータ部（ＤＡＴ
八）。 ４は比較器（Ｃ） 、 ＶＯ，Ｖｌはブロックを構成す
るサブブロックに対するハリノトビソト、Ｍは一致信号
、Ｓはブロック内のザブブロックを識別するアドレスピ
ント、をそれぞれ示す。
Claims (1)
- 主記憶装置と中央処理装置との間に、バッファストレー
ジを有するデータ処理システムにおいて、上記パンファ
ストレージの１ブロツクを、複数のサブブロックに分割
し、該パンファストレージの各ブロックに１対１に対応
して、タグのエントリーを設け、該タグの１エントリー
内に、上記各サブブロックに対応してハリソドビソトを
設け、該バッファストレージからのデータリード、及び
主記憶装置からパンファストレージへのムーブインは、
上記サブブロック単位で行うように制御することを特徴
とするバッファストレージ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191616A JPS6083156A (ja) | 1983-10-13 | 1983-10-13 | バツフアストレ−ジ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191616A JPS6083156A (ja) | 1983-10-13 | 1983-10-13 | バツフアストレ−ジ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6083156A true JPS6083156A (ja) | 1985-05-11 |
| JPH0259493B2 JPH0259493B2 (ja) | 1990-12-12 |
Family
ID=16277594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191616A Granted JPS6083156A (ja) | 1983-10-13 | 1983-10-13 | バツフアストレ−ジ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6083156A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118456A (ja) * | 1985-11-19 | 1987-05-29 | Nec Corp | キヤツシユメモリ |
| JPH0290348A (ja) * | 1988-09-28 | 1990-03-29 | Nec Corp | データ無効化サイズ可変なキャッシュメモリシステム |
| JP2010055273A (ja) * | 2008-08-27 | 2010-03-11 | Nec Corp | キャッシュメモリ装置及びその制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57167188A (en) * | 1981-04-06 | 1982-10-14 | Nippon Telegr & Teleph Corp <Ntt> | Buffer memory controlling system |
-
1983
- 1983-10-13 JP JP58191616A patent/JPS6083156A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57167188A (en) * | 1981-04-06 | 1982-10-14 | Nippon Telegr & Teleph Corp <Ntt> | Buffer memory controlling system |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62118456A (ja) * | 1985-11-19 | 1987-05-29 | Nec Corp | キヤツシユメモリ |
| JPH0290348A (ja) * | 1988-09-28 | 1990-03-29 | Nec Corp | データ無効化サイズ可変なキャッシュメモリシステム |
| JP2010055273A (ja) * | 2008-08-27 | 2010-03-11 | Nec Corp | キャッシュメモリ装置及びその制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0259493B2 (ja) | 1990-12-12 |
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