JPS60138649A - アドレス一致検出方式 - Google Patents
アドレス一致検出方式Info
- Publication number
- JPS60138649A JPS60138649A JP58248043A JP24804383A JPS60138649A JP S60138649 A JPS60138649 A JP S60138649A JP 58248043 A JP58248043 A JP 58248043A JP 24804383 A JP24804383 A JP 24804383A JP S60138649 A JPS60138649 A JP S60138649A
- Authority
- JP
- Japan
- Prior art keywords
- address
- circuit
- logic
- output
- comparator
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋ａｌ 発明の技術分野
本発明はデータ処理装置に於けるアドレス一致検出方式
に係り、特にｎバイト単位にメモリアクセスを行う場合
のアドレス一致検出方式の改善に関するものである。
に係り、特にｎバイト単位にメモリアクセスを行う場合
のアドレス一致検出方式の改善に関するものである。
（ｂｌ 従来技術と問題点
データ処理装置にてアドレスの一致を検出することが種
々の用途から用いられている。例えば、ストアアドレス
とストップアドレスとを比較し一致するとデータ処理装
置を停止状態にするストアアドレス・ストップと言う手
段を用いる。此のストアアドレス・ストップはメモリの
読み取り或いは書き込みを行うアクセスを行う場合に、
若しアクセス単位が１バイトで有ればストアアドレスを
更新する度にストップアドレスと比較）れば、簡単に検
出可能である。ところが、データ処理を行う場合一般に
ｎバイト単位にてメモリのアクセスを行うにもかかわら
ず、ストアアドレス・ストップはバイト単位にて指定す
ることが原生じる。此れに対処する為に、第１図に示す
構成が用いられている。図はバイト長が４バイトで有る
場合を示し、従って必要とする下位ビット数は２ビツト
である。ストップアドレスとストアアドレスはそれぞれ
レジスフｌと２に格納されている。両アドレスの上位ビ
ットは比較器４−１に依って比較され、一致すればアン
ド回路５に論理“１゛を出力する。
々の用途から用いられている。例えば、ストアアドレス
とストップアドレスとを比較し一致するとデータ処理装
置を停止状態にするストアアドレス・ストップと言う手
段を用いる。此のストアアドレス・ストップはメモリの
読み取り或いは書き込みを行うアクセスを行う場合に、
若しアクセス単位が１バイトで有ればストアアドレスを
更新する度にストップアドレスと比較）れば、簡単に検
出可能である。ところが、データ処理を行う場合一般に
ｎバイト単位にてメモリのアクセスを行うにもかかわら
ず、ストアアドレス・ストップはバイト単位にて指定す
ることが原生じる。此れに対処する為に、第１図に示す
構成が用いられている。図はバイト長が４バイトで有る
場合を示し、従って必要とする下位ビット数は２ビツト
である。ストップアドレスとストアアドレスはそれぞれ
レジスフｌと２に格納されている。両アドレスの上位ビ
ットは比較器４−１に依って比較され、一致すればアン
ド回路５に論理“１゛を出力する。
加減算回路３−１に就いては後述する。ストップアドレ
スの下位ビットは比較器４−２と４−３に入力される。
スの下位ビットは比較器４−２と４−３に入力される。
一方スドアアドレスの下位ビットは比較器４−２と加減
算回路３−２とに入力される。アドレス更新値６も加減
算回路３−２に入力される。但し図の場合更新値６は２
ビツトが論理゛１．１”である。加減算回路３−２は昇
順アドレスの時加算、降順アドレスの時減算を行う。此
の結果を比較器４−３に入力するとともに、加減算回路
３−２は桁変化を生ずると加減算回路３−１に此の旨を
通知する。
算回路３−２とに入力される。アドレス更新値６も加減
算回路３−２に入力される。但し図の場合更新値６は２
ビツトが論理゛１．１”である。加減算回路３−２は昇
順アドレスの時加算、降順アドレスの時減算を行う。此
の結果を比較器４−３に入力するとともに、加減算回路
３−２は桁変化を生ずると加減算回路３−１に此の旨を
通知する。
加減算回路３−１はストアアドレスの上位ピントの桁上
げを行う。比較器４〜２はストアアドレスがストップア
ドレスより小さいことを検出し小さい時論理′１”を出
力し、比較器４−３はストップアドレスがストップアド
レス十更新値より小さいか、等しい時論理゛１′を出力
する。両比較器の出力はアンド回路７に入力されること
となる。上記した両条件を満足する時アンド回路７は論
理“１”を出力しアンド回路５に入力される。従ってア
ンド回路５は上記両条件と比較器４−１の入力が一致し
た場合、即ちストップアドレスとストアアドレスの上位
ビットが等しい時に論理′１゛を出力してフリソブフロ
ンプ回路８を′１゛にセットしてメモリ書き込み信号Ａ
の入力された時アンド回路９はアドレス一致信号を出力
する。上記したように従来の方式は使用する電気部品が
多く従って製作工数が増大し高価なものとなると言った
欠点があった。
げを行う。比較器４〜２はストアアドレスがストップア
ドレスより小さいことを検出し小さい時論理′１”を出
力し、比較器４−３はストップアドレスがストップアド
レス十更新値より小さいか、等しい時論理゛１′を出力
する。両比較器の出力はアンド回路７に入力されること
となる。上記した両条件を満足する時アンド回路７は論
理“１”を出力しアンド回路５に入力される。従ってア
ンド回路５は上記両条件と比較器４−１の入力が一致し
た場合、即ちストップアドレスとストアアドレスの上位
ビットが等しい時に論理′１゛を出力してフリソブフロ
ンプ回路８を′１゛にセットしてメモリ書き込み信号Ａ
の入力された時アンド回路９はアドレス一致信号を出力
する。上記したように従来の方式は使用する電気部品が
多く従って製作工数が増大し高価なものとなると言った
欠点があった。
（Ｃ１発明の目的
以上、従来の欠点に鑑み本発明は、使用する部品が少な
く従って製作が安価に行えるアドレス一致検出方式を提
供することを目的とするものである。
く従って製作が安価に行えるアドレス一致検出方式を提
供することを目的とするものである。
（ｄ＋ 発明の構成
簡単に述べると本発明は、ハイド単位に情報の格納され
ていることを示すバイトマークを有し、ｎバイトからな
るバッファレジスタからｎバイト単位にメモリアクセス
を行うデータ処理装置に於いて、ストアアドレスとスト
ップアドレスのそれぞれの所要上位ビットを比較すると
共に、該ストップアドレスの所要下位ピントを解読して
対応する前記ハイドマークと共にそれぞれ論理積回路に
入力を行い、該論理積回路の出力と前記比較器の出力及
びメモリ書き込み信号との論理積の結果に依ってアドレ
スの一致したとなすことを特徴とするものである。
ていることを示すバイトマークを有し、ｎバイトからな
るバッファレジスタからｎバイト単位にメモリアクセス
を行うデータ処理装置に於いて、ストアアドレスとスト
ップアドレスのそれぞれの所要上位ビットを比較すると
共に、該ストップアドレスの所要下位ピントを解読して
対応する前記ハイドマークと共にそれぞれ論理積回路に
入力を行い、該論理積回路の出力と前記比較器の出力及
びメモリ書き込み信号との論理積の結果に依ってアドレ
スの一致したとなすことを特徴とするものである。
ｔｅｌ 発明の実施例
以下本発明の実施例を図によって詳細に説明する。
第２図は本発明のアドレス一致検出方式を示す一実施例
のブロック図である。第１図と同一個所は同符合を用い
、其の説明も省略する。
のブロック図である。第１図と同一個所は同符合を用い
、其の説明も省略する。
比較器４−１は上位ビア）の比較を第１図の如く行う。
異なる部分は一点鎖線で囲まれたＢ部であり、以下８部
に就いて説明する。レジスタ２のストップアドレスの下
位ビットはデコード回路１０にて解読され、下位ピント
に対応して論理“１゛を出力する。例えば下位ビットが
“０１°であると出力端子１０−１が論理゛ｌ”となる
。一方書き込みバンファレジスタ１１にはハイド単位に
バイトマーク１２−０乃至１２−３が設けである。この
バイトマーク１２−０乃至１２−３は書き込みを行う情
報のある場合のみ論理゛１゛である。従ってバイトマー
ク１２−１が論理“１′であった場合に、アンド回路１
３−１は論理゛１゛を出力する。此の出力をオア回路１
４を介してアンド回路１５に比較回路４−１の出力及び
メモリ書き込み信号へと共にアンド回路１５ルこ入力し
論理“１°を出力する。此の論理゛１゛で有る場合にア
ドレス一致として検出する。以上の説明はｎが４である
場合に就いて述べたが任意の数字にても何等支障される
ことが無いのは言うまでもない。
に就いて説明する。レジスタ２のストップアドレスの下
位ビットはデコード回路１０にて解読され、下位ピント
に対応して論理“１゛を出力する。例えば下位ビットが
“０１°であると出力端子１０−１が論理゛ｌ”となる
。一方書き込みバンファレジスタ１１にはハイド単位に
バイトマーク１２−０乃至１２−３が設けである。この
バイトマーク１２−０乃至１２−３は書き込みを行う情
報のある場合のみ論理゛１゛である。従ってバイトマー
ク１２−１が論理“１′であった場合に、アンド回路１
３−１は論理゛１゛を出力する。此の出力をオア回路１
４を介してアンド回路１５に比較回路４−１の出力及び
メモリ書き込み信号へと共にアンド回路１５ルこ入力し
論理“１°を出力する。此の論理゛１゛で有る場合にア
ドレス一致として検出する。以上の説明はｎが４である
場合に就いて述べたが任意の数字にても何等支障される
ことが無いのは言うまでもない。
（ｆ） 発明の効果
以上詳細に説明したように本発明のアドレス一致検出方
式は、使用する部品が少なく従って製作が安価に行える
ものとなり、データ処理装置に適用すると利点の多いも
のとなる。
式は、使用する部品が少なく従って製作が安価に行える
ものとなり、データ処理装置に適用すると利点の多いも
のとなる。
第１図は従来のアドレス一致検出方式の構成図、第２図
は本発明のアドレス一致検出方式を示す一実施例のブロ
ック図である。 図に於いて、１と２はレジスタ、４−１乃至４−３は比
較器、１」はバンファレジスタ、１２−０乃至１２−３
はハイドマーク、１３−０乃至１３−３はアンド回路を
それぞれ示す。 第１図 第２図
は本発明のアドレス一致検出方式を示す一実施例のブロ
ック図である。 図に於いて、１と２はレジスタ、４−１乃至４−３は比
較器、１」はバンファレジスタ、１２−０乃至１２−３
はハイドマーク、１３−０乃至１３−３はアンド回路を
それぞれ示す。 第１図 第２図
Claims (1)
- バイト単位に情報の格納されていることを示すバイトマ
ークを有しｎバイトからなるバンファレジスタからｎバ
イト単位にメモリアクセスを行うデータ処理装置に於い
て、ストアアドレスとストップアドレスのそれぞれの所
要上位ビットを比較すると共に、該ストップアドレスの
所要下位ビットを解読して対応する前記バイトマークと
共にそれぞれ論理積回路に入力を行い、該論理積回路の
出力と前記比較器の出力及びメモリ書き込み信号との論
理積の結果に依ってアドレスの一致したとなすことを特
徴とするアドレス一致検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248043A JPS60138649A (ja) | 1983-12-27 | 1983-12-27 | アドレス一致検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248043A JPS60138649A (ja) | 1983-12-27 | 1983-12-27 | アドレス一致検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60138649A true JPS60138649A (ja) | 1985-07-23 |
| JPH0250496B2 JPH0250496B2 (ja) | 1990-11-02 |
Family
ID=17172342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58248043A Granted JPS60138649A (ja) | 1983-12-27 | 1983-12-27 | アドレス一致検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60138649A (ja) |
-
1983
- 1983-12-27 JP JP58248043A patent/JPS60138649A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0250496B2 (ja) | 1990-11-02 |
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