JPS5847798B2 - 記憶装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、記憶素子に欠陥記憶セルが存在しても、その
記憶素子を廃棄せずに使用できるようになった記憶装置
に関するものである。

第１図は従来の記憶装置のブロック図であって、同図に
おいて、１はアドレス・デコード部、２は書込みデータ
制御部、３は読出しデータ制御部、４は記憶アレイ部、
５は制御部、１０ないし１５は信号を示している。

第１図の記憶装置の動作を第２図のタイムチャートを参
照しつつ説明すると、書込みサイクルにおいては、処理
装置側（図示せず）からの書込み要求信号により、信号
ｔ１が発生し、これにより書込みデータが書込みデータ
制御部２に置かれる。

次に、信号線１６上に信号が生成され、この信号により
、書込みが実行される。

なお、この際、書込みワード域の指定は、アドレス・デ
コード部１に入力されるアドレス情報によって指定され
る。

読出しサイクルにおいてはアドレス情報および読出し要
求信号が記憶装置に入力される。

アドレス情報によって指定された記憶場所から読出され
た１ワードのデータは、信号ｔ２によって読出しデータ
制御部３に置かれ、外部に送出される。

記憶アレイ部４の詳細について説明すると、記憶アレイ
部は、パッケージと呼ばれる記憶素子を１個又は複数プ
リント板上に配列することにより構成される。

記憶素子は、半導体基板上に複数の記憶セルおよび周辺
回路を写真彫刻法などの手段により形威し、しかる後、
この半導体基板を適当な単位で分割して、各単位をパッ
ケージソグしたものである。

この際、注意すべきことは、記憶装置の完全な動作を保
証するためには、記憶アレイ中に欠陥もしくは故障が存
在してはならないことである。

制限された範囲内の故障であれば、ＥＣＣなどの採用に
よってその故障を修復することが可能であるが、いずれ
にしても、初期の状態では完全な記憶アレイを提供する
必要がある。

しかしながら、良く知られているように、半導体基板上
に形成されたマイクロ回路においては必然的に欠陥が存
在する。

このため従来は数千ビットの記憶セルを有する記憶素子
の中に１ビットでも不良があれば、この記憶素子を不良
品として廃棄していた。

本発明は、上記の考察に基づくものであって、欠陥記憶
セルを含む記憶素子をも使用できるようになった記憶装
置を提供することを目的とするものである。

そしてそのため、本発明の記憶装置は、各ワード域毎に
当該ワード域が欠陥ワード域であるか否かを表示し得る
フラグ・ビットが設けられた記憶部と、上記記憶部から
読出されたデータについて当該データをそれぞれ複数の
ビットからなる複数のビット群に分割するとともに当該
ビット群毎に当該ビット群内に含まれる複数ビットにつ
いての多数決論理動作を実行し当該ビット群毎に当該ビ
ット群単位の論理値を決定し出力する多数決論理部と、
上記記憶部とは別体の代替記憶部とを備え、且つ上記記
憶部から読出されたデータのフラグ・ビット情報が当該
データが欠陥ワード域に格納されていたものであること
を表示する場合には、上記多数決論理部の出力をアドレ
スとして上記代替記憶部がアクセスされるように構威さ
れたことを特徴とするものである。

以下、本発明を図面を参照しつつ説明する。

第３図は本発明の１実施例のブロック図、第４図は多数
決回路のブロック図、第５図は欠陥ワード域に書込まれ
る情報を説明する図、第６図及び第７図は第３図の記憶
装置の動作を説明するタイムチャートである。

第３図において、２１はアドレス・デコード部、２２は
書込みデータ制御部、２３は読出しデータ制御部、２４
は記憶アレイ部、２５は制御部、２６は多数決論理部、
２７は代替記憶部用アドレス・デコード部、２８は代替
記憶部用書込みデータ制御部、２９は代替記憶部用読出
しデータ制御部、３０は代替記憶部用制御部、３１は代
替記憶アレイ部、３２ないし３５はＡＮＤゲート、３６
はＯＲゲート、４０ないし５０は信号線を示している。

第４図は多数決論理部２６を構成する複数個の多数決回
路の１つを示すものであって、６０ないし６３はＮＡＮ
Ｄゲート、６４はＡＮＤゲートをそれぞれ示している。

記憶アレイ部２４の各ワード域は、ビットＢ１ないしＢ
ｎとフラグ・ビットＢＰとより構成されている。

ビットＢ１ないしＢｎにはデータが格納され、フラグ・
ビットにはそのワード域が正常ワード域であるが、或は
欠陥ワード域であるかを示す情報が書込まれる。

欠陥ワード域であるときには、フラグ・ビットは論理「
１」であり、正常ワード域であるときには、フラグ・ビ
ットは論理「０」である。

第５図は、記憶アレイ部２４の欠陥ワード域に書込まれ
る情報を説明するものである。

さきにも述べたように、欠陥ワード域である場合には、
フラグ・ビットＢＦには論理「１」が書込まれる。

ビットＢ，ないしＢｎには、記憶アレイ部２４の代りに
使用される代替記憶アレイ部３１のワード域のアドレス
情報が書込まれる。

この代替記憶部アドレス情報は、次のようにして書込ま
れる。

図示するように、ビットＢ１ないしＢｎは３ビット毎に
区分され、複数のビット群が形威されている。

第１ビット群の各ビットには、代替記憶部アドレス情報
の１桁目の情報が書込まれ、第２ビット群の各ビットに
は代替記憶部アドレス情報の２桁目の情報が書込まれる
。

以下、同様である。そして、多数決論理部２６によりビ
ット群毎に多数決が取られ、代替記憶アドレス情報が生
或される。

第４図は第１ビット群に対して準備された多数決回路を
示している。

なお、第５図において「×」は欠陥記憶セルを示してい
る。

記憶アレイ部２４の試験を行い、いずれのワード域が故
障であるかが検出されると、欠陥ワード域のフラグ・ビ
ットを論理「１」とする。

それと同時に、その欠陥ワード域の代りに使用される代
替記憶アレイ部３１のアドレス情報を、さきに説明した
ような方法で以ってその欠陥ワード域に書込む。

次に、第３図の記憶装置の動作を第６図、第７図を参照
しつつ説明する。

第６図は書込みサイクル時のタイムチャートであり、第
７図は読出しサイクル時のタイムチャートである。

先ず、書込みサイクルについて説明する。

処理装置側から書込み要求信号が送られて来た時、信号
ｔ１が生成され、書込みデータ制御部２２に書込みデー
タが置かれ、書込みデータが記憶アレイ部２４の指定さ
れたワード域に書込まれる。

信号ｔ１に続いて信号ｔ２が生威され、上記の指定され
たワード域に以前に格納されていたデータおよびフラグ
・ビット情報が読出されて読出しデータ制御部２３に置
かれる。

読出されたフラグ・ビット情報が論理「０」、即ち正常
ワード域に対して書込みが行われる場合には、こＸで書
込みサイクルが終了する。

なお、この際、読出しデータ制御部２３内のデータがＡ
ＮＤゲート３４、ＯＲゲート５０を介して要求元装置へ
転送されることを防止する手段が設けられていることは
、当然である。

読出しデータ制御部２３内のフラグ・ビット情報が論理
「１」、即ち欠陥ワード域に対して書込みが行われる場
合には、信号線４６上に論理「１」信号が生じ、この論
理「１」信号が制御部２５および制御部３０に供給され
る。

この論理「１」信号を受けると、制御部２５は信号ｔ１
を再び生成し、これにより、読出しデータ制御部２３内
のデータ、即ち代替記憶部アドレス情報が信号線４８を
介して書込みデータ制御部２２にセットされ、記憶アレ
イ部２４に再書込みされる。

制御部３０は、信号線４６上の論理「１」信号を受信す
ると、信号ｔ３を生成し、これにより、書込みデータが
書込みデータ制御部２３に置かれ、代替記憶アレイ部３
１に書込まれる。

この際のアドレス情報は、Ａ． Ｎ Ｄゲート３２が開
いているので多数決論理部２６からＡ．ＮＤゲート３２
を介してデコード２７に送られている。

第７図を参照して読出しサイクルについて説明する。

読出し要求信号が処理装置側から送られてくると、信号
ｔ２が生成され、これにより、アドレス情報で指定され
たワード域のデータおよびフラグ・ビット情報が読出し
制御部２３に置かれる。

正常ワード域をアクセスした場合には、信号線４６上に
論理ｒＯＪ信号が送出されるので、ＡＮＤゲート３４が
開く。

ＡＮＤゲート３４が開いているので、信号線４８上のデ
ータはＡＮＤゲート３４、ＯＲゲート３６を介して要求
元装置（図示せず）に転送される。

欠陥ワード域をアクセスした場合には、信号線４６上に
論理「１」信号が送出される。

これにより、ＡＮＤゲード３４が閉じ、記憶アレイ部２
４の欠陥ワード域から読出されたデータは、要求元装置
へ転送されない。

また、信号線４６上の信号が論理「１」であると、多数
決論理部４８から出力される代替記憶部アドレス情報が
デコード部２７へ送られる。

さらに、信号線４６上の信号が論理「１」であると、制
御部３０が信号ｔ４を生成する。

これによって、代替記憶アレイ部３０の指定されたワー
ド域からデータが読出され、このデータが読出しデータ
制御部２９に置かれる。

読出しデータ制御部２９内のデータは、信号線４９、Ａ
ＮＤゲート、ＯＲゲート３６を介して要求元装置へ転送
される。

以上の説明から明らかなように、本発明によれば、欠陥
記憶セルをもつ記憶素子をも使用することが可能である
。

また、従来この種の記憶装置においては、記憶アレイ部
のいずれのワード域が欠陥であるかを示す情報および記
憶アレイ部の欠陥ワード域に対応する代替記憶アレイ部
のワード域を指示するアドレス情報などを格納するテー
ブルを独立して準備する必要があるが、本発明によれば
、上記のようなテーブルが不要となる。

【図面の簡単な説明】

第１図は従来の記憶装置のブロック図、第２図は第１図
の記憶装置の動作を説明するタイムチャート、第３図は
本発明の１実施例のブロック図、第４図は多数決論理回
路のブロック図、第５図は欠陥ワード域に書込まれる情
報を説明する図、第６図および第７図は第３図の記憶装
置の動作を説明するタイムチャートである。 ２１・・・・・・アドレス・デコード部、２２・・・・
・・書込みデータ制御部、２３・・・・・・読出しデー
タ制御部、２４・・・・・・記憶アレイ部、２５・・・
・・・制御部、２６・・・・・・多数決論理部、２７・
・・・・・代替記憶用アドレス・デコード部、２８・・
・・・・代替記憶用書込みデータ制御部、２９・・・・
・・代替記憶部用読出しデータ制御部、３０・・・・・
・代替記憶部用制御部、３１・・・・・・代替記憶アレ
イ部、３２ないし３５・・・・・・ＡＮＤゲート、３６
・・・・・・ＯＲゲート。

Claims (1)

1. 【特許請求の範囲】 １ 各ワード域毎に当該ワード域が欠陥ワード域である
   か否かを表示し得るフラグ・ビットが設けられた記憶部
   と、上記記憶部から読出されたデータについて当該デー
   タをそれぞれ複数のビットからなる複数のビット群に分
   割するとともに当該ビット群毎に当該ビット群内に含ま
   れる複数ビットについての多数決論理動作を実行し当該
   ビット群毎に当該ビット群単位の論理値を決定し出力す
   る多数決論理部と、上記記憶部とは別体の代替記憶部と
   を備え、且つ上記記憶部から読出されたデータのフラグ
   ・ビット情報が当該データが欠陥ワード域に格納されて
   いたものであることを表示する場合には、上記多数決論
   理部の出力をアドレスとして上記代替記憶部がアクセス
   されるように構成されたことを特徴とする記憶装置。 ２ 読出しアクセスの際、記憶部から読出されたデータ
   のフラグ・ビット情報が当該データが欠陥ワード域に格
   納されていたものであることを表示している場合には、
   代替記憶部から読出されるデータが記憶装置外に出力さ
   れるように構成されたことを特徴とする特許請求の範囲
   第１項記載の記憶装置。 ３ 書込みアクセスの際、記憶部から読出されたデータ
   のフラグ・ビット情報が当該データが欠陥ワード域に格
   納されていたものであることを表示する場合には、書込
   みデータが代替記憶部に書込まれると共に、記憶部から
   読出されたデータが当該記憶部に再書込みされるように
   構成されたことを特徴とする特許請求の範囲第１項又は
   第２項記載の記憶装置。