JPH05342900A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05342900A JPH05342900A JP4147711A JP14771192A JPH05342900A JP H05342900 A JPH05342900 A JP H05342900A JP 4147711 A JP4147711 A JP 4147711A JP 14771192 A JP14771192 A JP 14771192A JP H05342900 A JPH05342900 A JP H05342900A
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Abstract
(57)【要約】
【目的】本発明は半導体記憶装置の記憶セルの試験時間
の短縮を図りながら各記憶セルが正常か否かを確実にチ
ェックすることを目的とする。 【構成】テストモード動作時に試験装置から出力される
共通の書き込みデータＤinに基づいて書き込み動作及び
読出し動作を行ってセル領域１内の多数の記憶セルの動
作試験を行う半導体記憶装置で、書き込み動作時には隣
接するデータバス対ＤＢ，バーＤＢの一方の対に出力す
る書き込みデータＤinを反転させ、読出し動作時には反
転されて書き込まれたデータを再反転して読み出すデー
タ反転回路２が備えられる。
の短縮を図りながら各記憶セルが正常か否かを確実にチ
ェックすることを目的とする。 【構成】テストモード動作時に試験装置から出力される
共通の書き込みデータＤinに基づいて書き込み動作及び
読出し動作を行ってセル領域１内の多数の記憶セルの動
作試験を行う半導体記憶装置で、書き込み動作時には隣
接するデータバス対ＤＢ，バーＤＢの一方の対に出力す
る書き込みデータＤinを反転させ、読出し動作時には反
転されて書き込まれたデータを再反転して読み出すデー
タ反転回路２が備えられる。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置の動作
試験に関するものである。半導体記憶装置はその出荷前
に多数の記憶セルが正常に動作するか否かを試験装置に
よりチェックしている。すなわち、試験装置により多数
の記憶セルに所定のデータを書き込み、その書き込みデ
ータを読み出すことにより各記憶セルが正常に動作する
か否かがチェックされる。そして、近年の高集積化及び
大容量化が進んだ半導体記憶装置においてその試験時間
を短縮しながら試験精度を向上させることが要請されて
いる。
試験に関するものである。半導体記憶装置はその出荷前
に多数の記憶セルが正常に動作するか否かを試験装置に
よりチェックしている。すなわち、試験装置により多数
の記憶セルに所定のデータを書き込み、その書き込みデ
ータを読み出すことにより各記憶セルが正常に動作する
か否かがチェックされる。そして、近年の高集積化及び
大容量化が進んだ半導体記憶装置においてその試験時間
を短縮しながら試験精度を向上させることが要請されて
いる。
【０００２】
【従来の技術】半導体記憶装置の従来の動作試験は試験
装置により各記憶セルに所定のデータを書き込み、次い
でその書き込みデータを読み出して、書き込みデータと
読出しデータとが一致するか否かを判定することにより
各記憶セルの動作が正常か否かが判定される。
装置により各記憶セルに所定のデータを書き込み、次い
でその書き込みデータを読み出して、書き込みデータと
読出しデータとが一致するか否かを判定することにより
各記憶セルの動作が正常か否かが判定される。
【０００３】近年の半導体記憶装置の大容量化にともな
って全記憶セルの動作をチェックするために要する時間
が増大する傾向にあるため、例えば試験装置からｎビッ
トの記憶セルに同時にアクセスして書き込み及び読出し
動作を行うことにより、試験時間を１／ｎに短縮するこ
とが行われている。
って全記憶セルの動作をチェックするために要する時間
が増大する傾向にあるため、例えば試験装置からｎビッ
トの記憶セルに同時にアクセスして書き込み及び読出し
動作を行うことにより、試験時間を１／ｎに短縮するこ
とが行われている。
【０００４】
【発明が解決しようとする課題】上記のような動作試験
において同時に複数ビットの記憶セルにアクセスする場
合に各ビットには例えばＨレベルの同一データが書き込
まれる。
において同時に複数ビットの記憶セルにアクセスする場
合に各ビットには例えばＨレベルの同一データが書き込
まれる。
【０００５】ところが、隣接する複数ビットに同一デー
タを書き込んで各記憶セルの動作をチェックすると、隣
接する記憶セルに異なるデータが書き込まれている状態
における記憶セル間の干渉あるいはデータバス間の干渉
をチェックすることができない可能性がある。
タを書き込んで各記憶セルの動作をチェックすると、隣
接する記憶セルに異なるデータが書き込まれている状態
における記憶セル間の干渉あるいはデータバス間の干渉
をチェックすることができない可能性がある。
【０００６】従って、上記のようにｎビットの記憶セル
に同時にアクセスして同一データを書き込む動作試験で
は、試験時間の短縮を図ることはできるが、各記憶セル
が正常か否かを確実にチェックすることができないとい
う問題点がある。
に同時にアクセスして同一データを書き込む動作試験で
は、試験時間の短縮を図ることはできるが、各記憶セル
が正常か否かを確実にチェックすることができないとい
う問題点がある。
【０００７】この発明の目的は、記憶セルの試験時間の
短縮を図りながら各記憶セルが正常か否かを確実にチェ
ックし得る半導体記憶装置を提供することにある。
短縮を図りながら各記憶セルが正常か否かを確実にチェ
ックし得る半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、テストモード機能を有し、テスト
モード動作時に試験装置から出力される共通の書き込み
データＤinに基づいて書き込み動作及び読出し動作を行
ってセル領域１内の多数の記憶セルの動作試験を行う半
導体記憶装置で、前記書き込み動作時には隣接するデー
タバス対ＤＢ，バーＤＢの一方の対に出力する前記書き
込みデータＤinを反転させ、読出し動作時には前記反転
されて書き込まれたデータを再反転して読み出すデータ
反転回路２を備えている。
図である。すなわち、テストモード機能を有し、テスト
モード動作時に試験装置から出力される共通の書き込み
データＤinに基づいて書き込み動作及び読出し動作を行
ってセル領域１内の多数の記憶セルの動作試験を行う半
導体記憶装置で、前記書き込み動作時には隣接するデー
タバス対ＤＢ，バーＤＢの一方の対に出力する前記書き
込みデータＤinを反転させ、読出し動作時には前記反転
されて書き込まれたデータを再反転して読み出すデータ
反転回路２を備えている。
【０００９】
【作用】データ反転回路２に基づいて隣接するデータバ
ス対ＤＢ，バーＤＢに伝達される書き込みデータ及び読
出しデータは相補データとなるので、各データバス対Ｄ
Ｂ，バーＤＢ間の干渉をチェックすることができる。
ス対ＤＢ，バーＤＢに伝達される書き込みデータ及び読
出しデータは相補データとなるので、各データバス対Ｄ
Ｂ，バーＤＢ間の干渉をチェックすることができる。
【００１０】
【実施例】以下、この発明を具体化した一実施例を図２
及び図３に従って説明する。図２は記憶セルの動作試験
を行う際に使用するテストモード回路を備えた半導体記
憶装置を示し、セル領域１ａ，１ｂ内には多数の記憶セ
ルが配設されている。
及び図３に従って説明する。図２は記憶セルの動作試験
を行う際に使用するテストモード回路を備えた半導体記
憶装置を示し、セル領域１ａ，１ｂ内には多数の記憶セ
ルが配設されている。
【００１１】前記セル領域１ａにはデータバスＤＢ１，
バーＤＢ１とデータバスＤＢ２，バーＤＢ２が配設さ
れ、同データバスＤＢ１，バーＤＢ１とデータバスＤＢ
２，バーＤＢ２から多数のビット線（図示しない）を介
して前記記憶セルにデータの書き込み及び読出し動作が
行われる。
バーＤＢ１とデータバスＤＢ２，バーＤＢ２が配設さ
れ、同データバスＤＢ１，バーＤＢ１とデータバスＤＢ
２，バーＤＢ２から多数のビット線（図示しない）を介
して前記記憶セルにデータの書き込み及び読出し動作が
行われる。
【００１２】また、前記セル領域１ｂには同様にデータ
バスＤＢ３，バーＤＢ３とデータバスＤＢ４，バーＤＢ
４が配設されている。前記データバスＤＢ１，バーＤＢ
１にはデータ反転回路２ａを介してライトアンプ３ａが
接続され、同ライトアンプ３ａにはバッファ回路４を介
して書き込みデータＤinが入力される。
バスＤＢ３，バーＤＢ３とデータバスＤＢ４，バーＤＢ
４が配設されている。前記データバスＤＢ１，バーＤＢ
１にはデータ反転回路２ａを介してライトアンプ３ａが
接続され、同ライトアンプ３ａにはバッファ回路４を介
して書き込みデータＤinが入力される。
【００１３】前記データ反転回路２ａには書き込み信号
Ｗが入力され、同書き込み信号ＷがＨレベルとなるとデ
ータ反転回路２ａはライトアンプ３ａの出力信号をデー
タバスＤＢ１，バーＤＢ１に伝達し、同書き込み信号Ｗ
がＬレベルとなるとデータ反転回路２ａは記憶セルから
データバスＤＢ１，バーＤＢ１に読み出されたセル情報
をセンスアンプ（図示しない）に向かって前記書き込み
動作時とは逆方向に伝達するように構成される。
Ｗが入力され、同書き込み信号ＷがＨレベルとなるとデ
ータ反転回路２ａはライトアンプ３ａの出力信号をデー
タバスＤＢ１，バーＤＢ１に伝達し、同書き込み信号Ｗ
がＬレベルとなるとデータ反転回路２ａは記憶セルから
データバスＤＢ１，バーＤＢ１に読み出されたセル情報
をセンスアンプ（図示しない）に向かって前記書き込み
動作時とは逆方向に伝達するように構成される。
【００１４】前記データ反転回路２ａにはレジスタ５に
格納されている反転データｒ３が入力され、同反転デー
タｒ３がＨレベルとなると同データ反転回路２ａで信号
が反転されて伝達され、同反転データｒ３がＬレベルと
なると同データ反転回路２ａに入力される信号は反転さ
れずに通過するように構成される。
格納されている反転データｒ３が入力され、同反転デー
タｒ３がＨレベルとなると同データ反転回路２ａで信号
が反転されて伝達され、同反転データｒ３がＬレベルと
なると同データ反転回路２ａに入力される信号は反転さ
れずに通過するように構成される。
【００１５】前記データバスＤＢ２〜ＤＢ４，バーＤＢ
２〜ＤＢ４にはそれぞれデータ反転回路２ｂ，２ｃ，２
ｄを介してライトアンプ３ｂ，３ｃ，３ｄが接続され、
同ライトアンプ３ｂ，３ｃ，３ｄには前記バッファ回路
４を介して書き込みデータＤinが入力される。
２〜ＤＢ４にはそれぞれデータ反転回路２ｂ，２ｃ，２
ｄを介してライトアンプ３ｂ，３ｃ，３ｄが接続され、
同ライトアンプ３ｂ，３ｃ，３ｄには前記バッファ回路
４を介して書き込みデータＤinが入力される。
【００１６】前記データ反転回路２ｂ，２ｃ，２ｄには
書き込み信号Ｗが入力されるとともに、レジスタ５の反
転データｒ１，ｒ２，ｒ４が入力されている。そして、
データ反転回路２ｂ，２ｃ，２ｄは前記データ反転回路
２ａと同様に動作する。
書き込み信号Ｗが入力されるとともに、レジスタ５の反
転データｒ１，ｒ２，ｒ４が入力されている。そして、
データ反転回路２ｂ，２ｃ，２ｄは前記データ反転回路
２ａと同様に動作する。
【００１７】前記レジスタ５にはテストモード時の縮退
されたアドレス信号を利用して反転データが設定され
る。すなわち、テストモード時には複数ビットを同時に
選択するため、アドレス信号は通常のビット数より少な
いビット数で足りる。
されたアドレス信号を利用して反転データが設定され
る。すなわち、テストモード時には複数ビットを同時に
選択するため、アドレス信号は通常のビット数より少な
いビット数で足りる。
【００１８】従って、余りの４ビットのアドレス信号に
よりレジスタ５の４ビットの反転データｒ１〜ｒ４が設
定され、同反転データｒ１〜ｒ４は同ｒ１と同ｒ２とが
相補信号となるように、かつ同ｒ３と同ｒ４とが相補信
号となるように設定される。
よりレジスタ５の４ビットの反転データｒ１〜ｒ４が設
定され、同反転データｒ１〜ｒ４は同ｒ１と同ｒ２とが
相補信号となるように、かつ同ｒ３と同ｒ４とが相補信
号となるように設定される。
【００１９】前記データ反転回路２ａ〜２ｄは同一構成
であるので、データ反転回路２ａについてその構成を図
３に従って説明すると、データバスＤＢ１にはＰチャネ
ルＭＯＳトランジスタＴr1が介在され、同トランジスタ
Ｔr1のゲートには前記反転データｒ３が入力されてい
る。
であるので、データ反転回路２ａについてその構成を図
３に従って説明すると、データバスＤＢ１にはＰチャネ
ルＭＯＳトランジスタＴr1が介在され、同トランジスタ
Ｔr1のゲートには前記反転データｒ３が入力されてい
る。
【００２０】前記反転データｒ３はトランスファーゲー
ト６ａ，６ｂのＮチャネル側ゲートに入力されるととも
にインバータ回路７ａを介してトランスファーゲート６
ａ，６ｂのＰチャネル側ゲートに入力されている。
ト６ａ，６ｂのＮチャネル側ゲートに入力されるととも
にインバータ回路７ａを介してトランスファーゲート６
ａ，６ｂのＰチャネル側ゲートに入力されている。
【００２１】従って、前記反転データｒ３がＨレベルと
なると、トランジスタＴr1がオフされるとともにトラン
スファーゲート６ａ，６ｂはオンされ、反転データｒ３
がＬレベルとなるとトランジスタＴr1がオンされるとと
もにトランスファーゲート６ａ，６ｂはオフされる。
なると、トランジスタＴr1がオフされるとともにトラン
スファーゲート６ａ，６ｂはオンされ、反転データｒ３
がＬレベルとなるとトランジスタＴr1がオンされるとと
もにトランスファーゲート６ａ，６ｂはオフされる。
【００２２】前記書き込み信号ＷはＰチャネルＭＯＳト
ランジスタＴr3及びＮチャネルＭＯＳトランジスタＴr4
のゲートに入力されるとともに、インバータ回路７ｂを
介してＰチャネルＭＯＳトランジスタＴr5及びＮチャネ
ルＭＯＳトランジスタＴr6のゲートに入力されている。
ランジスタＴr3及びＮチャネルＭＯＳトランジスタＴr4
のゲートに入力されるとともに、インバータ回路７ｂを
介してＰチャネルＭＯＳトランジスタＴr5及びＮチャネ
ルＭＯＳトランジスタＴr6のゲートに入力されている。
【００２３】前記トランジスタＴr5のソースは電源Ｖcc
に接続され、同トランジスタＴr5のドレインはインバー
タ回路７ｃを構成するＰチャネルＭＯＳトランジスタＴ
r7のソースに接続されている。
に接続され、同トランジスタＴr5のドレインはインバー
タ回路７ｃを構成するＰチャネルＭＯＳトランジスタＴ
r7のソースに接続されている。
【００２４】前記トランジスタＴr4のドレインは前記イ
ンバータ回路７ｃを構成するＮチャネルＭＯＳトランジ
スタＴr8のソースに接続され、同トランジスタＴr4のソ
ースは電源Ｖssに接続されている。
ンバータ回路７ｃを構成するＮチャネルＭＯＳトランジ
スタＴr8のソースに接続され、同トランジスタＴr4のソ
ースは電源Ｖssに接続されている。
【００２５】前記トランジスタＴr3のソースは電源Ｖcc
に接続され、同トランジスタＴr3のドレインはインバー
タ回路７ｄを構成するＰチャネルＭＯＳトランジスタＴ
r9のソースに接続されている。
に接続され、同トランジスタＴr3のドレインはインバー
タ回路７ｄを構成するＰチャネルＭＯＳトランジスタＴ
r9のソースに接続されている。
【００２６】前記トランジスタＴr6のドレインは前記イ
ンバータ回路７ｄを構成するＮチャネルＭＯＳトランジ
スタＴr10 のソースに接続され、同トランジスタＴr6の
ソースは電源Ｖssに接続されている。
ンバータ回路７ｄを構成するＮチャネルＭＯＳトランジ
スタＴr10 のソースに接続され、同トランジスタＴr6の
ソースは電源Ｖssに接続されている。
【００２７】従って、書き込み信号ＷがＨレベルとなる
と、前記トランジスタＴr4，Ｔr5がオンされ、インバー
タ回路７ｃに電源Ｖcc及び電源Ｖssが供給されて同イン
バータ回路７ｃが活性化され、前記トランジスタＴr3，
Ｔr6はオフされてインバータ回路７ｄへの電源Ｖcc及び
電源Ｖssの供給が遮断される。
と、前記トランジスタＴr4，Ｔr5がオンされ、インバー
タ回路７ｃに電源Ｖcc及び電源Ｖssが供給されて同イン
バータ回路７ｃが活性化され、前記トランジスタＴr3，
Ｔr6はオフされてインバータ回路７ｄへの電源Ｖcc及び
電源Ｖssの供給が遮断される。
【００２８】また、書き込み信号ＷがＬレベルとなる
と、前記トランジスタＴr4，Ｔr5がオフされ、インバー
タ回路７ｃへの電源Ｖcc及び電源Ｖssの供給が遮断さ
れ、前記トランジスタＴr3，Ｔr6はオンされてインバー
タ回路７ｄに電源Ｖcc及び電源Ｖssが供給されてインバ
ータ回路７ｄが活性化される。
と、前記トランジスタＴr4，Ｔr5がオフされ、インバー
タ回路７ｃへの電源Ｖcc及び電源Ｖssの供給が遮断さ
れ、前記トランジスタＴr3，Ｔr6はオンされてインバー
タ回路７ｄに電源Ｖcc及び電源Ｖssが供給されてインバ
ータ回路７ｄが活性化される。
【００２９】前記データバスＤＢ１の前記トランジスタ
Ｔr1より前記ライトアンプ３ａ側のノードＢは前記トラ
ンスファーゲート６ｂを介して前記インバータ回路７ｄ
の出力端子及び前記インバータ回路７ｃの入力端子に接
続されている。
Ｔr1より前記ライトアンプ３ａ側のノードＢは前記トラ
ンスファーゲート６ｂを介して前記インバータ回路７ｄ
の出力端子及び前記インバータ回路７ｃの入力端子に接
続されている。
【００３０】前記データバスＤＢ１の前記トランジスタ
Ｔr1より前記セル領域１ａ側のノードＡは前記トランス
ファーゲート６ａを介して前記インバータ回路７ｃの出
力端子及び前記インバータ回路７ｄの入力端子に接続さ
れている。
Ｔr1より前記セル領域１ａ側のノードＡは前記トランス
ファーゲート６ａを介して前記インバータ回路７ｃの出
力端子及び前記インバータ回路７ｄの入力端子に接続さ
れている。
【００３１】また、前記データバス・バーＤＢ１にも同
様な回路が接続されている。次に、上記のように構成さ
れたテストモード回路の動作を説明する。さて、テスト
モード時にアドレス信号により前記レジスタ５に例えば
「１０１０」の反転データｒ１〜ｒ４が格納されると、
同レジスタ５から前記データ反転回路２ａにＨレベルの
反転データｒ３が出力され、前記データ反転回路２ｂに
はＬレベルの反転データｒ４が入力される。
様な回路が接続されている。次に、上記のように構成さ
れたテストモード回路の動作を説明する。さて、テスト
モード時にアドレス信号により前記レジスタ５に例えば
「１０１０」の反転データｒ１〜ｒ４が格納されると、
同レジスタ５から前記データ反転回路２ａにＨレベルの
反転データｒ３が出力され、前記データ反転回路２ｂに
はＬレベルの反転データｒ４が入力される。
【００３２】すると、データ反転回路２ａ，２ｃではデ
ータバスＤＢ１，バーＤＢ１〜同ＤＢ４，バーＤＢ４上
に介在されるトランジスタＴr1はオフされ、トランスフ
ァーゲート６ａ，６ｂがオンされる。
ータバスＤＢ１，バーＤＢ１〜同ＤＢ４，バーＤＢ４上
に介在されるトランジスタＴr1はオフされ、トランスフ
ァーゲート６ａ，６ｂがオンされる。
【００３３】また、データ反転回路２ｂ，２ｄではトラ
ンジスタＴr1はオンされ、トランスファーゲート６ａ，
６ｂがオフされる。この状態で書き込み信号ＷがＨレベ
ルとなって書き込みモードとなると、データ反転回路２
ａ，２ｃではインバータ回路７ｃが活性化されるととも
に、インバータ回路７ｄは不活性状態となり、データ反
転回路２ｂ，２ｄではインバータ回路７ｄが活性化され
るとともに、インバータ回路７ｃは不活性状態となる。
ンジスタＴr1はオンされ、トランスファーゲート６ａ，
６ｂがオフされる。この状態で書き込み信号ＷがＨレベ
ルとなって書き込みモードとなると、データ反転回路２
ａ，２ｃではインバータ回路７ｃが活性化されるととも
に、インバータ回路７ｄは不活性状態となり、データ反
転回路２ｂ，２ｄではインバータ回路７ｄが活性化され
るとともに、インバータ回路７ｃは不活性状態となる。
【００３４】次いで、書き込みデータＤinがバッファ回
路３ａ〜３ｄを介してデータバスＤＢ１，バーＤＢ１〜
同ＤＢ４，バーＤＢ４のノードＢに出力されると、デー
タ反転回路２ａ，２ｃではノードＢに出力された書き込
みデータがインバータ回路７ｃで反転されてノードＡに
出力され、その反転された書き込みデータがセル領域１
ａ，１ｂ内で選択された記憶セルに書き込まれる。
路３ａ〜３ｄを介してデータバスＤＢ１，バーＤＢ１〜
同ＤＢ４，バーＤＢ４のノードＢに出力されると、デー
タ反転回路２ａ，２ｃではノードＢに出力された書き込
みデータがインバータ回路７ｃで反転されてノードＡに
出力され、その反転された書き込みデータがセル領域１
ａ，１ｂ内で選択された記憶セルに書き込まれる。
【００３５】また、データ反転回路２ｂ，２ｄではバッ
ファ回路３ｂ，３ｄからデータバスＤＢ２，バーＤＢ２
及び同データバスＤＢ４，バーＤＢ４のノードＢに出力
された書き込みデータがトランジスタＴr1を介してその
ままノードＡに出力され、その書き込みデータがセル領
域１ａ，１ｂ内で選択された記憶セルに書き込まれる。
ファ回路３ｂ，３ｄからデータバスＤＢ２，バーＤＢ２
及び同データバスＤＢ４，バーＤＢ４のノードＢに出力
された書き込みデータがトランジスタＴr1を介してその
ままノードＡに出力され、その書き込みデータがセル領
域１ａ，１ｂ内で選択された記憶セルに書き込まれる。
【００３６】一方、書き込み信号ＷがＬレベルとなって
読出しモードとなると、データ反転回路２ａ，２ｃでは
インバータ回路７ｄが活性化されるとともに、インバー
タ回路７ｃは不活性状態となり、データ反転回路２ｂ，
２ｄではインバータ回路７ｄが活性化されるとともに、
インバータ回路７ｃは不活性状態となる。
読出しモードとなると、データ反転回路２ａ，２ｃでは
インバータ回路７ｄが活性化されるとともに、インバー
タ回路７ｃは不活性状態となり、データ反転回路２ｂ，
２ｄではインバータ回路７ｄが活性化されるとともに、
インバータ回路７ｃは不活性状態となる。
【００３７】次いで、前記書き込みモードによって各記
憶セルに書き込まれたデータが読出しデータとしてデー
タバスＤＢ１，バーＤＢ１〜同ＤＢ４，バーＤＢ４のノ
ードＡに出力されると、データ反転回路２ａ，２ｃでは
ノードＡに出力された読出しデータがインバータ回路７
ｄで反転され、その反転された読出しデータがノードＢ
に出力される。
憶セルに書き込まれたデータが読出しデータとしてデー
タバスＤＢ１，バーＤＢ１〜同ＤＢ４，バーＤＢ４のノ
ードＡに出力されると、データ反転回路２ａ，２ｃでは
ノードＡに出力された読出しデータがインバータ回路７
ｄで反転され、その反転された読出しデータがノードＢ
に出力される。
【００３８】また、データ反転回路２ｂ，２ｄではデー
タバスＤＢ２，バーＤＢ２及び同データバスＤＢ４，バ
ーＤＢ４のノードＡに出力された読出しデータがトラン
ジスタＴr1を介してそのままノードＢに出力される。
タバスＤＢ２，バーＤＢ２及び同データバスＤＢ４，バ
ーＤＢ４のノードＡに出力された読出しデータがトラン
ジスタＴr1を介してそのままノードＢに出力される。
【００３９】また、反転データｒ１〜ｒ４を変更すれば
データ反転回路２ａ，２ｃと同２ｂ，２ｄの動作は入れ
替わる。一方、通常動作時にはレジスタ５から出力され
る反転データｒ１〜ｒ４を全てＬレベルとすれば、各デ
ータ反転回路２ａ〜２ｄはトランジスタＴr1がオンされ
るとともにトランスファーゲート６ａ，６ｂはオフされ
て書き込みデータ及び読出しデータそのまま通過させ得
る状態となる。
データ反転回路２ａ，２ｃと同２ｂ，２ｄの動作は入れ
替わる。一方、通常動作時にはレジスタ５から出力され
る反転データｒ１〜ｒ４を全てＬレベルとすれば、各デ
ータ反転回路２ａ〜２ｄはトランジスタＴr1がオンされ
るとともにトランスファーゲート６ａ，６ｂはオフされ
て書き込みデータ及び読出しデータそのまま通過させ得
る状態となる。
【００４０】以上のようにこのテストモード回路では、
テストモード時に書き込み信号ＷをＨレベルとした状態
で共通の書き込みデータＤinをバッファ回路３ａ〜３ｄ
を介してデータバスＤＢ１，バーＤＢ１〜同ＤＢ４，バ
ーＤＢ４に出力すると、レジスタ５に格納されている反
転データｒ１〜ｒ４に基づいてデータバスＤＢ１，バー
ＤＢ１を介して記憶セルに書き込まれる書き込みデータ
はデータバスＤＢ２，バーＤＢ２を介して記憶セルに書
き込まれる書き込みデータに対し反転したデータとな
る。
テストモード時に書き込み信号ＷをＨレベルとした状態
で共通の書き込みデータＤinをバッファ回路３ａ〜３ｄ
を介してデータバスＤＢ１，バーＤＢ１〜同ＤＢ４，バ
ーＤＢ４に出力すると、レジスタ５に格納されている反
転データｒ１〜ｒ４に基づいてデータバスＤＢ１，バー
ＤＢ１を介して記憶セルに書き込まれる書き込みデータ
はデータバスＤＢ２，バーＤＢ２を介して記憶セルに書
き込まれる書き込みデータに対し反転したデータとな
る。
【００４１】同様に、データバスＤＢ３，バーＤＢ３を
介して記憶セルに書き込まれる書き込みデータはデータ
バスＤＢ４，バーＤＢ４を介して記憶セルに書き込まれ
る書き込みデータに対し反転したデータとなる。
介して記憶セルに書き込まれる書き込みデータはデータ
バスＤＢ４，バーＤＢ４を介して記憶セルに書き込まれ
る書き込みデータに対し反転したデータとなる。
【００４２】また、読出し動作時にはデータバスＤＢ
１，バーＤＢ１〜同ＤＢ４，バーＤＢ４に読み出された
読出しデータのうち、書き込み時に反転されたデータは
当該データ反転回路２ａ，２ｃあるいは２ｂ，２ｄで再
反転されて原信号に復帰される。
１，バーＤＢ１〜同ＤＢ４，バーＤＢ４に読み出された
読出しデータのうち、書き込み時に反転されたデータは
当該データ反転回路２ａ，２ｃあるいは２ｂ，２ｄで再
反転されて原信号に復帰される。
【００４３】従って、試験装置から出力される共通の書
き込みデータＤinに基づいて複数ビットの記憶セルに同
時にアクセスして試験時間の短縮を図ることができると
ともに、隣接するデータバス対を介して記憶セルに書き
込まれる書き込みデータを常に相補信号とすることがで
きるので、共通の書き込みデータＤinと各記憶セルから
読み出される読出しデータとを比較することにより各記
憶セルが正常に動作するか否かを判定することができる
とともに、隣接する記憶セル間の干渉あるいは隣接する
データバス間の干渉による誤動作の有無も検出すること
が可能となる。
き込みデータＤinに基づいて複数ビットの記憶セルに同
時にアクセスして試験時間の短縮を図ることができると
ともに、隣接するデータバス対を介して記憶セルに書き
込まれる書き込みデータを常に相補信号とすることがで
きるので、共通の書き込みデータＤinと各記憶セルから
読み出される読出しデータとを比較することにより各記
憶セルが正常に動作するか否かを判定することができる
とともに、隣接する記憶セル間の干渉あるいは隣接する
データバス間の干渉による誤動作の有無も検出すること
が可能となる。
【００４４】
【発明の効果】以上詳述したように、この発明は半導体
記憶装置の記憶セルの試験時間の短縮を図りながら各記
憶セルが正常か否かを確実にチェックすることができる
優れた効果を発揮する。
記憶装置の記憶セルの試験時間の短縮を図りながら各記
憶セルが正常か否かを確実にチェックすることができる
優れた効果を発揮する。
【図１】本発明の原理説明図である。
【図２】本発明の一実施例を示すブロック図である。
【図３】一実施例のデータ反転回路を示す回路図であ
る。
る。
１ セル領域 ２ データ反転回路 Ｄin 書き込みデータ ＤＢ，バーＤＢ データバス対
───────────────────────────────────────────────────── フロントページの続き (72)発明者 可児 靖志 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内
Claims (1)
- 【請求項１】 テストモード機能を有し、そのテストモ
ード動作時に試験装置から出力される共通の書き込みデ
ータ（Ｄin）に基づいて書き込み動作及び読出し動作を
行ってセル領域（１）内の多数の記憶セルの動作試験を
行う半導体記憶装置であって、 前記書き込み動作時には隣接するデータバス対（ＤＢ，
バーＤＢ）の一方の対に出力する前記書き込みデータ
（Ｄin）を反転させ、読出し動作時には前記反転されて
書き込まれたデータを再反転して読み出すデータ反転回
路（２）を備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4147711A JPH05342900A (ja) | 1992-06-08 | 1992-06-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4147711A JPH05342900A (ja) | 1992-06-08 | 1992-06-08 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05342900A true JPH05342900A (ja) | 1993-12-24 |
Family
ID=15436486
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4147711A Pending JPH05342900A (ja) | 1992-06-08 | 1992-06-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05342900A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519726B1 (en) | 1998-12-15 | 2003-02-11 | Nec Corporation | Semiconductor device and testing method of the same |
| JP2009093776A (ja) * | 2007-10-07 | 2009-04-30 | United Memories Inc | 集積回路メモリ検査用のデータ反転レジスタ技術 |
| US7765442B2 (en) | 2006-08-28 | 2010-07-27 | Samsung Electronics Co., Ltd. | Memory device testable without using data and dataless test method |
-
1992
- 1992-06-08 JP JP4147711A patent/JPH05342900A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6519726B1 (en) | 1998-12-15 | 2003-02-11 | Nec Corporation | Semiconductor device and testing method of the same |
| US7765442B2 (en) | 2006-08-28 | 2010-07-27 | Samsung Electronics Co., Ltd. | Memory device testable without using data and dataless test method |
| JP2009093776A (ja) * | 2007-10-07 | 2009-04-30 | United Memories Inc | 集積回路メモリ検査用のデータ反転レジスタ技術 |
| JP2012198983A (ja) * | 2007-10-07 | 2012-10-18 | Invensys Corp | 集積回路デバイス用の検査方法および装置 |
| USRE44726E1 (en) | 2007-10-07 | 2014-01-21 | Invensas Corporation | Data inversion register technique for integrated circuit memory testing |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010403 |